JPH06334538A

JPH06334538A - 誤り訂正装置

Info

Publication number: JPH06334538A
Application number: JP11807693A
Authority: JP
Inventors: Keiichi Sakurai; 敬一桜井
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1993-05-20
Filing date: 1993-05-20
Publication date: 1994-12-02

Abstract

(57)【要約】【目的】記録媒体からのデジタル情報の再生時のシン
ボル誤りの訂正装置に関し、シンボルの記憶領域の容量
を増加することなく、バーストエラー及びランダムエラ
ーの何れに対しても確実なエラー訂正を可能とすること
を目的とする。【構成】テープなどから読み出された記憶領域上の符
号シンボルについて、縦方向の全ての列のＣ１符号系列
に対する誤り訂正処理と、横方向の全ての行のＣ２符号
系列に対する訂正処理とが、記憶領域に割り当てられた
時間の範囲内で、可能な限り交互に実行させられ、その
時間時間が経過した時点における記憶領域上の情報シン
ボルに基づいてその情報シンボルに対応するデジタル情
報が再生される。この場合、Ｃ１符号系列に対応してＦ
ＰフラグとＰフラグが、Ｃ２符号系列に対応してＦＱフ
ラグが設けられ、これらのフラグによって正しくない誤
り訂正の可能性が防止される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、磁気テープ、磁気ディ
スク、光ディスク、又はフロプティカルディスクなどの
記録媒体からの再生動作などによって入力されるデジタ
ル情報の誤りを訂正する誤り訂正装置に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】例え
ば、オーディオ信号などのデジタル情報がＲ−ＤＡＴの
テープなどに記録され再生される過程においては、デー
タ誤りが必ず発生するため、このデータ誤りを訂正する
技術が必要となる。

【０００３】Ｒ−ＤＡＴでは、以下に説明する２重化リ
ード・ソロモン符号と呼ばれる誤り訂正符号を使用した
誤り訂正方式が採用されている。この方式において、デ
ジタル情報の記録時には、まずデジタル情報は、８ビッ
ト毎のシンボルと呼ばれるデータ列（以後、情報シンボ
ルと呼ぶ）に分割され、その時間順序が一定の規則に従
って離散された後（この操作をインタリーブと呼ぶ）、
図１に示される横３２列、縦３２行からなるＲＡＭの記
憶領域上のＷ_A、Ｗ_B領域に詰めて記憶される。次に、
図１の記憶領域上のＰ、Ｑ領域に誤り訂正用のシンボル
（以後、パリティシンボルと呼ぶ）が付加される。そし
て、図１の記憶領域に得られた情報シンボルとパリティ
シンボルとからなるリード・ソロモン符号が、一定の規
則に従った順序で（この操作もインタリーブと呼ぶ）、
テープに記録される。

【０００４】デジタル情報の再生時には、テープから順
次読み出されるリード・ソロモン符号は、記録時と全く
同じ規則に従った順序で（この操作をデ・インタリーブ
と呼ぶ）、図２のＲＡＭの記憶領域に書き込まれる。続
いて、図２の記憶領域に得られたリード・ソロモン符号
から、Ｚ_A、Ｚ_B領域の情報シンボルにおけるデータ誤
りが訂正される。そして、誤り訂正が完了したＺ_A、Ｚ
_B領域の情報シンボルが、その時間順序が記録時と全く
同じ規則に従って元に戻された後（この操作もデ・イン
タリーブと呼ぶ）、出力される。

【０００５】ここで、図１のＲＡＭのＰ、Ｑ領域上のパ
リティシンボルは、図１の記憶領域上の横方向のそれぞ
れの行毎及び縦方向のそれぞれの列毎に、算出され付加
される。

【０００６】そして、縦方向の列の情報シンボルとパリ
ティシンボルとからなるリード・ソロモン符号をＣ１符
号系列、そのパリティシンボルをＣ１パリティと呼び、
横方向の行の情報シンボルとパリティシンボルとからな
るリード・ソロモン符号をＣ２符号系列、そのパリティ
シンボルをＣ２パリティと呼ぶ。

【０００７】上述の誤り訂正方式において、Ｃ１符号系
列に対する訂正処理とＣ２符号系列に対する訂正処理と
が組み合わされ、更に、図１及び図２の記憶領域に対す
るデジタル情報の入出力時及びテープに対するＣ１符号
系列、Ｃ２符号系列の記録／再生時に実行されるインタ
リーブ／デ・インタリーブ処理が組み合わされることに
よって、有効な誤り訂正を実現することができる。この
ように組み合わされたＣ１符号とＣ２符号は、２重化リ
ード・ソロモン符号（より一般的には積符号）と呼ばれ
る。

【０００８】ここで、Ｃ１符号系列及びＣ２符号系列に
対する訂正処理が１シンボル誤りまでに対応している場
合、１シンボル中の１ビットでも誤っている時には１シ
ンボル全体が誤っているものして取扱われるので、ラン
ダムエラーが比較的多いテープからの再生データが対象
である場合には、必ずしもエラー訂正能力が充分である
とは言えない。

【０００９】これに対して、図１又は図２のように１列
のＣ１符号系列あたりのＣ１パリティが４シンボルから
なる場合には、１列のＣ１符号系列について２シンボル
までの誤りを訂正でき、また、図１又は図２のように１
行のＣ２符号系列あたりのＣ２パリティが６シンボルか
らなる場合には、１行のＣ２符号系列について３シンボ
ルまでの誤りを訂正できることが知られている。このよ
うな訂正能力の高いパリティシンボルを使って２重化リ
ード・ソロモン符号が構成されることにより、強力な誤
り訂正処理を実現することができる。

【００１０】ここで、実際には、Ｃ１符号系列又はＣ２
符号系列の誤り訂正処理において２シンボル誤り以上の
訂正が行われる場合には正しくない誤り訂正がなされる
可能性が大きく、このような正しくない誤り訂正が組み
合わされることにより、全体としてみた場合に誤動作の
生じるおそれが強くなる。

【００１１】このような事態を防止するために、Ｃ１符
号系列の誤り訂正処理において、他えば１シンボル誤り
及び２シンボル誤りの訂正のみを行い、これと共に１つ
のＣ１符号系列について、他えば３シンボル以上のシン
ボルが誤っていることを示すポインタと、１シンボル誤
りが訂正された場合、２シンボル誤りが訂正された場
合、及び３シンボル以上の誤りが訂正された場合のそれ
ぞれを区別できる３種類のポインタを設定するように
し、Ｃ２符号系列の誤り訂正処理において、各シンボル
が含まれるＣ１符号系列のポインタの設定状態を判別し
て訂正処理を行う従来技術がある。

【００１２】しかし、このような従来技術では、依然と
して完全には、正しくない誤り訂正に対処できないとい
う問題点を有している。本発明の課題は、デジタル情報
の再生時におけるシンボルの記憶領域の容量を増加する
ことなく、バーストエラー及びランダムエラーの何れに
対しても確実なエラー訂正を可能とすることを目的とす
る。

【００１３】

【課題を解決するための手段】本発明の第１の態様は、
次のような構成を有する。まず、情報シンボルとその誤
りを訂正するパリティシンボルとかなる符号シンボルを
入力し、その符号シンボルを複数の列と複数の行とから
なる記憶領域上の所定の領域に書き込む符号シンボル書
込み手段を有する。

【００１４】次に、符号シンボルが書き込まれた記憶領
域上の行又は列の符号シンボル系列の何れか一方に対応
する第１の符号シンボル系列のそれぞれについて、その
第１の符号シンボル系列上のシンボル誤りを検出し訂正
する第１の誤り訂正手段を有する。

【００１５】同様に、符号シンボルが書き込まれた記憶
領域上の第１の符号シンボル系列とは異なる行又は列の
何れか一方に対応する第２の符号シンボル系列のそれぞ
れについて、その第２の符号シンボル系列上のシンボル
誤りを検出し訂正する第２の誤り訂正手段を有する。

【００１６】そして、第１の誤り訂正手段と第２の誤り
訂正手段に対して、記憶領域に割り当てられた時間の範
囲内で、交互にそれぞれの誤り訂正処理を実行させ、記
憶領域に割り当てられた時間が経過した時点における記
憶領域上の情報シンボルに基づいてその情報シンボルに
対応するデジタル情報を再生する誤り訂正実行制御手段
を有する。

【００１７】本発明の第２の態様は、次のような構成を
有する。まず、第１の態様の場合と同様の符号シンボル
書込み手段を有する。次に、以下のような第１の誤り訂
正手段を有する。即ち、第１の誤り訂正手段は、符号シ
ンボルが書き込まれた記憶領域上の行又は列の符号シン
ボル系列の何れか一方に対応する第１の符号シンボル系
列のそれぞれについて、その第１の符号シンボル系列に
対応して設けられる第１のフラグの状態がその第１の符
号シンボル系列にシンボル誤りがあることを示す状態に
設定されている場合に、その第１の符号シンボル系列上
のシンボル誤りを検出し訂正する。この場合、第１の誤
り訂正手段は、例えば、その第１の符号シンボル系列上
で２シンボルまでのシンボル誤りを検出した場合に、そ
のシンボル誤りを検出した第１の符号シンボル系列上の
符号シンボルを訂正する。これと共に、第１の誤り訂正
手段は、その第１の符号シンボル系列上の何れかの符号
シンボルに対して訂正を行った場合に、その符号シンボ
ルが含まれる第２の符号シンボル系列に対応して設けら
れる第２のフラグの状態を、その第２の符号シンボル系
列にシンボル誤りがあることを示す状態に設定する。更
に、第１の誤り訂正手段は、第１の符号シンボル系列上
でシンボル誤りを検出しなかった場合又は例えば１つま
でのシンボル誤りの検出及び訂正を行った場合に、第１
の符号シンボル系列に対応して設けられる第１のフラグ
の状態を、第１の符号シンボル系列にシンボル誤りがな
いことを示す状態に設定する。

【００１８】同様に、次のような第２の誤り訂正手段を
有する。即ち、第２の誤り訂正手段は、符号シンボルが
書き込まれた記憶領域上の第１の符号シンボル系列とは
異なる行又は列の何れか一方に対応する第２の符号シン
ボル系列のそれぞれにつき、その第２の符号シンボル系
列に対応して設けられる第２のフラグの状態がその第２
の符号シンボル系列にシンボル誤りがあることを示す状
態に設定されている場合に、その第２の符号シンボル系
列上のシンボル誤りを検出し訂正する。この場合、第２
の誤り訂正手段は、第２の符号シンボル系列上で２シン
ボルまでのシンボル誤りを検出した場合に、そのシンボ
ル誤りを検出した第２の符号シンボル系列上の符号シン
ボルを訂正する。これと共に、第２の誤り訂正手段は、
その第２の符号シンボル系列上の何れかの符号シンボル
に対して訂正を行った場合に、その符号シンボルが含ま
れる第１の符号シンボル系列に対応して設けられる第１
のフラグの状態を、その第１の符号シンボル系列にシン
ボル誤りがあることを示す状態に設定する。更に、第２
の誤り訂正手段は、第２の符号シンボル系列上でシンボ
ル誤りを検出しなかった場合又は例えば１つまでのシン
ボル誤りの検出及び訂正を行った場合に、第２の符号シ
ンボル系列に対応して設けられる第２のフラグの状態
を、第２の符号シンボル系列にシンボル誤りがないこと
を示す状態に設定する。

【００１９】そして、第１の誤り訂正手段と第２の誤り
訂正手段に対して、記憶領域に割り当てられた時間の範
囲内で、交互にそれぞれの誤り訂正処理を実行させ、記
憶領域に割り当てられた時間が経過した時点における記
憶領域上の情報シンボル及びその情報シンボルに対応す
る第１のフラグ及び第２のフラグの状態に基づいてその
情報シンボルに対応するデジタル情報を再生する誤り訂
正制御手段を有する。この誤り訂正制御手段は、例え
ば、その情報シンボルに対応する第１のフラグ及び第２
のフラグの状態が、それらに対応する第１の符号シンボ
ル系列及び第２の符号シンボル系列の両方にシンボル誤
りがないことを示す状態である場合に、その情報シンボ
ルからそれに対応するデジタル情報を再生し、第１のフ
ラグ及び第２のフラグの状態に対応する第１の符号シン
ボル系列及び第２の符号シンボル系列の少なくとも一方
にシンボル誤りがあることを示す状態である場合に、そ
の情報シンボルからはそれに対応するデジタル情報は再
生せず、そのデジタル情報を他のデジタル情報から補間
して再生する。

【００２０】本発明の第３の態様は、次のような構成を
有する。まず、基本的な構成として、上述した本発明の
第１又は第２の態様と同様の符号シンボル書込み手段、
第１及び第２の誤り訂正手段、並びに誤り訂正制御手段
を有する。

【００２１】この構成において、まず、符号シンボル書
込み手段は、入力した符号シンボルを記憶領域に書き込
む場合に、第１の符号シンボル系列又は第２の符号シン
ボル系列のうち書込みが行われる方向の符号シンボル系
列である書込み符号シンボル系列のそれぞれにおいて、
１つでも符号シンボルの書込みを行った場合にはその書
込み符号シンボル系列に対応して設けられる第３のフラ
グの状態を、その書込み符号シンボル系列に符号シンボ
ルの書込みが行われたことを示す状態に設定する。

【００２２】また、第１の誤り訂正手段又は第２の誤り
訂正手段のうち書込み符号シンボル系列に対応するもの
は、符号シンボルが書き込まれた記憶領域上の書込み符
号シンボル系列のそれぞれに対する第１回目のシンボル
誤りの検出及び訂正時に、その書込み符号シンボル系列
に対応する第３のフラグの状態がその書込み符号シンボ
ル系列に符号シンボルの書込みが行われたことを示す状
態に設定されている場合においてのみ、その書込み符号
シンボル系列上のシンボル誤りを検出し訂正する。

【００２３】以上の本発明の第１〜第３の態様におい
て、記憶領域に記憶される符号シンボルは、インタリー
ブ処理が施されているように構成することができる。

【００２４】

【作用】本発明の第１の態様では、まず、符号シンボル
書込み手段が、符号シンボルをテープ（ＤＡＴ）などか
ら読み出し、その符号シンボルを複数の列と複数の行と
からなる記憶領域上の所定の領域に書き込む。そして、
誤り訂正制御手段によって、記憶領域上の例えば縦方向
の全ての列の第１の符号シンボル系列（Ｃ１符号系列）
に対する第１の誤り訂正手段による誤り訂正処理と、記
憶領域上の例えば横方向の全ての行の第２の符号シンボ
ル系列（Ｃ２符号系列）に対する第１の誤り訂正手段に
よる誤り訂正処理とが、記憶領域に割り当てられた時間
の範囲内で交互に実行させられる。そして、記憶領域に
割り当てられた時間が経過した時点における記憶領域上
の情報シンボルに基づいてその情報シンボルに対応する
デジタル情報が再生される。このようにして、記憶領域
に割り当てられた時間の範囲内で可能な限りの誤り訂正
処理を実行することができる。

【００２５】ここで、第１又は第２の符号シンボル系列
に３シンボル以上の誤りがある場合に、誤り訂正アルゴ
リズムの方式によっては、３シンボル以上の誤りが２シ
ンボルの誤り又は１シンボルの誤りであると誤判別され
てしまい、正しくない誤り訂正がなされてしまう可能性
がある。

【００２６】そこで、本発明の第２の態様では、各第１
の符号シンボル系列及び各第２の符号シンボル系列に対
応して、第１のフラグ（例えばＦＰフラグ）及び第２の
フラグ（例えばＦＱフラグ）が設けられ、これらのフラ
グによって正しくない誤り訂正の可能性が防止される。

【００２７】即ち、まず、第１又は第２の誤り訂正手段
は、第１又は第２の符号シンボル系列（自系列）のそれ
ぞれについて、自系列に対応して設けられる第１又は第
２のフラグ（自系列フラグ）の状態が自系列にシンボル
誤りがあることを示す状態に設定されている場合に、自
系列上のシンボル誤りを検出し訂正する。この結果、誤
り訂正処理が終了した系列に対してそれ以上無駄な誤り
訂正処理が実行されることが防止される。

【００２８】この場合、第１又は第２の誤り訂正手段
は、自系列上で例えば２シンボルまでのシンボル誤りを
検出した場合に、その自系列上の符号シンボルを訂正す
る。これと共に、第１又は第２の誤り訂正手段は、自系
列上の何れかの符号シンボルに対して訂正を行った場合
に、その符号シンボルが含まれる逆系列に対応して設け
られる逆系列フラグの状態を、その逆系列にシンボル誤
りがあることを示す状態に設定する。ここで、逆系列と
は、自系列が第１の符号シンボル系列である場合には第
２の符号シンボル系列を、自系列が第２の符号シンボル
系列である場合には第１の符号シンボル系列をいう。

【００２９】即ち、まず、例えば３シンボル以上の誤り
が検出された場合には、正しくない検出及び正しくない
誤り訂正がなされる可能性がかなり高く、又は誤り訂正
ができないため、誤り訂正処理は実行されない。また、
例えば２シンボル誤りが検出された場合は、１シンボル
誤りの場合より正しくない検出及び正しくない誤り訂正
がなされる可能性が高いため、誤ったシンボルは一応訂
正されるが、訂正が行われた自系列に対応する自系列フ
ラグの値はシンボル誤りがあることを示す状態のままに
される。この結果、次回の同じ系列の処理においてもう
１回誤り訂正処理が実行されることになり、正しくない
誤り訂正の可能性が防止される。

【００３０】更に、自系列上の何れかの符号シンボルに
対して訂正が行われた場合に、その符号シンボルが含ま
れる逆系列に対応して設けられる逆系列フラグの状態
が、その逆系列にシンボル誤りがあることを示す状態に
設定される。これにより、その符号シンボルに対して
は、その符号シンボルが含まれる逆系列の訂正時に再度
誤り訂正処理が試みられることになり、自系列でのその
符号シンボルに対する訂正が正しくない訂正であった場
合に、その誤った符号シンボルがそのまま出力されてし
まう事態を防止することができ、例えばオーディオ音響
信号の再生時における雑音発生を抑止することができ
る。

【００３１】そして、記憶領域に割り当てられた時間が
経過した時点において、記憶領域上の各情報シンボルに
おいて、それが含まれる第１の符号シンボル系列の第１
のフラグ及び第２の符号シンボル系列の第２のフラグの
両方の状態がシンボル誤りがないことを示す状態である
場合に、その情報シンボルからそれに対応するデジタル
情報が再生される。一方、各情報シンボルにおいて、そ
れが含まれる第１の符号シンボル系列の第１のフラグ及
び第２の符号シンボル系列の第２のフラグの少なくとも
一方の状態がシンボル誤りがあることを示す状態である
場合には、その情報シンボルはその時点までに誤り訂正
に成功しなかった情報シンボルであるため、その情報シ
ンボルからはそれに対応するデジタル情報は再生され
ず、そのデジタル情報は他のデジタル情報から補間して
再生される。このようにして、最適な誤り訂正処理及び
その結果に基づく最良の補間処理を実行することがで
き、例えばオーディオ音響信号の再生時に雑音の発生を
極力回避することができる。

【００３２】更に、本発明の第３の態様では、記憶領域
上の書込み符号シンボル系列のそれぞれにおいて、その
系列に対して符号シンボル書込み手段により１つでも符
号シンボルの書込みが行われたか否かを示す第３のフラ
グ（Ｐフラグ）が設けられ、第３のフラグの状態が符号
シンボルの書込みが行われたことを示す状態に設定され
ている書込み符号シンボル系列に対してのみ、第１回目
のシンボル誤りの検出及び訂正が行われる。これによ
り、全ての符号シンボルが誤っている符号シンボル系列
に対して正しくない誤り訂正がなされてしまう可能性を
防止することができる。

【００３３】以上説明した本発明の第１〜第３の態様に
おいて、各第１の符号シンボル系列に付加される第１及
び第３のフラグ、並びに各第２の符号シンボル系列に付
加される第２のフラグは、各符号シンボル系列毎に例え
ば１ビットの容量しか必要としない。従って、フラグを
設けたことによるメモリ容量の増大は最小限に抑えるこ
とができる。

【００３４】しかも、上述した単純なフラグ制御アルゴ
リズムを、各符号シンボル系列に対する誤り訂正処理の
繰り返し処理と組み合せることで、より訂正能力の高い
誤り訂正処理を実現することができる。

【００３５】

【実施例】以下、図面を参照しながら本発明の実施例に
つき詳細に説明する。＜原理説明＞まず、本発明の実施例について具体的に説
明する前に、本発明の実施例の原理について説明する。

【００３６】後述する本発明の実施例は、Ｒ−ＤＡＴ
（回転ヘッド型デジタルオーディオテープレコーダ）に
おける符号化装置と復号装置についてのものである。そ
して、Ｒ−ＤＡＴでは、＜従来の技術＞の項の図１、図
２の説明において前述したように、２重化リード・ソロ
モン符号を使用した誤り訂正方式が採用されている。

【００３７】この誤り訂正方式に基づくデジタル情報の
記録時の処理について更に詳しく説明する。図１のＲＡ
ＭのＰ、Ｑ領域上のパリティシンボルは、図１の記憶領
域上の横方向のそれぞれの行毎及び縦方向のそれぞれの
列毎に、算出され付加される。

【００３８】ここで、縦方向の列の情報シンボルとパリ
ティシンボルとからなるリード・ソロモン符号をＣ１符
号、そのパリティシンボルをＣ１パリティと呼び、横方
向の行の情報シンボルとパリティシンボルとからなるリ
ード・ソロモン符号をＣ２符号、そのパリティシンボル
をＣ２パリティと呼ぶ。

【００３９】そして、任意の第ｉ列（１≦ｉ≦３１）の
Ｃ１符号であるＷＩ_i＝（ｗ_i,0、・・・、ｗ_i,j、・
・・、ｗ_i,27、ｗ_i,28、・・・、ｗ_i,31）に着目した場
合、（ｗ_i,0、・・・、ｗ_i,j、・・・、ｗ_i,27）から
なる２８シンボルが情報シンボルであり、（ｗ_i,28、・
・・、ｗ_i,31）からなる４シンボルがＣ１パリティであ
る。これら４シンボルは、これらを未知数とする次式で
示される４元連立１次方程式の解として算出される。

【００４０】

【数１】

【００４１】ここで、肩字ｔはベクトルの転置を示す。
また、Ｈ_Pは、パリティチェック行列と呼ばれる。ま
た、αは、次式で示される８次の既約多項式の根であ
る。

【００４２】

【数２】

【００４３】更に、前述の数１式の演算は、ガロア体Ｇ
Ｆ（２⁸）上の演算である。ガロア体とは、通常の四則
演算が可能で、元の数が有限な数の集合（体）をいう。
ガロア体ＧＦ（２³）においては、その元は、値０、及
び前述の数２式で示される８次の既約多項式の根αのべ
き値α⁰、α¹、α²、・・・、α^256-3、α^256-2の
２５６個からなり、これらの値は全て異なり、α^256-1
の値は再びα⁰＝１に戻るという性質を有する。そし
て、これらの元同士がガロア体ＧＦ（２³）上で四則演
算されると、その演算結果も必ず同じガロア体ＧＦ（２
³）上の元となるという性質を有する。

【００４４】αが数２式で示される８次の既約多項式の
根であることにより、ガロア体ＧＦ（２³）上の任意の
元０又はα^k（ｋ＝０、１、２、・・・、２５６−２）
は、次式に示されるように、元α⁰〜α^8-1（＝α⁷）
の線形結合として表すことができる。

【００４５】

【数３】

【００４６】ここで、係数ａ₇、・・・、ａ₁、ａ
₀は、ガロア体ＧＦ（２）上の元０又は１である。従っ
て、ガロア体ＧＦ（２³）上の任意の元０又はα^k（ｋ
＝０、１、２、・・・、２５６−２）は、次式に示され
るように、８ビットデータ（ａ₇、・・・、ａ₁、
ａ₀）に対応付けることができる。

【００４７】

【数４】

【００４８】この場合、８ビットデータであるガロア体
ＧＦ（２³）上の任意の元同士の加算は、各元を表す８
ビットデータにおいて各ビット位置毎のビット間でガロ
ア体ＧＦ（２）上の加算即ち排他論理和演算を実行して
８ビットデータを算出する演算として定義することがで
きる。この演算結果は、それが８ビットデータであるた
め、当然、ガロア体ＧＦ（２³）上の元となっている。
また、８ビットデータであるガロア体ＧＦ（２³）上の
任意の元同士の乗算は、α^256-1＝１であることを利用
することにより、次式で定義することができる。

【００４９】

【数５】

【００５０】但し、［ｍ＋ｎ］ｍｏｄ（２５６−１）
は、ｍ＋ｎを２５６−１＝２５５で割った時の剰余を求
める演算である。この演算結果は、必ず値０又はα
^k（ｋ＝０、１、２、・・・、２５６−２の何れか）と
なるため、それもやはりガロア体ＧＦ（２³）上の元と
なっており８ビットデータである。このようにして、８
ビットデータにつき、ガロア体ＧＦ（２⁸）上の加算及
び乗算を簡単に実行できる。

【００５１】前述したように、任意のＣ１符号ＷＩ_iに
おけるＣ１パリティは、数１式を満たすように算出され
る。そして、数１式におけるパリティチェック行列Ｈ_P
は、数４式により、８ビットデータである行列要素で表
すことができる。また、数１式におけるＷＩ_i＝（ｗ
_i,0、・・・、ｗ_i,j、・・・、ｗ_i,31）も８ビットデ
ータである。従って、ガロア体ＧＦ（２⁸）上の数１式
の演算は、上述した加算規則と乗算規則を組み合わせる
ことにより簡単に実現することができる。なお、数１式
で示される４元連立１次方程式を解く方法としては種々
の方法が提案されているが、それは本発明には直接には
関係しないためその詳細は省略する。

【００５２】次に、図１に示される記憶領域上で、任意
の第ｊ行（１≦ｊ≦３１）のＣ２符号であるＷＪ_j＝
（ｗ_0,j、・・・、ｗ_i,j、・・・、ｗ_12,j、ｗ_13,j、
・・・、ｗ_18,j、ｗ_19,j、・・・、ｗ_31,j）に着目した
場合には、（ｗ_0,j、・・・、ｗ_12,j、ｗ_19,j、・・
・、ｗ_31,j）からなる２６シンボルが情報シンボルであ
って、（ｗ_13,j、・・・、ｗ_18,j）からなる６シンボル
がＣ２パリティである。これら６シンボルは、これらを
未知数とする次式で示される６元連立１次方程式の解と
して算出される。

【００５３】

【数６】

【００５４】ここで、肩字ｔは、数１式の場合と同様
に、ベクトルの転置を示す。また、Ｈ_Qは、Ｈ_Pと同
様、パリティチェック行列と呼ばれる。また、αは、前
述した数２式で示される８次の既約多項式の根である。

【００５５】上述の数６式の演算は、Ｃ１パリティを求
めるための数１式の演算の場合と同様、ガロア体ＧＦ
（２⁸）上の演算である。ここで、数６式におけるパリ
ティチェック行列Ｈ_Qは、前述したＨ_Pの場合と同様、
数４式により、８ビットデータである行列要素で表すこ
とができる。また、数６式におけるＷＪ_j＝（ｗ_0,j、
・・・、ｗ_i,j、・・・、ｗ_31,j）も８ビットデータで
ある。従って、ガロア体ＧＦ（２⁸）上の数６式の演算
も、数１式の場合と同様、前述した加算規則と乗算規則
を組み合わせることにより簡単に実現することができ
る。

【００５６】以上のようにして、デジタル情報の記録時
に、図１の記憶領域上の横方向のそれぞれの行について
Ｃ２パリティが算出されてＱ領域に書き込まれ、次に縦
方向のそれぞれの列についてＣ１パリティが算出されて
Ｐ領域に書き込まれる。このように、ガロア体上で情報
シンボルに対してパリティシンボルを算出しそれらを連
結して得られる符号が、リード・ソロモン符号と呼ばれ
る。

【００５７】次に、デジタル情報の再生時の処理につい
て詳しく説明する。本発明の実施例では、再生時には、
図２の記憶領域上の縦方向のそれぞれの列のＣ１符号に
つき誤り訂正処理が実行されてこの記憶領域上のシンボ
ルが訂正され、次に、その訂正されたシンボルを含む横
方向のそれぞれの列のＣ２符号につき誤り訂正処理が実
行されて記憶領域上のシンボルが訂正され、更に、その
訂正されたシンボルを含む縦方向のそれぞれの列のＣ１
符号につき誤り訂正処理が実行されて記憶領域上のシン
ボルが訂正される、という動作が、時間的に可能な限り
繰り返されることが特徴である。

【００５８】この場合に、＜従来技術＞の項の図１、図
２の説明において前述したように、Ｃ１符号による訂正
処理とＣ２符号による訂正処理とが組み合わされ、更
に、図１及び図２の記憶領域に対するデジタル情報の入
出力時及びＣ１符号、Ｃ２符号の記録／再生時に実行さ
れるインタリーブ／デ・インタリーブ処理（この処理に
ついては本発明の実施例の具体的説明において詳述す
る）が組み合わされることによって、２重化リード・ソ
ロモン符号が形成され、これによって非常に強力な誤り
訂正を実現することができる。

【００５９】ここで、Ｃ１符号又はＣ２符号の誤り訂正
処理において２シンボル誤り以上の訂正が行われる場合
には正しくない誤り訂正がなされる可能性が大きいた
め、本発明の実施例では、１列のＣ１符号及び１行のＣ
２符号共に２シンボル誤りまでの訂正処理が実行され
る。

【００６０】Ｃ１符号及びＣ２符号についての２シンボ
ル誤りまでの検出及び訂正処理の原理につき以下に説明
する。なお、２シンボル誤りまでの検出及び訂正処理の
原理は、Ｃ１符号及びＣ２符号で共通である。

【００６１】まず、前述したように、デジタル情報の記
録時に、図１の記憶領域上で生成される任意の縦方向の
列ｉのＣ１符号はＷＩ_iと表され、任意の横方向の行ｊ
のＣ２符号はＷＪ_jと表された。ここでは、Ｃ１符号及
びＣ２符号を総称して符号パターンＷと呼ぶ。次に、符
号パターンＷに対応させて、デジタル情報の再生時に得
られる符号パターンをＺとし、また、記録から再生の過
程で発生する誤りパターンをＥとする。このとき、次式
が成立する。

【００６２】

【数７】

【００６３】また、数１式に示したように、Ｃ１符号の
パリティチェック行列はＨ_Pと表され、Ｃ２符号のパリ
ティチェック行列はＨ_Qと表された。ここでは、両者の
パリティチェック行列を総称してＨと呼ぶ。このとき、
次式で示されるパリティチェック行列Ｈとデジタル情報
の再生時に得られる符号パターンＺの転置Ｚ^tとの積Ｓ
は、符号パターンＺに対するシンドロームと呼ばれる。

【００６４】

【数８】

【００６５】ここで、数１式又は数６式より、Ｈ・Ｗ^t
＝０であるから、次式が成立する。

【００６６】

【数９】

【００６７】即ち、シンドロームＳは、誤りパターンＥ
だけで決定されることがわかる。従って、デジタル情報
の再生時には、まず、シンドロームＳを計算し、これか
ら誤りパターンＥを推定することにより、符号パターン
Ｚを訂正することができる。

【００６８】今、デジタル情報の記録時の符号パターン
Ｗ及び再生時の符号パターンＺを次式で表す。

【００６９】

【数１０】

【００７０】但し、０≦ｕ≦３１、０≦ｖ≦３１であ
る。また、パリティチェック行列Ｈを、数１式又は数６
式を一般化することにより、次式で表す。

【００７１】

【数１１】

【００７２】更に、パターン位置ｕとｖの２箇所で誤り
数値ｅ_uとｅ_vが発生したと仮定すれば、誤りパターン
Ｅは、次式で表される。

【００７３】

【数１２】

【００７４】そして、前述した数１１式でｒ＝４とおい
て、シンドロームＳ＝（ｓ₀、ｓ₁、ｓ₂、ｓ₃）とす
れば、数９式より次式が成立する。

【００７５】

【数１３】

【００７６】数１３式において、ｅ_uとｅ_vを消去する
ことにより、以下の数１４式〜数１７式が得られる。

【００７７】

【数１４】

【００７８】

【数１５】

【００７９】

【数１６】

【００８０】また、数１３式と、数１４式及び数１６式
より、次式が成立する。

【００８１】

【数１７】

【００８２】以上の関係より、まず、誤り数値ｅ_uとｅ
_vを、次のようにして算出することができる。第１に、
予めメモリなどに記憶された数４式で示されるテーブル
が参照されることにより、数１５式を満足する係数α
^u+vが抽出され、その係数が記憶されているテーブルの
アドレスとして値（ｕ＋ｖ）が抽出される。第２に、こ
の値（ｕ＋ｖ）をとり得るｕとｖの全ての組合せについ
て、上記テーブルが参照されることにより（α^u＋
α^v）が計算され、その値が数１４式を満足するか否か
が判定される。この結果、数１４式を満足する組合せと
して、誤り位置ｕとｖが算出される。第３に、誤り位置
ｕとｖに対応する係数α^uとα^vが上記テーブルから読
み出され、これを用いて、数１７式により誤り数値ｅ_u
とｅ_vが算出される。

【００８３】一方、数７式、数１０式、及び数１２式よ
り、次式が成立する。

【００８４】

【数１８】

【００８５】従って、数１７式により得られる誤り数値
ｅ_uとｅ_vが数１８式に代入されることによって、２つ
の誤り位置ｕとｖにおける再生時のシンボルｚ_uとｚ_v
を訂正し、記録時のシンボルｗ_uとｗ_vを復元すること
ができる。

【００８６】上述した２シンボル誤りに対する訂正処理
の原理に基づけば、以下のアルゴリズムによって、再生
時の符号パターンＺについての２シンボル誤りまでを検
出し訂正することができる。訂正アルゴリズム１（パリティチェック行列の計算）数１１式においてｒ＝４とおかれて、数４式に基づい
て、パリティチェック行列Ｈが算出される。訂正アルゴリズム２（シンドロームの計算）数１０式の形式で図２の記憶領域に得られる符号パター
ンＺ（Ｃ１符号又はＣ２符号）と訂正アルゴリズム１で
計算されたパリティチェック行列Ｈを用いたガロア体Ｇ
Ｆ（２⁸）上の数８式の演算により、シンドロームＳ＝
（ｓ₀、ｓ₁、ｓ₂、ｓ₃）が計算される。訂正アルゴリズム３（係数Ａ〜Ｅの計算）ガロア体ＧＦ（２⁸）上の数１６式及び数１４式の演算
により、係数Ａ、Ｂ、Ｃ、Ｄ、Ｅが計算される。訂正アルゴリズム４（誤りがなかったと推定される場
合）誤りがない場合は、ガロア体ＧＦ（２⁸）上の数１３式
の演算において、ｅ_u＝ｅ_v＝０であることより、ｓ₀
＝ｓ₁＝ｓ₂＝ｓ₃＝０となる。

【００８７】従って、逆に、訂正アルゴリズム２におい
てガロア体ＧＦ（２⁸）上で計算されたシンドロームＳ
について、ｓ₀＝ｓ₁＝ｓ₂＝ｓ₃＝０なら、符号パタ
ーンＺには誤りがなかったと推定されて、誤り訂正処理
が終了する。訂正アルゴリズム５（１シンボル誤りがあると推定され
る場合）符号パターンＺに１シンボル誤りがある場合には、ガロ
ア体ＧＦ（２⁸）上の数１３式の演算において、ｅ_uと
ｅ_vの何れか一方例えばｅ_vが、ｅ_v＝０であることよ
り、ｓ₀≠０、ｓ₁≠０、ｓ₂≠０、ｓ₃≠０の全てが
成立し、ガロア体ＧＦ（２⁸）上の数１６式の演算にお
いて、Ａ＝Ｂ＝Ｃ＝０となる。

【００８８】従って、逆に、訂正アルゴリズム２におい
てガロア体ＧＦ（２⁸）上で計算されたシンドロームＳ
につき、ｓ₀≠０、ｓ₁≠０、ｓ₂≠０、ｓ₃≠０の全
てが成立し、訂正アルゴリズム３においてガロア体ＧＦ
（２⁸）上で計算された係数Ａ〜Ｃにつき、Ａ＝Ｂ＝Ｃ
＝０なら、符号パターンＺには１シンボル誤りがあると
推定される。

【００８９】この場合には、数１３式から導かれる次の
数１９式と数２０式が成立する。

【００９０】

【数１９】

【００９１】

【数２０】

【００９２】ここで、予めメモリなどに記憶された数４
式で示されるテーブルが参照されることにより、ガロア
体ＧＦ（２⁸）上の演算である数２０式を満足する係数
α^uが抽出され、その係数が記憶されているテーブルの
アドレスとして誤り位置ｕが抽出される。一方、数１８
式と数１９式より、次式が成立する。

【００９３】

【数２１】

【００９４】従って、誤り位置ｕに対応する再生時のシ
ンボルｚ_uと訂正アルゴリズム２において計算されたシ
ンドロームｓ₀とを用いて、ガロア体ＧＦ（２⁸）上の
数２１式の演算に基づいて、記録時のシンボルｗ_uを復
元することができる。訂正アルゴリズム６（２シンボル以上の誤りがあると推
定される場合）符号パターンＺに２シンボル以上の誤りがある場合、ガ
ロア体ＧＦ（２⁸）上の数１３式の演算において、ｓ₀
≠０、ｓ₁≠０、ｓ₂≠０、ｓ₃≠０の全てが成立し、
ガロア体ＧＦ（２⁸）上の数１６式の演算において、Ａ
≠０、Ｂ≠０、Ｃ≠０の全てが成立する。

【００９５】従って、逆に、訂正アルゴリズム２におい
てガロア体ＧＦ（２⁸）上で計算されたシンドロームＳ
につき、ｓ₀≠０、ｓ₁≠０、ｓ₂≠０、ｓ₃≠０の全
てが成立し、訂正アルゴリズム３においてガロア体ＧＦ
（２⁸）上で計算された係数Ａ〜Ｃにつき、Ａ≠０、Ｂ
≠０、Ｃ≠０の全てが成立するなら、符号パターンＺに
は２シンボル以上の誤りがあると推定される。

【００９６】この場合には、前述したように、予めメモ
リなどに記憶された数４式で示されるテーブルが参照さ
れることにより、ガロア体ＧＦ（２⁸）上の数１５式の
演算を満足する値（ｕ＋ｖ）が抽出され、この値（ｕ＋
ｖ）をとり得るｕとｖの全ての組合せのうちでガロア体
ＧＦ（２⁸）上の数１４式の演算を満足するものがある
か否かが判定される。

【００９７】この結果、数１４式を満足する組合せを抽
出できた場合は、前述したように、その誤り位置ｕとｖ
に対応する誤り数値ｅ_uとｅ_vがガロア体ＧＦ（２⁸）
上の数１７式の演算によって算出され、これらの誤り数
値と、誤り位置ｕとｖに対応する再生時のシンボルｚ_u
とｚ_vとを用いて、ガロア体ＧＦ（２⁸）上の数１８式
の演算に基づいて、記録時のシンボルｗ_uとｗ_vを復元
することができる。

【００９８】一方、値（ｕ＋ｖ）をとり得るｕとｖの全
ての組合せのうちで数１４式を満足する組合せを抽出で
きなかった場合には、符号パターンＺには３シンボル以
上の誤りがあったと推定されて、誤り訂正は行われずに
誤り訂正処理が終了する。

【００９９】以上説明した訂正アルゴリズム１〜訂正ア
ルゴリズム６の動作に基づいて、前述したように、再生
時に、図２の記憶領域上の縦方向の全ての列のＣ１符号
につき誤り訂正処理が実行されて記憶領域上のシンボル
が訂正され、次に、その訂正されたシンボルを含む横方
向の全ての列のＣ２符号につき誤り訂正処理が実行され
て記憶領域上のシンボルが訂正され、更に再び、その訂
正されたシンボルを含む縦方向の全ての列のＣ１符号に
つき誤り訂正処理が実行されて記憶領域上のシンボルが
訂正される、という動作が、時間的に可能な限り繰り返
される。

【０１００】ここで、符号パターンＺに３シンボル以上
の誤りがある場合に、前述した訂正アルゴリズム６で、
値（ｕ＋ｖ）をとり得るｕとｖの全ての組合せのうちで
数１４式を満足する組合せが偶然に抽出できてしまう場
合が発生し得る。この場合には、３シンボル以上の誤り
が２シンボルの誤りであると誤判別されてしまい、正し
くない誤り訂正がなされてしまう。また、符号パターン
Ｚに３シンボル以上の誤りがある場合に、前述した訂正
アルゴリズム５において、１シンボル誤りがあると偶然
に推定されてしまう場合も発生し得る。この場合には、
３シンボル以上の誤りが１シンボルの誤りであると誤判
別されてしまい、正しくない誤り訂正がなされてしま
う。これらの正しくない誤り訂正が例えばＣ１符号の訂
正処理において発生すると、次のＣ２符号の訂正処理に
おいて更に正しくない誤り訂正を誘発するおそれがあ
り、結果的に、図２の記憶領域全体の訂正処理が適切に
収束しなくなるおそれが生じる。

【０１０１】そこで、本発明の実施例では、再生時に、
図２に示されるように、記憶領域の縦方向のそれぞれの
列のＣ１符号に対応して、Ｐフラグと呼ばれるフラグパ
ターンＰ＝（Ｐ₀、・・・、Ｐ_i、・・・、Ｐ₁₂、
Ｐ₁₃、・・・、Ｐ₁₈、Ｐ₁₉、・・・、Ｐ₃₁）とＦＰフラ
グと呼ばれるフラグパターンＦＰ＝（ＦＰ₀、・・・、
ＦＰ_i、・・・、ＦＰ₁₂、ＦＰ₁₃、・・・、ＦＰ₁₈、Ｆ
Ｐ₁₉、・・・、ＦＰ₃₁）が付加され、記憶領域の横方向
のそれぞれの行のＣ２符号に対応して、ＦＱフラグと呼
ばれるフラグパターンＦＱ＝（ＦＱ₀、・・・、Ｆ
Ｑ_j、・・・、ＦＱ₂₇、ＦＱ₂₈、・・・、ＦＱ₃₁）が付
加される。

【０１０２】これらのフラグを使用した誤り訂正処理の
動作例を、図３と図４に従って説明する。図３及び図４
の(a) 〜(g) は、記憶領域に記憶されるシンボルの状態
を表現したもので、ｉ及びｊで示される欄の番号は列番
号及び行番号である。また、行列内部の＊印はその部分
のシンボルが誤っている状態を示し、＊印が付加されて
いない空白の部分はその部分のシンボルが誤っていない
状態を示している。

【０１０３】まず、テープから記憶領域に何もシンボル
が読み出されていない初期状態においては、Ｐフラグは
全て、まだ読出しに成功していないことを示す値０にさ
れ、ＦＰフラグ及びＦＱフラグは全て、まだ訂正処理に
成功していないことを示す値１にされる。

【０１０４】次に、テープから記憶領域にシンボルが読
み出される場合、読み出されたシンボルは縦方向に順次
書き込まれてゆく。この場合、記憶領域にシンボルが書
き込まれる毎に、そのシンボルが書き込まれた位置が含
まれる列に対応する１ビットのＰフラグの値が１にセッ
トされる。従って、テープの再生状態が悪くシンボルが
１つも書き込まれなかった列に対応するＰフラグの値は
０のまま残される。

【０１０５】図３(a) では、テープから記憶領域への読
出しが完了し誤り訂正処理が実行される直前の記憶領域
の状態の例が示されている。この例では、列ｉ＝３に対
応するＰフラグの値が０のままとなっており、その列の
全てのシンボルの読出しが失敗しそれら全てのシンボル
が誤っていることが示されている。

【０１０６】図３(a) で示される記憶領域において、ま
ず、ＦＰフラグの値が誤り訂正に成功していない旨を示
す値１となっているｉ＝０〜３１までの全ての列のＣ１
符号について、前述した訂正アルゴリズム１〜訂正アル
ゴリズム６の動作に基づき誤り訂正処理（第１回目のＣ
１訂正）が実行される。

【０１０７】図３(b) には、第１回目のＣ１訂正後の記
憶領域の状態例が示されている。まず、列ｉ＝３のよう
に、Ｐフラグの値が０である場合、即ち、その列の全て
のシンボルの読出しが失敗した場合には、訂正処理を実
行する意義がないため、誤り訂正処理は実行されず、各
フラグの値はそのまま保存される。即ち、Ｐフラグの値
が０である場合には、次のフラグアルゴリズム１が適用
される。フラグアルゴリズム１：Ｐフラグ＝０の場合 ☆誤り訂正処理は実行されず、各フラグの値は保存され
る。このＰフラグの判定処理は、テープからのシンボル
の読込みが行われた直後に行われる第１回目のＣ１訂正
の時にのみ実行される。このＰフラグの判定処理の結
果、全てのシンボルが誤っている列に対して正しくない
誤り訂正がなされてしまう可能性を防止することができ
る。

【０１０８】次に、列ｉ＝２、６、９〜３１では、シン
ボル誤りがなかったことが検出される。この場合、各列
に対応するＦＰフラグの値が、誤り訂正に成功した旨を
示す値０にセットされる。この場合は、次のフラグアル
ゴリズム２が適用される。フラグアルゴリズム２：シンボル誤りが検出されなかっ
た場合 ☆訂正が行われた自系列（Ｃ１符号の列又はＣ２符号の
行）に対応するフラグ（ＦＰフラグ又はＦＱフラグ）の
値が、誤り訂正に成功した旨を示す値０にセットされ
る。

【０１０９】続いて、列ｉ＝０では、行ｊ＝２に対応す
る位置アの１シンボル誤りが検出される。この場合ま
ず、検出された１つのシンボルの誤りが訂正される。そ
の後、列ｉ＝０に対応するＦＰフラグの値が、誤り訂正
に成功した旨を示す値０にセットされると共に、位置ア
が含まれる行ｊ＝２に対応するＦＱフラグの値が、誤り
訂正に成功していない旨を示す値１にセットされる。同
様に、列ｉ＝１でも、行ｊ＝４に対応する位置イの１シ
ンボル誤りが検出、訂正され、列ｉ＝０に対応するＦＰ
フラグの値が０に、位置イが含まれる行ｊ＝２に対応す
るＦＱフラグの値が１にセットされる。但し、図３の
(a) →(b) においては、行ｊ＝２、ｊ＝４に対応するＦ
Ｑフラグの値はもともと１であったため、その値は１の
まま変化しない。以上の場合には、次のフラグアルゴリ
ズム３が適用される。フラグアルゴリズム３：１シンボル誤りが検出、訂正さ
れた場合訂正が行われた自系列（Ｃ１符号の列又はＣ２符号の
行）に対応するフラグ（ＦＰフラグ又はＦＱフラグ）の
値が、誤り訂正に成功した旨を示す値０にセットされ
る。

【０１１０】訂正が行われた位置が含まれる逆系列
（自系列がＣ１符号の列である場合はＣ２符号の行、Ｃ
２符号の行である場合はＣ１符号の列）に対応するフラ
グ（ＦＱフラグ又はＦＰフラグ）の値が、誤り訂正に成
功していない旨を示す値１にセットされる。ここで、上記に示されるように、１シンボル誤りの訂
正に成功した場合でも、訂正が行われた位置が含まれる
逆系列に対応するフラグの値が１にセットされるが、こ
の理由については図４(g) の説明において後述する。

【０１１１】更に、列ｉ＝８では、行ｊ＝４、６に対応
する位置ウ、エの２シンボル誤りが検出される。この場
合、検出された２つのシンボルの誤りは訂正されるが、
列ｉ＝８に対応するＦＰフラグの値は、誤り訂正に成功
していない旨を示す値１のままにされ、位置ウ、エが含
まれる行ｊ＝４、６に対応するＦＱフラグの値も、誤り
訂正に成功していない旨を示す値１にセットされる。但
し、図３の(a) →(b)では、行ｊ＝４、６に対応するＦ
Ｑフラグの値はもともと１であったため、その値は１の
まま変化しない。以上の場合には、次のフラグアルゴリ
ズム４が適用される。フラグアルゴリズム４：２シンボル誤りが検出、訂正さ
れた場合訂正が行われた自系列に対応するフラグの値は、誤り
訂正に成功していない旨を示す値１のままにされる。

【０１１２】訂正が行われた位置が含まれる逆系列に
対応するフラグの値も、誤り訂正に成功していない旨を
示す値１にセットされる。即ち、２シンボル誤りが検出された場合は、１シンボル
誤りの場合より正しくない検出及び正しくない誤り訂正
がなされる可能性が高いため、誤ったシンボルは一応訂
正されるが、訂正が行われた自系列に対応するフラグの
値は１のままにされる。この結果、次回の同じ系列の処
理においてもう１回誤り訂正処理が実行されることにな
り、正しくない誤り訂正の可能性が防止される。なお、
ここでも、上述のに示されるように、訂正が行われた
位置が含まれる逆系列に対応するフラグの値が１にセッ
トされるが、この理由についてはやはり図４(g) の説明
において後述する。

【０１１３】最後に、列ｉ＝４、ｉ＝５、及びｉ＝７で
は、それぞれ３シンボル以上の誤りが検出される。この
場合には、列ｉ＝４、ｉ＝５、及びｉ＝７に対応する各
ＦＰフラグの値は、誤り訂正に成功していない旨を示す
値１のままにされる。これらの場合には、次のフラグア
ルゴリズム５が適用される。フラグアルゴリズム５：３シンボル以上の誤りが検出さ
れた場合 ☆訂正が行われた自系列に対応するフラグの値は、誤り
訂正に成功していない旨を示す値１のままにされる。即
ち、３シンボル以上の誤りが検出された場合には、正し
くない検出及び正しくない誤り訂正がなされる可能性が
かなり高く、又は誤り訂正ができないため、誤り訂正処
理は実行されない。

【０１１４】次に、以上の第１回目のＣ１訂正によって
内容が決定された図３(b) で示される記憶領域におい
て、ＦＱフラグの値が誤り訂正に成功していない旨を示
す値１となっているｊ＝０〜３１までの全ての行のＣ２
符号について、前述した訂正アルゴリズム１〜訂正アル
ゴリズム６の動作に基づき誤り訂正処理（第１回目のＣ
２訂正）が実行される。

【０１１５】図３(c) には、第１回目のＣ２訂正後の記
憶領域の状態例が示されている。まず、行ｊ＝０では、
列ｉ＝３に対応する位置オの１シンボル誤りが検出され
る。この場合、まず、検出された１つのシンボルの誤り
が訂正される。その後、行ｊ＝０に対応するＦＱフラグ
の値が、誤り訂正に成功した旨を示す値０にセットされ
ると共に、位置オが含まれる列ｉ＝３に対応するＦＰフ
ラグの値が、誤り訂正に成功していない旨を示す値１に
セットされる。同様に、行ｊ＝６、及びｊ＝８〜３１で
も、列ｉ＝３に対応する位置カ、及びキ、クなどの１シ
ンボル誤りが検出、訂正され、これらの行に対応するＦ
Ｑフラグの値が０に、位置カ、及びキ、クなどが含まれ
る列ｉ＝３に対応するＦＰフラグの値が１にセットされ
る。但し、図３の(b) →(c) においては、列ｉ＝３に対
応するＦＰフラグの値はもともと１であったため、その
値は１のまま変化しない。以上の場合には、前述のフラ
グアルゴリズム３が適用される。

【０１１６】次に、行ｊ＝１では、列ｉ＝３、７に対応
する位置ケ、コの２シンボル誤りが検出される。この場
合は、検出された２つのシンボルの誤りは訂正される
が、行ｊ＝１に対応するＦＱフラグの値は、誤り訂正に
成功していない旨を示す値１のままにされ、位置ケ、コ
が含まれる列ｉ＝３、７に対応するＦＰフラグの値も、
誤り訂正に成功していない旨を示す値１にセットされ
る。同様に、行ｊ＝５及び７でも、列ｉ＝３、４に対応
する位置サ、シの２シンボル誤り、及び列ｉ＝３、７に
対応する位置ス、セの２シンボル誤りがそれぞれ検出、
訂正され、これらの行に対応するＦＱフラグの値は、誤
り訂正に成功していない旨を示す値１のままにされ、位
置サ、シ及びス、セが含まれる列ｉ＝３、４、７に対応
するＦＰフラグの値も、誤り訂正に成功していない旨を
示す値１にセットされる。但し、図３の(b) →(c) の例
では、列ｉ＝３、４、７に対応するＦＰフラグの値はも
ともと１であったため、その値は１のまま変化しない。
以上の場合には、前述したフラグアルゴリズム４が適用
される。

【０１１７】最後に、行ｊ＝２、ｊ＝３、及びｊ＝４で
は、それぞれ３シンボル以上の誤りが検出される。これ
らの場合には、行ｊ＝２、ｊ＝３、及びｊ＝４に対応す
る各ＦＱフラグの値は、誤り訂正に成功していない旨を
示す値１のままにされる。これらの場合には、前述した
フラグアルゴリズム５が適用される。

【０１１８】続いて、以上の第１回目のＣ２訂正によっ
て内容が決定された図３(c) で示される記憶領域におい
て、ｉ＝０〜３１までの列のうちＦＰフラグの値が誤り
訂正に成功していない旨を示す値１となっている列ｉ＝
３〜５、７、８のＣ１符号について、前述した訂正アル
ゴリズム１〜訂正アルゴリズム６の動作に基づき誤り訂
正処理（第２回目のＣ１訂正）が再び実行される。

【０１１９】図３(d) には、第２回目のＣ１訂正後の記
憶領域の状態例が示されている。まず、列ｉ＝８は、第
１回目のＣ１訂正時には、２シンボル誤りが検出、訂正
された列である（図３(b) 参照）。しかし、前述したよ
うに、その時には、正しくない検出及び正しくない誤り
訂正がなされる可能性が高かったため、列ｉ＝８に対応
するＦＱフラグの値は１のままにされた。従って、この
列については、第２回目のＣ１訂正により、もう１度誤
り訂正処理が実行される。この結果、列ｉ＝８ではシン
ボル誤りがなかったことが検出され、列ｉ＝８に対応す
るＦＰフラグの値が、誤り訂正に成功した旨を示す値０
にセットされる。このようにして、正しくない誤り訂正
の可能性が防止される。以上の場合、前述のフラグアル
ゴリズム２が適用される。

【０１２０】次に、列ｉ＝７では、行ｊ＝４に対応する
位置ソの１シンボル誤りが検出、訂正され、列ｉ＝７に
対応するＦＰフラグの値が、誤り訂正に成功した旨を示
す値０にセットされると共に、位置ソが含まれる行ｊ＝
４に対応するＦＱフラグの値が、誤り訂正に成功してい
ない旨を示す値１にセットされる。但し、図３の(c)→
(d) においては、行ｊ＝４に対応するＦＱフラグの値は
もともと１であったため、その値は１のまま変化しな
い。以上の場合には、前述したフラグアルゴリズム３が
適用される。

【０１２１】続いて、列ｉ＝４では、行ｊ＝２、３に対
応する位置タ、チの２シンボル誤りが検出、訂正され、
その列に対応するＦＰフラグの値は、誤り訂正に成功し
ていない旨を示す値１のままにされ、位置タ、チが含ま
れる行ｊ＝２、３に対応するＦＱフラグの値も、誤り訂
正に成功していない旨を示す値１にセットされる。但
し、図３の(c) →(d) では、行ｊ＝２、３に対応するＦ
Ｑフラグの値はもともと１であったため、その値は１の
まま変化しない。以上の場合には、前述したフラグアル
ゴリズム４が適用される。

【０１２２】更に、列ｉ＝３、及びｉ＝５では、それぞ
れ３シンボル以上の誤りが検出されるため、これらの列
に対応する各ＦＰフラグの値は、誤り訂正に成功してい
ない旨を示す値１のままにされる。これらの場合には、
前述したフラグアルゴリズム５が適用される。

【０１２３】続いて、以上の第２回目のＣ１訂正によっ
て内容が決定された図３(d) で示される記憶領域におい
て、ｊ＝０〜３１までの行のうちＦＱフラグの値が誤り
訂正に成功していない旨を示す値１となっている行ｊ＝
１〜５、７のＣ２符号について、前述した訂正アルゴリ
ズム１〜訂正アルゴリズム６の動作に基づき誤り訂正処
理（第２回目のＣＷ訂正）が再び実行される。

【０１２４】図４(e) には、第２回目のＣ２訂正後の記
憶領域の状態例が示されている。まず、行ｊ＝１、ｊ＝
５、及びｊ＝７は、第１回目のＣ２訂正時には、２シン
ボル誤りが検出、訂正された行であり、それらの行に対
応するＦＱフラグの値は１のままにされたため（図３
(c) 参照）、これらの列については、第２回目のＣ２訂
正によって、もう１度誤り訂正処理が実行される。この
結果、行ｊ＝１、ｊ＝５、及びｊ＝７ではそれぞれシン
ボル誤りがなかったことが検出され、それらの行に対応
するＦＱフラグの値が、誤り訂正に成功した旨を示す値
０にセットされる。このようにして、正しくない誤り訂
正の可能性が防止される。これらの場合、前述のフラグ
アルゴリズム２が適用される。

【０１２５】次に、行ｊ＝２、ｊ＝３、及びｊ＝４で
は、列ｉ＝３、５に対応する位置ツ、テの２シンボル誤
り、位置ト、ナの２シンボル誤り、及び位置ニ、ヌの２
シンボル誤りがそれぞれ検出、訂正され、それらの行に
対応するＦＱフラグの値は、誤り訂正に成功していない
旨を示す値１のままにされ、位置ツ、テ、位置ト、ナ、
及び位置ニ、ヌが含まれる列ｉ＝３、５に対応するＦＰ
フラグの値も、誤り訂正に成功していない旨を示す値１
にセットされる。但し、図３(d) →図４(e) の例では、
列ｉ＝３、５に対応するＦＰフラグの値はもともと１で
あったため、その値は１のまま変化しない。以上の場合
には、前述したフラグアルゴリズム４が適用される。

【０１２６】最後に、以上の第２回目のＣ２訂正によっ
て内容が決定された図４(e) で示される記憶領域におい
て、ｉ＝０〜３１までの列のうちＦＰフラグの値が誤り
訂正に成功していない旨を示す値１となっている列ｉ＝
３〜５のＣ１符号について、前述した訂正アルゴリズム
１〜訂正アルゴリズム６の動作に基づき誤り訂正処理
（第３回目のＣ１訂正）が再び実行される。

【０１２７】図４(f) には、第３回目のＣ１訂正後の記
憶領域の状態例が示されている。まず、列ｉ＝４は、第
２回目のＣ１訂正時には、２シンボル誤りが検出、訂正
された列であり、その列に対応するＦＰフラグの値は１
のままにされたため（図３(d) 参照）、この列について
は、第３回目のＣ１訂正により、もう１度誤り訂正処理
が実行される。この結果、列ｉ＝４ではシンボル誤りが
なかったことが検出され、その列に対応するＦＰフラグ
の値が、誤り訂正に成功した旨を示す値０にセットされ
る。このようにして、正しくない誤り訂正の可能性が防
止される。この場合、前述のフラグアルゴリズム２が適
用される。

【０１２８】また、列ｉ＝３、５は、第２回目のＣ１訂
正時には、２シンボル以上の誤りが検出され訂正がされ
たかった列であり、それらの列に対応するＦＰフラグの
値は１のままにされたため（図３(d) 参照）、これらの
列については、第３回目のＣ１訂正により、もう１度誤
り訂正処理が実行される。しかし、これらの列に含まれ
る誤ったシンボルは、逆系列の処理である第２回目のＣ
２訂正時に全て訂正されている。この結果、これらの列
ではシンボル誤りがなかったことが検出され、これらの
列に対応するＦＰフラグの値が、誤り訂正に成功した旨
を示す値０にセットされる。この場合も、前述のフラグ
アルゴリズム２が適用される。

【０１２９】以上のようにして、図３及び図４の例で
は、各系列について３回の誤り訂正処理によって、図４
(f) に示されるように全てのシンボル誤りが訂正され
る。上述したＣ１符号の系列の誤り訂正処理とＣ２符号
の系列の誤り訂正処理は、記憶領域内の全てのシンボル
が出力されるために許される時間の範囲内で、可能な限
り繰り返される。そして、この処理が途中で打ち切られ
た時点において、それが含まれる系列のＦＰフラグ及び
ＦＱフラグの両方の値が誤り訂正に成功していない旨を
示す値１となっている位置のシンボル（図３又は図４の
網かけ部分）は、その時点までに誤り訂正に成功しなか
ったシンボルである。このようなシンボルを含むデータ
については、そのシンボルを含むデータが記憶領域から
外部に読み出される際に、そのデータの直前のデータに
よって置き換えられて出力される補間処理が実行され
る。このようにして、記憶領域内の全てのシンボルが出
力されるために許される時間の範囲内で、最適な誤り訂
正処理を実行することができ、その結果に基づく最良の
補間処理によって、例えばオーディオ音響信号の再生時
に雑音の発生を極力回避することができる。

【０１３０】最後に、前述したように、フラグアルゴリ
ズム３又は４において、１シンボル又は２シンボルの誤
り訂正が実行された場合に、訂正が行われた位置が含ま
れる逆系列に対応するフラグの値が１にセットされる。
この理由は、次のとおりである。

【０１３１】今、前述した第１回目のＣ２訂正によって
内容が決定された図３(c) で示される記憶領域におい
て、ｉ＝０〜３１までの列のうちＦＰフラグの値が誤り
訂正に成功していない旨を示す値１となっている列ｉ＝
３〜５、７、８のＣ１符号について、前述した図３(d)
に示される正しい誤り訂正処理ではなく、図４(g) に示
される正しくない誤り訂正処理が実行される場合を考え
る。

【０１３２】図４(g) では、列ｉ＝５において、図３
(d) に示されるように３シンボル以上の誤りが検出され
るのではなく、誤って行ｊ＝０、１に対応する位置の２
シンボル誤りが検出、訂正されてしまう場合が示されて
いる。この場合は、列ｉ＝５、行ｊ＝０、１に対応する
位置の２シンボルの値が図４(g) の＃印のように誤った
値に変更されてしまう。ところが、特に行ｊ＝０につい
ては、前述した第２回目のＣ２訂正時に図３(c) に示さ
れるように既に訂正が完了している。

【０１３３】このためもし、図４(g) に示されるよう
に、行ｊ＝０に対応するＦＱフラグの値が誤り訂正に成
功していない旨を示す値１にセットされなければ、列ｉ
＝５、行ｊ＝０に対応する位置のシンボルの値はその後
訂正されることなく、しかも少なくとも行ｊ＝０に対応
するＦＱフラグの値は０になっているため、最終的にこ
の誤ったシンボルがそのまま出力されてしまうことにな
る。これは、例えばオーディオ音響信号の再生時に雑音
発生の原因となる。

【０１３４】このような事態を防止するために、本発明
の実施例では、１シンボル又は２シンボルの誤り訂正が
実行された場合に、訂正が行われた位置が含まれる逆系
列に対応するフラグの値が１にセットされるのである。
即ち、図４(g) の例では、行ｊ＝０に対応するＦＱフラ
グの値が誤り訂正に成功していない旨を示す値１にセッ
トされることにより、次回のＣ２訂正時に行ｊ＝０のＣ
２符号に対して誤り訂正処理が実行され、行ｊ＝０、列
ｉ＝５に対応する位置のシンボルの値に対して誤り訂正
処理が試みられる。そして、更にその次のＣ１訂正時
に、列ｉ＝５のＣ１符号に対して再び誤り訂正処理が試
みられるのである。

【０１３５】以上説明した本発明の実施例における誤り
訂正処理の原理において、再生時の記憶領域の縦方向の
それぞれの列のＣ１符号及び横方向のそれぞれの行のＣ
２符号に対応して付加されるフラグは、各列又は各行毎
に１ビットの容量しか必要としない。従って、フラグを
設けたことによるメモリ容量の増大は最小限に抑えるこ
とができる。

【０１３６】しかも、前述した単純なフラグアルゴリズ
ム１〜５を、Ｃ１符号に対する誤り訂正処理とＣ２符号
に対する誤り訂正処理の繰り返し処理と組み合せること
で、より訂正能力の高い誤り訂正処理を実現することが
できる。＜本発明の実施例の具体的説明＞上述した原理に基づく
本発明の実施例について、以下に具体的に説明する。

【０１３７】以下の実施例は、Ｒ−ＤＡＴ（回転ヘッド
型デジタルオーディオテープレコーダ）における符号化
装置と復号装置に関するものであるが、これらのうち、
本発明は、復号装置に特に関連する。符号化装置：記憶回路５０３へのオーディオサンプルデ
ータの書込み動作図５は、符号化装置の構成図であり、Ｃ２符号器５０
１、Ｃ１符号器５０２、及び記憶回路５０３などから構
成されている。

【０１３８】まず、オーディオ信号などのデジタル情報
は、特には図示しないＡ／Ｄ変換器によって、所定のサ
ンプリング周期に同期して例えば１サンプル１６ビット
に量子化され、その結果得られた１６ビットのオーディ
オサンプルデータ群は、それぞれを構成する上位バイ
ト、下位バイト毎に、情報シンボルとして記憶回路５０
３の記憶領域に書き込まれる。

【０１３９】この場合、情報シンボル列は、インタリー
ブ処理によって、その時間順序が離散される。このデー
タ入力時のインタリーブ処理は、サンプリング周期毎に
図６(a) 及び(b) に示されるように並列に入力されるそ
れぞれ１４５６サンプルからなるＬ（左）チャネルオー
ディオサンプルデータＳ_L及びＲ（右）チャネルオーデ
ィオサンプルデータＳ_Rを１つのグループとして実行さ
れる。そして、このグループ内の各オーディオサンプル
データに対応する情報シンボルが、それぞれが前述した
図１と同様の、記憶回路５０３内の図７などに示される
８つの記憶領域（これらをバンク#0〜#7と呼ぶ）に分散
されて書き込まれる。そして、バンク内の横方向に隣り
合う各シンボルに対応するオーディオサンプルデータの
サンプル間隔が４サンプル間隔になるように（後述する
図７など参照）、また、バンク内の縦方向に隣り合う各
シンボルに対応するオーディオサンプルデータのサンプ
ル間隔が１０４サンプル間隔になるように（後述する図
９など参照）、インタリーブ処理が実行される。ここ
で、１つのバンクは、前述した図１と同じデータフォー
マットを有している。

【０１４０】この結果、特にテープの欠陥、傷、同期は
ずれなどによってテープ上の特定の連続する記録領域で
バーストエラーが発生し、その結果、記憶領域上の連続
する系列で訂正不能なシンボルが発生しても、再生時に
それらのシンボルをオーディオサンプルデータ列の時間
的に離散したサンプル位置に分散させることができ、誤
ったシンボルが含まれるオーディオサンプルデータを、
例えばその直前の時間位置の正しいオーディオサンプル
データから補間処理によって適切に推定することが可能
となる。更に、このインタリーブ処理が前述した２重化
リード・ソロモン符号と組み合せられることによって、
Ｃ１符号系列の方向に発生したバーストエラー自体をＣ
２符号によって訂正することも可能となる。なお、バン
ク上のシンボル列のテープへの書込みは、後述するよう
に、Ｃ１符号系列の方向に行われる。

【０１４１】上述のオーディオサンプルデータの記憶回
路５０３（図５）への書込み時のインタリーブ処理につ
いて、図６〜図１２を用いて説明する。まず、特には図
示しないアドレス制御回路により、図６(c) に示される
サンプリングクロックＦs に同期し、図６(d) に示され
るように０〜１４５５までの範囲でインクリメントされ
るカウンタ値ｎが発生され、また、図６(e) に示される
ようにサンプリングクロックＦs の１／２の周期を有す
る下位バイト指定クロックLower が発生される。そし
て、サンプリング周期の前半区間の下位バイト指定クロ
ックLower の論理値が０となる区間において、アドレス
制御回路が、カウンタ値ｎと下位バイト指定クロックLo
wer の論理値に基づき算出される図６(f) に示される上
位バイト用のＬチャネルアドレスＡ_Lを記憶回路５０３
（図５）に指定することにより、Ｌチャネルオーディオ
サンプルデータＳ_Lの上位バイトが、記憶回路５０３に
情報シンボルとして書き込まれる。次に、サンプリング
周期の前半区間の下位バイト指定クロックLower の論理
値が１となる区間において、アドレス制御回路が、図６
(f) に示される下位バイト用のＬチャネルアドレスＡ_L
を記憶回路５０３（図５）に指定することによって、Ｌ
チャネルオーディオサンプルデータＳ_Lの下位バイト
が、記憶回路５０３に情報シンボルとして書き込まれ
る。更に、サンプリング周期の後半区間の下位バイト指
定クロックLower の論理値が０となる区間において、ア
ドレス制御回路が、図６(f) に示される上位バイト用の
ＲチャネルアドレスＡ_Rを記憶回路５０３に指定するこ
とにより、ＲチャネルオーディオサンプルデータＳ_Rの
上位バイトが、記憶回路５０３に情報シンボルとして書
き込まれる。そして、サンプリング周期の後半区間の下
位バイト指定クロックLower の論理値が１となる区間に
おいて、アドレス制御回路が、図６(f) に示される下位
バイト用のＲチャネルアドレスＡ_Rを記憶回路５０３に
指定することにより、Ｒチャネルオーディオサンプルデ
ータＳ_Rの下位バイトが、記憶回路５０３に情報シンボ
ルとして書き込まれる。

【０１４２】ＬチャネルアドレスＡ_Lは、バンク#0〜#7
のうち何れか１バンクを選択するためのＬチャネルバン
クアドレスｋ_Lと、選択されたバンク内の列番号を指定
するためのＬチャネル列アドレスｉ_Lと、選択されたバ
ンク内の行番号を指定するためのＬチャネル行アドレス
ｊ_Lとから構成され、それぞれ、次式で示される。

【０１４３】

【数２２】

【０１４４】

【数２３】

【０１４５】

【数２４】

【０１４６】“ｉｎｔ（ａ）”は実数ａの整数部を抽出
する演算を示し、“ａｍｏｄｂ”は整数ａを整数ｂ
で割ったときの剰余を抽出する演算を示す。また、Ｒチ
ャネルアドレスＡ_Rは、バンク#0〜#7のうち何れか１バ
ンクを選択するためのＲチャネルバンクアドレスｋ
_Rと、選択されたバンク内の列番号を指定するためのＲ
チャネル列アドレスｉ_Rと、選択されたバンク内の行番
号を指定するためのＲチャネル行アドレスｊ_Rとから構
成され、それぞれ、次式で示される。

【０１４７】

【数２５】

【０１４８】

【数２６】

【０１４９】

【数２７】

【０１５０】数２２式〜数２７式によって算出されるア
ドレスＡ_L及びＡ_Rにより、図７〜図１２に示されるオ
ーディオサンプルデータの記憶回路５０３（図５）への
インタリーブを伴った書込み動作が実現される。

【０１５１】今、図７〜図１２の各バンクの記憶領域内
に示されている数字は、図６のＬチャネルオーディオサ
ンプルデータＳ_L又はＲチャネルオーディオサンプルデ
ータＳ_Rの１グループ内のサンプル番号（０〜１４５
５）を示しており、２つずつ示されている同じ数字はそ
れぞれ１つのオーディオサンプルデータの上位バイト
（上側の数字）と下位バイト（下側の数字）を示してい
る。そして、Ｌevenで示される記憶領域には偶数サンプ
ル目（０を含む）のＬチャネルオーディオサンプルデー
タＳ_Lが記憶され、Ｌodd で示される記憶領域には奇数
サンプル目のＬチャネルオーディオサンプルデータＳ_L
が記憶され、Ｒevenで示される記憶領域には偶数サンプ
ル目（０を含む）のＲチャネルオーディオサンプルデー
タＳ_Rが記憶され、Ｒodd で示される記憶領域には奇数
サンプル目のＲチャネルオーディオサンプルデータＳ_R
が記憶される。

【０１５２】ここで、説明の簡単のため、バンク#0〜#3
を第１バンク群、バンク#4〜#7を第２バンク群と呼び、
図７の実線矢印に示されるように変化するＬチャネルア
ドレスＡ_Lを第１のＬアドレスループ、図７の破線矢印
に示されるように変化するＲチャネルアドレスＡ_Rを第
１のＲアドレスループ、図８の実線矢印に示されるよう
に変化するＬチャネルアドレスＡ_Lを第２のＬアドレス
ループ、図８の破線矢印に示されるように変化するＲチ
ャネルアドレスＡ_Rを第２のＲアドレスループと呼ぶこ
とにする。

【０１５３】始めに、Ｌチャネルバンクアドレスｋ_Lに
おいて、数２２式の第３項により、カウンタ値ｎが１サ
ンプル分（２シンボル分）進む毎にオフセット０又は４
が交互に加算され、この結果、図７又は図８などに示さ
れるように、１つの第１又は第２のＬアドレスループ内
において、第１バンク群と第２バンク群が交互に指定さ
れる。また、Ｌチャネルバンクアドレスｋ_Lにおいて、
数２２式の第２項によって、カウンタ値ｎが２サンプル
分（４シンボル分）進む毎にオフセット０又は２が交互
に加算され、この結果、１つの第１又は第２のＬアドレ
スループ内で、#0と#4のバンク又は#1と#5のバンクを指
定する前半アドレスと、#2と#6のバンク又は#3と#7のバ
ンクを指定する後半アドレスが交互に指定される。更
に、Ｌチャネルバンクアドレスｋ_Lにおいて、数２２式
の第１項によって、カウンタ値ｎが５２サンプル分（１
０４シンボル分）進む毎にオフセット０又は１が交互に
加算され、この結果、図７→図８又は図８→図９などに
示されるように、第１のＬアドレスループの指定と第２
のＬアドレスループの指定が交互に入れ替わる。

【０１５４】一方、Ｒチャネルバンクアドレスｋ_Rにお
いて、数２５式の第４項により、カウンタ値ｎが１サン
プル分（２シンボル分）進む毎にオフセット０又は−４
が交互に加算され、この結果、図７又は図８などに示さ
れるように、１つの第１又は第２のＲアドレスループ内
において、第２バンク群と第１バンク群が交互に指定さ
れる。また、Ｒチャネルバンクアドレスｋ_Rにおいて、
数２５式の第３項によって、カウンタ値ｎが２サンプル
分（４シンボル分）進む毎にオフセット０又は２が交互
に加算され、この結果、１つの第１又は第２のＲアドレ
スループ内で、#4と#0のバンク又は#5と#1のバンクを指
定する前半アドレスと、#6と#2のバンク又は#7と#3のバ
ンクを指定する後半アドレスが交互に指定される。更
に、Ｒチャネルバンクアドレスｋ_Rにおいて、数２５式
の第２項により、カウンタ値ｎが５２サンプル分（１０
４シンボル分）進む毎にオフセット０又は１が交互に加
算され、この結果、例えば図７→図８又は図８→図９な
どに示されるように、第１のＲアドレスループの指定と
第２のＲアドレスループの指定が交互に入れ替わる。加
えて、Ｒチャネルバンクアドレスｋ_Rにおいて、数２５
式の第１項によって、バンクの初期値が#4に設定され
る。

【０１５５】次に、Ｌチャネル列アドレスｉ_Lにおい
て、数２３式の第２項により、カウンタ値ｎが１サンプ
ル分進む間（１サンプル内の上位バイトと下位バイトが
指定される間）は同じ列アドレスが指定されると共に、
カウンタ値ｎが１サンプル分進む毎（１サンプル分の上
位バイトと下位バイトが指定されてサンプル番号が偶数
と奇数とで入れ替わる毎）にオフセット０又は１９が交
互に加算されて、この結果、図７又は図８などに示され
るように、１つの第１又は第２のＬアドレスループ内
で、第１バンク群のＬeven領域と第２バンク群のＬodd
領域が交互に指定される。また、Ｌチャネル列アドレス
ｉ_Lにおいて、数２３式の第１項によって、カウンタ値
ｎが４サンプル分進む毎（８シンボル分、即ち、１周分
の第１又は第２のＬアドレスループが指定される毎）
に、Ｌeven領域又はＬodd 領域の先頭の列アドレスを基
準とする相対的な列アドレス位置が＋１ずつ更新され、
カウンタ値ｎが４×１３＝５２サンプル分（１０４シン
ボル分）進む毎（１３周分の第１又は第２のＬアドレス
ループが指定される毎）に、図７→図８、図８→図９、
又は図９→図１０などに示されるように、Ｌeven領域又
はＬodd 領域の先頭の列アドレスを基準とする全ての相
対的な列アドレス位置０〜１２が指定され終わって各領
域の先頭の列アドレス位置０に戻る。

【０１５６】一方、Ｒチャネル列アドレスｉ_Rにおいて
も、数２３式と同じ数２６式によって、Ｌチャネル列ア
ドレスｉ_Lの場合と同様の指定がなされる。続いて、Ｌ
チャネル行アドレスｊ_Lにおいて、数２４式の第２項に
よって、下位バイト指定クロックLower の論理値が変化
する毎（１サンプル内の上位バイトと下位バイトが指定
される毎）に、オフセット０又は１が交互に加算され
て、１サンプル内の上位バイトと下位バイトを書き込む
ための連続する２行が指定される。また、Ｌチャネル列
アドレスｉ_Lにおいて、数２４式の第１項によって、カ
ウンタ値ｎが１０４サンプル分進む間は、図７及び図８
などに示されるように、連続する同じ２行の行アドレス
群が指定されると共に、カウンタ値ｎが１０４サンプル
分進む毎に、図７、図８→図９、図１０に示されるよう
に、行アドレスが＋２ずつ更新され、カウンタ値ｎが１
０４×１４＝１４５６サンプル分（２９１２シンボル
分）進むと、図９、図１０→図１１、図１２に示される
ように、１４×２＝２８行分の行アドレスが指定され終
わって、記憶回路５０３（図５）内の８つのバンク#0〜
#7への１グループ分のオーディオサンプルデータの書込
みを終了する。

【０１５７】一方、Ｒチャネル行アドレスｊ_Rにおいて
も、数２４式と同じ数２７式によって、Ｌチャネル行ア
ドレスｊ_Lの場合と同様の指定がなされる。以上説明し
たようにして、数２２式〜数２７式により算出されるア
ドレスＡ_L及びＡ_Rによって、オーディオサンプルデー
タの記憶回路５０３（図５）へのインタリーブを伴った
書込み動作が実現される。符号化装置：Ｃ２符号及びＣ１符号の生成処理次に、上述のようにして、オーディオサンプルデータの
書込みが行われた記憶回路５０３（図５）内の#0〜#7の
バンクのそれぞれにおいて、まず、Ｃ２符号器５０１に
よって、Ｃ２符号が、前述した＜原理説明＞の数６式の
連立方程式の解として算出されて、その符号を構成する
Ｃ２パリティが図１３のＱ領域に書き込まれる。次に、
Ｃ１符号器５０２によって、Ｃ１符号が、前述した数１
式の連立方程式の解として算出されて、その符号を構成
するＣ１パリティが図１３のＰ領域に書き込まれる。符号化装置：リード・ソロモン符号の記憶回路５０３か
らの読出し動作続いて、図１３の８つのバンクに得られた情報シンボル
とパリティシンボルとからなるリード・ソロモン符号
が、テープに記録されるために読み出される。

【０１５８】この場合、オーディオサンプルデータの記
憶回路５０３（図５）への書込み時に続く再度のインタ
リーブ処理により、８つのバンク上の離散した記憶位置
のシンボルが順次読み出されてゆく。そして、バンク上
で縦方向に隣り合うシンボルがテープ上で２シンボル間
隔になるように（後述する図１４など参照）、また、バ
ンク上で横方向に隣り合うシンボルがテープ上で１２８
シンボル間隔になるように（後述する図１５など参
照）、インタリーブ処理が実行される。

【０１５９】この結果、特に、リード・ソロモン符号の
テープに対する記録及び再生の過程において発生する２
シンボル以下のランダムエラーを異なるバンクに分散さ
せることができ、Ｃ１符号系列の誤り訂正能力を向上さ
せることができる。

【０１６０】上述の記憶回路５０３上のリード・ソロモ
ン符号の読出し時のインタリーブ処理について、図１４
〜図１８を用いて説明する。まず、特には図示しないア
ドレス制御回路により、０〜８１９１までの範囲でイン
クリメントされる８１９２個のカウンタ値ｍが発生され
る。なお、値８１９２は、図５の記憶回路５０３内の８
つのバンクに記憶されているリード・ソロモン符号の総
シンボル数である（後述する図１８参照）。そして、ア
ドレス制御回路がカウンタ値ｍに基づいて算出される読
出しアドレスＡ_RDを記憶回路５０３に指定することによ
り、８つのバンク内の各符号シンボルが記憶回路５０３
から読み出され、後述するデータフォーマットを有する
データ列に組み立てられた後、テープに順次記録され
る。

【０１６１】読出しアドレスＡ_RDは、バンク#0〜#7のう
ち何れか１バンクを選択するための読出しバンクアドレ
スｋ_RDと、選択されたバンク内の列番号を指定するため
の読出し列アドレスｉ_RDと、選択されたバンク内の行番
号を指定するための読出し行アドレスｊ_RDとから構成さ
れ、それぞれ、次式で示される。

【０１６２】

【数２８】

【０１６３】

【数２９】

【０１６４】

【数３０】

【０１６５】数２８式〜数３０式によって算出される読
出しアドレスＡ_RDにより、図１４〜図１８に示される符
号シンボルのテープへのインタリーブを伴った記録動作
が実現される。

【０１６６】今、図５の記憶回路５０３内の#0〜#7の８
つのバンクの記憶領域内には、予め前述した書込み処理
によってオーディオサンプルデータが書込まれ、前述し
たＣ２符号及びＣ１符号の生成処理によってリード・ソ
ロモン符号が構築されているとする。そして、図１４〜
図１８の８つのバンクの記憶領域内に示されている数字
は、テープに記録されるシンボルの順番を示している。

【０１６７】以下に示すインタリーブ処理では、まず、
図１４に示されるように、第１バンク群において、カウ
ンタ値ｍが＋１される毎に#0と#1のバンクが交互に切り
替えられながら、６４シンボルからなる#0と#1のバンク
の１列目の符号シンボル群が読み出される。次に、同様
に#2と#3のバンクが交互に切り替えられながら、６４シ
ンボルからなる#2と#3のバンクの１列目の符号シンボル
群が読み出される。続いて、図１５に示されるように、
再び#0と#1のバンクが交互に切り替えられながら２列目
の符号シンボル群が読み出され、その後、#2と#3のバン
クが交互に切り替えられながら２列目の符号シンボル群
が読み出される。このようにして、図１６に示されるよ
うに、第１バンク群の０列目から３１列目までの符号シ
ンボル群の読出しが終了する。次に、図１７に示される
ように、第２バンク群において、カウンタ値ｍが＋１さ
れる毎に#4と#5のバンクが交互に切り替えられながら１
列目の符号シンボル群が読み出され、続いて、#6と#7の
バンクが交互に切り替えられながら１列目の符号シンボ
ル群が読み出される。更に、再び#4と#5のバンクが交互
に切り替えられながら２列目の符号シンボル群が読み出
されて、その後、#6と#7のバンクが交互に切り替えられ
ながら２列目の符号シンボル群が読み出される。このよ
うにして、図１８に示されるように、第２バンク群の０
列目から３１列目までの符号シンボル群が読み出され
る。

【０１６８】上述のインタリーブ処理を実現するため、
始めに、読出しバンクアドレスｋ_RDにおいて、数２８式
の第３項により、カウンタ値ｍが１進む毎にオフセット
０又は１が交互に加算され、この結果、図１４又は図１
７などに示されるように、隣り合う２つのバンク（#0と
#1、#2と#3、#4と#5、又は#6と#7）が交互に指定され
る。また、読出しバンクアドレスｋ_RDにおいて、数２８
式の第２項によって、カウンタ値ｍが６４進む毎にオフ
セット０又は２が交互に加算され、この結果、図１４又
は図１７などに示されるように、第１バンク群内又は第
２バンク群内で、#0と#1のバンク又は#4と#5のバンクを
指定する前半アドレスと、#2と#3のバンク又は#6と#7の
バンクを指定する後半アドレスが交互に指定される。更
に、読出しバンクアドレスｋ_RDにおいて、数２８式の第
１項によって、カウンタ値ｍが４０９６進んだ時点でオ
フセット４が加算され、この結果、図１６→図１７に示
されるように、第１バンク群の指定から第２バンク群の
指定に切り替わる。

【０１６９】次に、読出し列アドレスｉ_RDにおいて、数
２９式により、カウンタ値ｍが１２８進む毎に、図１４
→図１５などに示されるように、バンク内の列アドレス
が＋１ずつ更新され、カウンタ値ｍが１２８×３２＝４
０９６進み第１バンク群の３２列分が指定された時点
で、図１６→図１７に示されるように、再び列アドレス
が０に戻り、それ以後、同様にして第２バンク群の列ア
ドレスが指定される。

【０１７０】続いて、読出し行アドレスｊ_RDにおいて、
数３０式により、カウンタ値ｍが２進む毎に、図１４又
は図１７などに示されるように、行アドレスが＋１ずつ
更新され、カウンタ値ｍが２×３２＝６４進み１列分が
指定された時点で、図１４→図１５などに示されるよう
に、再び行アドレスが０に戻り、それ以後、同様にして
次の列において行アドレスが指定される。

【０１７１】以上説明したようにして、数２８式〜数３
０式により算出される読出しアドレスＡ_RDに基づいて、
記憶回路５０３（図５）からの符号シンボルのインタリ
ーブを伴った読出し動作が実現される。符号化装置：リード・ソロモン符号のテープへの記録時
のデータフォーマット次に、上述のようにして記憶回路５０３（図５）から読
み出される符号シンボルは、以下に説明する所定のデー
タフォーマットを有するデータ列に組み立てられた後
に、テープに順次記録される。このようなデータ列が組
み立てられる理由は、再生時に、テープから読み出され
る符号シンボル群が不完全であっても、記録時における
記憶回路５０３上でのシンボル配置と同じシンボル配置
を復元可能とするためである。

【０１７２】本実施例の対象であるＲ−ＤＡＴ（回転ヘ
ッド型デジタルオーディオテープレコーダ）において
は、シリンダに取付けられた回転ヘッドによって、シリ
ンダに所定の角度の範囲にわたって巻回された磁気テー
プを使用してデジタル情報が記録又は再生される。回転
ヘッドは所定の速度（２０００ｒｐｍ）で回転され、磁
気テープ上には、図１９に示されるように、磁気テープ
の走行方向に対して傾斜したトラックが形成される。

【０１７３】１本のトラックに記録される信号は、図２
０に示されるように、ブロックと呼ばれるデータ列を単
位として、１９６のブロックから構成される。中央の１
３０ブロックからなるエリアは、メインエリアと呼ばれ
る。このメインエリア内の先頭のプリアンブルを除く１
２８ブロック（図２０のハッチされた部分）には、後述
するように、記憶回路５０３（図５）から読み出された
符号シンボルが記録される。

【０１７４】メインエリアの前後のそれぞれ１１ブロッ
クからなる各エリアは、ＡＴＦエリアと呼ばれる。この
ＡＴＦエリア内の先頭及び末尾のギャップを除く５ブロ
ック（図２０のハッチされた部分）には、トラッキング
サーボをかけるためのＡＴＦ(Automatic TrackFollowin
g)信号と呼ばれる同期信号が記録される。

【０１７５】更に、そのＡＴＦエリアの外側のそれぞれ
１１ブロックからなる各エリアは、サブエリアと呼ばれ
る。このサブエリア内の先頭のプリアンブル及び末尾の
ポストアンブルを除く８ブロック（図２０のハッチされ
た部分）には、例えば時間データなどの種々の補助デー
タを示すサブコード信号が記録される。

【０１７６】そして、最も外側のそれぞれ１１ブロック
からなる各エリアは、マージナルエリアと呼ばれる。こ
のマージナルエリアは、磁気テープと回転ヘッドとが安
定に接触するようにするための予備的なエリアである。

【０１７７】次に、上述のトラックを構成する単位であ
るブロックは、図２１に示されるように、３６シンボル
からなる。このうち、後半の３２シンボルは、記憶回路
５０３（図５）から読み出された符号シンボルＤ₀〜Ｄ
₃₁であり、その先頭部分に、長さが１シンボルである同
期信号（ＳＹＮＣ）と、２つのＩＤ信号で長さが１シン
ボルであるメインＩＤＷ₁、Ｗ₂と、これらメインＩ
ＤＷ₁、Ｗ₂のパリティで長さが１シンボルであるメ
インＩＤパリティＰとが付加されている。メインＩＤ
Ｗ₁、Ｗ₂の詳細については後述する。また、メインＩ
Ｄパリティは、メインＩＤＷ₁、Ｗ₂の誤り訂正用の
符号である。

【０１７８】上述のように、記憶回路５０３（図５）か
ら読み出されるリード・ソロモン符号の各シンボルは３
２シンボル毎に符号シンボルＤ₀〜Ｄ₃₁としてまとめら
れ、これらに基づいて、図２１に示されるフォーマット
を有するブロックデータが組み立てられる。更に、これ
らのブロックは、１２８ブロック毎にメインエリアとし
てまとめられ、これらに基づいて、図２０に示されるフ
ォーマットを有するトラックデータが組み立てられる。
そして、このトラックデータが、図１９に示されるよう
にしてテープに記録される。これらの動作は、特には図
示しない記録制御回路によって実行される。

【０１７９】ここで、リード・ソロモン符号の記憶回路
５０３（図５）からの読出し動作の説明で前述したよう
に（例えば図１８参照）、テープへのリード・ソロモン
符号の記録動作と並行して、まず、#0〜#3のバンクで構
成される第１バンク群において、#0〜#3のバンクの０列
目の符号シンボル群が順次読み出され、続いて、#0〜#3
のバンクの１列目、２列目、・・・というようにして、
#0〜#3のバンクの０列目〜３１列目までの合計３２×４
＝１２８列分の符号シンボル群が順次読み出される。次
に、#4〜#7のバンクで構成される第２バンク群におい
て、#4〜#7のバンクの０列目の符号シンボル群が順次読
み出され、続いて、#4〜#7のバンクの１列目、２列目、
・・・というようにして、#4〜#7のバンクの０列目〜３
１列目までの合計１２８列分の符号シンボル群が順次読
み出される。

【０１８０】今、各バンクの１列は、図１８などに示さ
れるように３２シンボル＝１ブロックに相当するため、
１トラックは１２８列に相当する。従って、まず、第１
バンク群の全符号シンボルが列順に１トラックに記録さ
れ、続いて、第２バンク群の全符号シンボルがやはり列
順に別の１トラックに記録されることになる。なお、図
２のＰフラグ、ＦＰフラグ、及びＦＱフラグについては
後述する。

【０１８１】この場合、オーディオサンプルデータの記
憶回路５０３（図５）への書込み動作の説明で前述した
ように、第１バンク群を構成する#0〜#3の各バンクの０
列目〜１２列目のＬevenで示される記憶領域には偶数サ
ンプル目のＬチャネルオーディオサンプルデータＳ_L0、
Ｓ_L2、Ｓ_L4、・・・に対応するシンボル（とそのＣ１パ
リティシンボル）が記憶され、第１バンク群を構成する
#0〜#3の各バンクの１３列目〜１８列目の記憶領域には
Ｃ２パリティシンボル（とそのＣ１パリティシンボル）
が記憶され、第１バンク群を構成する#0〜#3の各バンク
の１９列目〜３１列目のＲ_oddで示される記憶領域には
奇数サンプル目のＲチャネルオーディオサンプルデータ
Ｓ_R1、Ｓ_R3、Ｓ_R5、・・・に対応するシンボル（とその
Ｃ１パリティシンボル）が記憶される。また、第２バン
ク群を構成する#4〜#7の各バンクの０列目〜１２列目の
Ｒevenで示される記憶領域には偶数サンプル目のＲチャ
ネルオーディオサンプルデータＳ_R0、Ｓ_R2、Ｓ_R4、・・
・に対応するシンボル（とそのＣ１パリティシンボル）
が記憶され、第２バンク群を構成する#4〜#7の各バンク
の１３列目〜１８列目の記憶領域にはＣ２パリティシン
ボル（とそのＣ１パリティシンボル）が記憶され、第２
バンク群を構成する#4〜#7の各バンクの１９列目〜３１
列目のＬ_oddで示される記憶領域には奇数サンプル目の
ＬチャネルオーディオサンプルデータＳ_L1、Ｓ_L3、
Ｓ_L5、・・・に対応するシンボル（とそのＣ１パリティ
シンボル）が記憶される。

【０１８２】従って、図１９に示されるように、テープ
に記録される第１番目のトラックにおいて、前半の記録
領域には偶数サンプル目のＬチャネルオーディオサンプ
ルデータＳ_L0、Ｓ_L2、Ｓ_L4、・・・に対応するシンボル
（とそのＣ１パリティシンボル）が記録され、中央の記
録領域（図１９の斜線部）にはＣ２パリティシンボル
（とそのＣ１パリティシンボル）が記録され、後半の記
録領域には奇数サンプル目のＲチャネルオーディオサン
プルデータＳ_R1、Ｓ_R3、Ｓ_R5、・・・に対応するシンボ
ル（とそのＣ１パリティシンボル）が記録される。ま
た、テープに記録される第２番目のトラックにおいて、
前半の記録領域には偶数サンプル目のＲチャネルオーデ
ィオサンプルデータＳ_R0、Ｓ_R2、Ｓ_R4、・・・に対応す
るシンボル（とそのＣ１パリティシンボル）が記録さ
れ、中央の記録領域（図１９の斜線部）にはＣ２パリテ
ィシンボル（とそのＣ１パリティシンボル）が記録さ
れ、後半の記録領域には奇数サンプル目のＬチャネルオ
ーディオサンプルデータＳ_L1、Ｓ_L3、Ｓ_L5、・・・に対
応するシンボルとそのＣ１パリティが記録される。

【０１８３】以上の説明から、前述した図６に示される
ようにして並列に入力されるそれぞれ１４５６サンプル
からなるＬチャネルオーディオサンプルデータＳ_LとＲ
チャネルオーディオサンプルデータＳ_Rとで構成される
グループは、前述したインタリーブ処理によって、図１
９に示されるように、テープ上の２トラックを単位とす
る記録領域に離散されて記録されることが理解される。

【０１８４】ここで、図２２(a) に示されるように、通
常、磁気テープ２２０２は、回転ヘッド２２０１Ａ、２
２０１Ｂを有しその直径が３０ｍｍのシリンダ２２０１
に対して、約９０度巻回されている。或いは、より小型
化を計るため、図２２(b) に示されるように、シリンダ
２２０１の直径が２０ｍｍとされ巻回角が１３５度にさ
れたものや、図２２(c) に示されるように、シリンダ２
２０１の直径が１５ｍｍとされ巻回角が１８０度にされ
た装置もある。

【０１８５】このような構成により、シリンダ２２０１
が１回転する間に、２つの回転ヘッド２２０１Ａ及び２
２０１Ｂによって、磁気テープ２２０２に上述した１グ
ループ分のオーディオサンプルデータを含む２トラック
分のリード・ソロモン符号が記録されることになる。

【０１８６】この場合、回転ヘッド２２０１Ａ及び２２
０１Ｂには、それぞれ＋方向及び−方向の相互に逆方向
のアジマスが設定されており、これにより、磁気テープ
２２０２上で、隣接するトラック（＋アジマストラック
及び−アジマストラックと呼ぶ）間のピッチを狭くする
ことを可能にしている。

【０１８７】そして、テープに記録されるリード・ソロ
モン符号には上述したように２トラックで完結するイン
タリーブ処理が施されており、Ｌチャネル及びＲチャネ
ルの各チャネルの偶数サンプル目及び奇数サンプル目の
オーディオサンプルデータに対応する符号シンボルが、
図１９に示されるように２つのトラックに分散されてい
るため、例えば回転ヘッド２２０１Ａ又は２２０１Ｂの
うち１つが全く故障してしまい片方のトラックが全く読
めなくなったとしても、もう片方のトラックから再生さ
れたオーディオサンプルデータに基づいて、補間処理に
よって、他方のトラックに対応するオーディオサンプル
データを再生することが可能となり、再生されるメディ
アの品質への影響を最小限に抑えることが可能となる。

【０１８８】次に、図２１に示されるブロックフォーマ
ットにおいて、３２シンボルの符号シンボルＤ₀〜Ｄ₃₁
に付加されるメインＩＤＷ₁、Ｗ₂の詳細について説
明する。なお、これらの情報は、特には図示しない記録
制御回路で付加される。

【０１８９】メインＩＤＷ₁、Ｗ₂は、図２３に示さ
れるように、それぞれ１シンボル即ち８ビットのデータ
である。まず、メインＩＤＷ₂内のビットＢ７は、そ
のブロックが図２０に示されるメインエリアのものであ
るかサブエリアのものであるかを区別するための識別ビ
ットであり、その値が０のときはそれが付加されたブロ
ックはメインエリアのブロックであり、１のときはそれ
が付加されたブロックはサブエリアのブロックである。

【０１９０】次に、メインＩＤＷ₂内の他の７つのビ
ットＢ６〜Ｂ０は、そのブロックがメインエリア内のも
のである場合に、そのブロックがメインエリア内の１２
８個のブロック（図２０参照）のうち何番目のブロック
であるかを示すブロック番地Ｂ（＝０〜１２７）を指定
するためのビットである。このブロック番地Ｂは、前述
した記憶回路５０３（図５）からのリード・ソロモン符
号の読出し動作時に、特には図示しないアドレス制御回
路により発生される０〜８１９１までの範囲でインクリ
メントされる８１９２個のカウンタ値ｍを使って、以下
の数３１式に基づいて算出され、そのカウンタ値ｍに対
応する符号シンボルが格納されるブロックに付加され
る。

【０１９１】

【数３１】

【０１９２】この式から理解されるように、ブロック番
地Ｂは、１ブロックを構成する３２シンボルについては
同じ値を有し、１トラック分に相当する０〜１２７まで
の番地指定が終了すると、このブロック番地Ｂは０番地
に戻って同様の指定が繰り返される。

【０１９３】続いて、メインＩＤＷ₂内の上記ブロッ
ク番地Ｂが偶数（ビットＢ０が０）であるブロックにお
けるメインＩＤＷ₁内のビットＢ３〜Ｂ０は、フレー
ム番地を指定するためのビットである。フレーム番地
は、図１９に示される２つのトラック内の全てのブロッ
クにおいて共通の番地である。言い換えれば、このフレ
ーム番地は、記憶回路５０３（図５）内の８つのバンク
#0〜#7（図１８等参照）へ書き込まれるそれぞれ１４５
６サンプルからなるＬチャネルオーディオサンプルデー
タＳ_LとＲチャネルオーディオサンプルデータＳ_Rとで
構成されるグループ（図６参照）に対して、共通に割り
当てられる番地である。このフレーム番地は、前述した
ように、それぞれ１４５６サンプルからなるＬチャネル
オーディオサンプルデータＳ_LとＲチャネルオーディオ
サンプルデータＳ_Rとによって構成されるグループ（図
６参照）の記憶回路５０３（図５）への書込みが終了す
る毎に＋１ずつインクリメントされ、その順次インクリ
メントされる０番地から１５番地までのフレーム番地の
指定が終了すると、０番地に戻って同様の指定が繰返さ
れる。

【０１９４】最後に、メインＩＤＷ₂内のブロック番
地Ｂを示すビットＢ２〜Ｂ０が０であるブロックにおけ
るメインＩＤＷ₁内のビットＢ７及びＢ６は、フォー
マットＩＤを指定するためのビットである。フォーマッ
トＩＤは、メインエリアに格納される符号シンボルに対
応するサンプルデータの用途を示すカテゴリーコードで
あり、その値が００であるときはそのサンプルデータは
オーディオ用であり、０１であるときはデータ用であ
る。その値１０及び１１となる場合については規定され
ていない。なお、本実施例は、オーディオサンプルデー
タについての例であるため、フォーマットＩＤの値は０
０である。なお、本発明において、上記サンプルデータ
はオーディオサンプルデータに限られるものではない。

【０１９５】以上説明したようにしてブロックデータに
付加されるメインＩＤＷ₁、Ｗ₂に基づいて、次に説
明する復号装置において、正確なオーディオサンプルデ
ータの再生が可能となる。復号装置：全体説明図２４は、復号装置の構成図（その１）であって、ＲＡ
Ｍ２４０１、受信ブロック２４０２、シンドロームブロ
ック２４０３、ＥＣＣブロック２４０４、オーディオブ
ロック２４０５、及びイニシャルブロック２４０６など
が、データバス２４０７、アドレスバス２４０８、フレ
ームバス２４０９、ＷＥバス２４１０などによって相互
に接続される構成を有する。

【０１９６】受信ブロック２４０２において、端子２４
１５から再生データ受信部２４１６には、特には図示し
ない回転ヘッド（図２２を参照）からの再生データが入
力される。

【０１９７】再生データ受信部２４１６は、再生データ
から同期信号（ＳＹＮＣ）を抽出することによってブロ
ックデータ（図２１参照）を抽出し、そのブロックデー
タからメインＩＤＷ₁、Ｗ₂（図２３参照）を抽出
し、更に、これらメインＩＤＷ₁、Ｗ₂に基づいて、バ
ンクアドレスｋ、列アドレスｉ、及び行アドレスｊから
なるアドレスを生成してゲート２４１８を介してアドレ
スバス２４０８に出力し、また、フレームアドレスｆを
生成しゲート２４１９を介してフレームバス２４０９に
出力する。また、ゲート２４２０からＷＥバス２４１０
へは、ライトイネーブルを示す信号値１が出力される。
これと同時に、再生データ受信部２４１６は、抽出した
ブロックデータの各シンボルを出力データＤ_outとし
て、ゲート２４１７を介してデータバス２４０７に出力
する。なお、フレームアドレスｆ、バンクアドレスｋ、
列アドレスｉ、及び行アドレスｊについては、再生デー
タ受信部２４１６の詳細な説明において後述する。

【０１９８】アドレスバス２４０８に出力されたバンク
アドレスｋ、列アドレスｉ、及び行アドレスｊは、ＲＡ
Ｍ２４０１の下位アドレス入力端子Ａ（下位）に入力さ
れ、フレームバス２４０９に出力されたフレームアドレ
スｆは、ｍｏｄ８加算器２４１１をそのまま通過して、
ＲＡＭ２４０１の上位アドレス入力端子Ａ（上位）にフ
レームアドレスｆ′として入力される。また、ＷＥバス
２４１０に出力されたライトイネーブルを示す信号値１
は、ＲＡＭ２４０１のＷＥ端子に入力される。この結
果、データバス２４０７に出力された出力データＤ_out
が、デ・インタリーブ処理を伴って、データ入力端子Da
taからＲＡＭ２４０１の上記アドレスに対応する記憶領
域に書き込まれる。

【０１９９】このとき、再生データ受信部２４１６は、
上述のＲＡＭアクセスに先立って受信ブロックＲＡＭ要
求を発生する。この結果、後述する優先順位決定回路２
５０１からの受信ブロックＲＡＭＡＣＫに基づいてゲー
ト２４１７〜２４２０がアクティブとなることによっ
て、上述のＲＡＭアクセスが可能となる。

【０２００】シンドロームブロック２４０３内のシンド
ローム計算部２４２１は、シンドロームの計算時に、バ
ンクアドレスｋ、列アドレスｉ、及び行アドレスｊから
なるアドレスを生成しゲート２４２３を介してアドレス
バス２４０８に出力する。同時に、ゲート２４２４から
フレームバス２４０９へは、フレームアドレスｆ＝１が
出力され、また、ゲート２４２５からＷＥバス２４１０
へは、リードイネーブルを示す信号値０が出力される。

【０２０１】アドレスバス２４０８に出力されたバンク
アドレスｋ、列アドレスｉ、及び行アドレスｊは、ＲＡ
Ｍ２４０１の下位アドレス入力端子Ａ（下位）に入力さ
れる。また、フレームバス２４０９に出力されたフレー
ムアドレスｆ＝１は、ｍｏｄ８加算器２４１１におい
て、アンドゲート２４１３を介して入力される８進カウ
ンタ２４１２の出力Ｃと、剰余８の加算演算によって加
算される。そして、ｍｏｄ８加算器２４１１から出力さ
れるフレームアドレスｆ′が、ＲＡＭ２４０１の上位ア
ドレス入力端子Ａ（上位）に入力される。ここで、シン
ドロームブロック２４０３によるＲＡＭアクセス時に
は、受信ブロックＲＡＭＡＣＫは発生しておらずインバ
ータ２４１４の出力が１となるため、アンドゲート２４
１３がアクティブとなっている。また、ＷＥバス２４１
０に出力されたリードイネーブルを示す信号値“０”
は、ＲＡＭ２４０１のＷＥ端子に入力される。この結
果、データ入力端子Dataからデータバス２４０７に、Ｒ
ＡＭ２４０１の上述のアドレスに対応する記憶領域のシ
ンボルデータが読み出され、そのデータがラッチ２４２
２に入力データＤ_inとしてラッチされて、シンドローム
計算部２４２１に取り込まれる。シンドローム計算部２
４２１は、この入力データＤ_inに基づいてシンドローム
を計算する。

【０２０２】このとき、シンドローム計算部２４２１
は、上述のＲＡＭアクセスに先立ってシンドロームブロ
ックＲＡＭ要求を発生する。この結果、後述する優先順
位決定回路２５０１からのシンドロームブロックＲＡＭ
ＡＣＫに基づいてラッチ２４２２、及びゲート２４２３
〜２４２５がアクティブとなることによって、上述のＲ
ＡＭアクセスが可能となる。

【０２０３】ＥＣＣブロック２４０４内のＥＣＣ訂正部
２４２６は、シンボル誤り訂正処理の実行時において、
シンドローム計算部２４２１からのレディー信号ready
（以下、ready 信号という）を受けて、同計算部２４２
１にシンドロームロード信号synd-load （以下、synd-l
oad 信号という）を出力し、この結果、同計算部２４２
１からシンドロームsynd（以下、synd信号という）を受
け取る。これに基づいて、ＥＣＣ訂正部２４２６は、シ
ンボル誤り訂正を実行する。

【０２０４】ＥＣＣ訂正部２４２６は、ＲＡＭ２４０１
に対してシンボル又はフラグのアクセスを行う場合に、
シンドローム計算部２４２１からのアドレス信号Ｉ、
ｋ、及び系列判別信号C1C2（以下、C1C2信号という）に
基づいて、バンクアドレスｋ、列アドレスｉ、及び行ア
ドレスｊからなるアドレスを生成してゲート２４２９を
介してアドレスバス２４０８に出力し、また、リードイ
ネーブルを示す信号値０を有するリードライト信号Ｒ／
Ｗを生成してゲート２４３１を介してＷＥバス２４１０
に出力する。これと同時に、ゲート２４３０からフレー
ムバス２４０９へは、フレームアドレスｆ＝１が出力さ
れる。

【０２０５】アドレスバス２４０８に出力されたバンク
アドレスｋ、列アドレスｉ、及び行アドレスｊは、ＲＡ
Ｍ２４０１の下位アドレス入力端子Ａ（下位）に入力さ
れる。また、フレームバス２４０９に出力されたフレー
ムアドレスｆ＝１は、ｍｏｄ８加算器２４１１におい
て、アンドゲート２４１３を介して入力される８進カウ
ンタ２４１２の出力Ｃと、剰余８の加算演算によって加
算される。そして、ｍｏｄ８加算器２４１１から出力さ
れるフレームアドレスｆ′が、ＲＡＭ２４０１の上位ア
ドレス入力端子Ａ（上位）に入力される。ここで、ＥＣ
Ｃブロック２４０４によるＲＡＭアクセス時には、受信
ブロックＲＡＭＡＣＫは発生しておらずインバータ２４
１４の出力が１となるため、アンドゲート２４１３がア
クティブとなっている。また、ＷＥバス２４１０に出力
されたリードイネーブルを示す信号値０は、ＲＡＭ２４
０１のＷＥ端子に入力される。この結果、データ入力端
子Dataからデータバス２４０７に、ＲＡＭ２４０１の上
記アドレスに対応する記憶領域のシンボルデータ又はフ
ラグが読み出されて、そのデータがラッチ２４２７に入
力データＤ_inとしてラッチされ、ＥＣＣ訂正部２４２６
に取り込まれる。ＥＣＣ訂正部２４２６は、この入力デ
ータＤ_inに基づいてシンボル誤り訂正を実行する。

【０２０６】一方、ＥＣＣ訂正部２４２６は、ＲＡＭ２
４０１に訂正したシンボル又は変更したフラグを書き込
む場合には、シンドローム計算部２４２１からのアドレ
ス信号Ｉ、ｋ、及びC1C2信号に基づいて、バンクアドレ
スｋ、列アドレスｉ、及び行アドレスｊからなるアドレ
スを生成してゲート２４２９を介してアドレスバス２４
０８に出力し、また、ライトイネーブルを示す信号値１
を有するリードライト信号Ｒ／Ｗを生成してゲート２４
３１を介してＷＥバス２４１０に出力する。同時に、ゲ
ート２４３０からフレームバス２４０９へは、フレーム
アドレスｆ＝１が出力される。これと共に、ＥＣＣ訂正
部２４２６は、訂正したシンボル又は変更したフラグを
出力データＤ_outとして、ゲート２４２８を介してデー
タバス２４０７に出力する。

【０２０７】前述した読出し時と同様、アドレスバス２
４０８に出力されたバンクアドレスｋ、列アドレスｉ、
及び行アドレスｊは、ＲＡＭ２４０１の下位アドレス入
力端子Ａ（下位）に入力され、ｍｏｄ８加算器２４１１
から出力されるフレームアドレスｆ′が、ＲＡＭ２４０
１の上位アドレス入力端子Ａ（上位）に入力され、ま
た、ＷＥバス２４１０に出力されたライトイネーブルを
示す信号値１は、ＲＡＭ２４０１のＷＥ端子に入力され
る。この結果、データバス２４０７に出力された出力デ
ータＤ_outが、データ入力端子DataからＲＡＭ２４０１
の上記アドレスに対応する記憶領域に書き込まれる。

【０２０８】上述の動作において、ＥＣＣ訂正部２４２
６は、上述のＲＡＭアクセスに先立ってＥＣＣブロック
ＲＡＭ要求を発生する。この結果、後述する優先順位決
定回路２５０１からのＥＣＣブロックＲＡＭＡＣＫに基
づいてラッチ２４２７、及びゲート２４２８〜２４３１
がアクティブとなることによって、上述のＲＡＭアクセ
スが可能となる。

【０２０９】オーディオブロック２４０５内のオーディ
オ部２４３２は、オーディオ信号をを外部に出力するた
めに、ＲＡＭ２４０１からシンボル及びフラグをデ・イ
ンタリーブ処理を伴って読み出す場合に、バンクアドレ
スｋ、列アドレスｉ、及び行アドレスｊからなるアドレ
スを生成してゲート２４３４を介してアドレスバス２４
０８に出力する。同時に、ゲート２４３５からフレーム
バス２４０９へは、フレームアドレスｆ＝０が出力さ
れ、また、ゲート２４３６からＷＥバス２４１０へは、
リードイネーブルを示す信号値０が出力される。

【０２１０】アドレスバス２４０８に出力されたバンク
アドレスｋ、列アドレスｉ、及び行アドレスｊは、ＲＡ
Ｍ２４０１の下位アドレス入力端子Ａ（下位）に入力さ
れる。また、フレームバス２４０９に出力されたフレー
ムアドレスｆ＝０は、ｍｏｄ８加算器２４１１におい
て、アンドゲート２４１３を介して入力される８進カウ
ンタ２４１２の出力Ｃと、剰余８の加算演算によって加
算される。そして、ｍｏｄ８加算器２４１１から出力さ
れるフレームアドレスｆ′が、ＲＡＭ２４０１の上位ア
ドレス入力端子Ａ（上位）に入力される。ここで、オー
ディオブロック２４０５によるＲＡＭアクセス時には、
受信ブロックＲＡＭＡＣＫは発生しておらずインバータ
２４１４の出力が１となるため、アンドゲート２４１３
がアクティブとなっている。また、ＷＥバス２４１０に
出力されたリードイネーブルを示す信号値“０”は、Ｒ
ＡＭ２４０１のＷＥ端子に入力される。この結果、デー
タ入力端子Dataからデータバス２４０７に、ＲＡＭ２４
０１の上述のアドレスに対応する記憶領域のシンボルデ
ータ及びフラグが読み出され、そのデータがラッチ２４
３３に入力データＤ_inとしてラッチされ、オーディオ部
２４３２に取り込まれる。オーディオ部２４３２は、こ
の入力データＤ_inに基づいて、デ・インタリーブ処理及
び必要に応じて補間処理を実行して、オーディオサンプ
ルデータを復号し、更に、そのオーディオサンプルデー
タをＤ／Ａ変換し、その結果得られるオーディオ信号を
外部に出力する。

【０２１１】このとき、オーディオ部２４３２は、上述
のＲＡＭアクセスに先立ってオーディオブロックＲＡＭ
要求を発生する。この結果、後述する優先順位決定回路
２５０１からのオーディオブロックＲＡＭＡＣＫに基づ
いてラッチ２４３３、及びゲート２４３４〜２４３６が
アクティブとなることによって、上述のＲＡＭアクセス
が可能となる。

【０２１２】また、オーディオ部２４３２は、シンドロ
ーム計算部２４２１、ＥＣＣ訂正部２４２６、及びフラ
グイニシャル部２４３７に対してフレーム変更信号を出
力する。このフレーム変更信号については、シンドロー
ムブロック２４０３、ＥＣＣブロック２４０４、及びイ
ニシャルブロック２４０６のそれぞれの詳細な説明にお
いて後述する。

【０２１３】イニシャルブロック２４０６内のフラグイ
ニシャル部２４３７は、ＲＡＭ２４０１内の１つのフレ
ーム内の全フラグの初期化を行う場合、バンクアドレス
ｋ、列アドレスｉ、及び行アドレスｊからなるアドレス
を生成しゲート２４３９を介してアドレスバス２４０８
に出力する。同時に、ゲート２４４０からフレームバス
２４０９には、フレームアドレスｆ＝７が出力され、ま
た、ゲート２４４１からＷＥバス２４１０へは、ライト
イネーブルを示す信号値１が出力される。これと共に、
ゲート２４３８からデータバス２４０７のＰフラグ、Ｆ
Ｐフラグ、及びＦＱフラグに対応する３本線にはイニシ
ャルデータ０、１、１が出力される。

【０２１４】アドレスバス２４０８に出力されたバンク
アドレスｋ、列アドレスｉ、及び行アドレスｊは、ＲＡ
Ｍ２４０１の下位アドレス入力端子Ａ（下位）に入力さ
れ、フレームバス２４０９に出力されたフレームアドレ
スｆ＝７は、ｍｏｄ８加算器２４１１において、アンド
ゲート２４１３を介して入力される８進カウンタ２４１
２の出力Ｃと、剰余８の加算演算によって加算される。
そして、ｍｏｄ８加算器２４１１から出力されるフレー
ムアドレスｆ′が、ＲＡＭ２４０１の上位アドレス入力
端子Ａ（上位）に入力される。なお、イニシャルブロッ
ク２４０６によるＲＡＭアクセス時には、受信ブロック
ＲＡＭＡＣＫは発生しておらずインバータ２４１４の出
力が１となるため、アンドゲート２４１３がアクティブ
となっている。また、ＷＥバス２４１０に出力されたラ
イトイネーブルを示す信号値１は、ＲＡＭ２４０１のＷ
Ｅ端子に入力される。この結果、データバス２４０７に
出力されたイニシャルデータ（Ｐ、ＦＰ、ＦＱ）＝
（０、１、１）が、データ入力端子DataからＲＡＭ２４
０１の上記アドレスに対応するフラグ記憶領域に書き込
まれる。

【０２１５】このとき、フラグイニシャル部２４３７
は、上記ＲＡＭアクセスに先立ちイニシャルブロックＲ
ＡＭ要求を発生する。この結果、後述する優先順位決定
回路２５０１からのイニシャルブロックＲＡＭＡＣＫに
基づいてゲート２４３８〜２４４１がアクティブとなる
ことによって、上述のＲＡＭアクセスが可能となる。

【０２１６】次に、図２５は、復号装置の構成図（その
２）であって、優先順位決定回路２５０１の部分を示し
た図である。上述したように、図２４の受信ブロック２
４０２、シンドロームブロック２４０３、ＥＣＣブロッ
ク２４０４、オーディオブロック２４０５、及びイニシ
ャルブロック２４０６は、それぞれ、データバス２４０
７、アドレスバス２４０８、フレームバス２４０９、及
びＷＥバス２４１０を共有して、ＲＡＭ２４０１を独立
にアクセスする。これらのＲＡＭアクセスの競合制御を
行うのが優先順位決定回路２５０１である。

【０２１７】前述したように、図２４の受信ブロック２
４０２、シンドロームブロック２４０３、ＥＣＣブロッ
ク２４０４、オーディオブロック２４０５、及びイニシ
ャルブロック２４０６は、ＲＡＭアクセス時にそれぞ
れ、受信ブロックＲＡＭ要求、シンドロームブロックＲ
ＡＭ要求、ＥＣＣブロックＲＡＭ要求、オーディオブロ
ックＲＡＭ要求、及びイニシャルブロックＲＡＭ要求を
発生する。優先順位決定回路２５０１は、これらのＲＡ
Ｍ要求のうち同時に２つ以上が入力された場合、所定の
優先順位決定アルゴリズムに従い何れか１つのみのＲＡ
Ｍ要求を選択し、受信ブロックＲＡＭＡＣＫ、シンドロ
ームブロックＲＡＭＡＣＫ、ＥＣＣブロックＲＡＭＡＣ
Ｋ、オーディオブロックＲＡＭＡＣＫ、又はイニシャル
ブロックＲＡＭＡＣＫのうち選択したＲＡＭ要求に対応
する１つのみのＲＡＭＡＣＫを、それに対応するブロッ
クに返す。

【０２１８】これを返されたブロックにおいては、その
ブロック内のゲート又はラッチが上述のＲＡＭＡＣＫに
よってアクティブにされることにより、ＲＡＭアクセス
が可能となる。

【０２１９】次に、図２４の受信ブロック２４０２、シ
ンドロームブロック２４０３、ＥＣＣブロック２４０
４、オーディオブロック２４０５、及びイニシャルブロ
ック２４０６のそれぞれのブロックがＲＡＭ２４０１を
アクセスする時に、ＲＡＭ２４０１に対して指定される
アドレスについて説明する。

【０２２０】ＲＡＭ２４０１は、インタリーブ処理の１
単位であるそれぞれ１４５６サンプルからなるＬチャネ
ルオーディオサンプルデータＳ_LとＲチャネルオーディ
オサンプルデータＳ_Rとで構成される１グループが記憶
される記憶領域であって、前述の符号化装置の記憶回路
５０３（図５）が有しているのと同じ#0〜#7の８つのバ
ンクからなる記憶領域（図７〜図１８参照）を、８記憶
領域分有している。

【０２２１】そして、ｍｏｄ８加算器２４１１から上位
アドレス入力端子Ａ（上位）に入力されるフレームアド
レスｆ′によって、上述の８つの記憶領域のうち１つが
指定される。以下、この１つの記憶領域をフレームと呼
ぶ。

【０２２２】また、アドレスバス２４０８から下位アド
レス入力端子Ａ（下位）に入力されるバンクアドレス
ｋ、列アドレスｉ、及び行アドレスｊのうち、バンクア
ドレスｋによってフレーム内の#0〜#7のバンクのうち１
つが指定され、列アドレスｉによってバンク内の#0〜#3
1 の列のうち１つの列ｉが指定され、行アドレスｊによ
ってバンク内の#0〜#31 の行のうち１つの行ｊが指定さ
れる。

【０２２３】上述したように１組のフレームアドレス
ｆ′、バンクアドレスｋ、列アドレスｉ、及び行アドレ
スｊが指定されると、データバス２４０７及びデータ入
力端子Dataを介して、ＲＡＭ２４０１内の第ｆ′フレー
ム目の第ｋバンク目の図２に示される記憶領域に対応す
るシンボル、フラグ（ｚ_i,j、Ｐ_i、ＦＰ_i、ＦＱ_j）
をアクセスすることができる。ここで、シンボルｚ_i,j
は８ビットのデータであり、フラグＰ_i、ＦＰ_i、及び
ＦＱ_jは、それぞれ１ビットのデータである。ここで、
フラグＰ_i及びＦＰ_iは、第ｉ列の３２個のシンボルｚ
_i,j（１≦ｊ≦３１）に対し共通に１ビットだけ記憶さ
れ、フラグＦＱ_jは、第ｊ列の３２個のシンボルｚ_i,j
（１≦ｉ≦３１）に対し共通に１ビットだけ記憶されて
いる。

【０２２４】ここで、前述したように、オーディオサン
プルデータに対するインタリーブ処理及びテープへの記
録は、上述のフレームを単位として行われる。従って、
テープからの再生データの受信処理、シンドロームの計
算とシンボル誤り訂正の処理、及びオーディオサンプル
データの出力処理などは、このフレームを単位として行
うことができる。

【０２２５】そこで、本実施例では、図２４のシンドロ
ームブロック２４０３及びＥＣＣブロック２４０４が、
ＲＡＭ２４０１内の既に再生データの受信が完了してい
るフレームに対してシンドロームの計算とシンボル誤り
訂正の処理を行うのと並行して、オーディオブロック２
４０５は、ＲＡＭ２４０１内の既にシンボル誤り訂正の
処理が完了している別のフレームに対してオーディオサ
ンプルデータの出力処理を行い、受信ブロック２４０２
は、ＲＡＭ２４０１内の残りの６フレームに対応する再
生データの受信処理を実行する。

【０２２６】そのために、再生データの受信時に、再生
データがシンドロームブロック２４０３、ＥＣＣブロッ
ク２４０４、及びオーディオブロック２４０５からアク
セスが行われていないＲＡＭ２４０１内の６フレームの
データになるように、テープ送り及び回転ヘッドが取付
けられたシリンダ（図２２参照）の回転に対する大まか
なサーボトラッキングが行われる。

【０２２７】この結果、回転ヘッドのトレースは図２６
に示されるように複数トラックにわたり、図２７に示さ
れるように複数トラックにわたる再生データが再生デー
タ受信部２４１６に入力されるが、これらのトラックは
上述の６フレームのうちの１つに対応するようにサーボ
トラッキングが行われている。

【０２２８】再生データ受信部２４１６は、受信した再
生データから同期信号（ＳＹＮＣ）を抽出することによ
りブロックデータ（図２１参照）を抽出し、そのブロッ
クデータからメインＩＤＷ₁、Ｗ₂を抽出する。そし
て、再生データ受信部２４１６は、メインＩＤＷ₁か
らフレーム番地を抽出し、その下位３ビットとして#0〜
#7まで変化するフレームアドレスｆを生成する。このフ
レームアドレスｆが上述の６フレームのうちの１つに対
応するように前述したサーボトラッキングが実行される
のである。

【０２２９】以上の各ブロックによるフレームアクセス
は、図２４のｍｏｄ８加算器２４１１、８進カウンタ２
４１２、アンドゲート２４１３、及びインバータ２４１
４からなる回路によって制御される。

【０２３０】まず、オーディオ部２４３２からは、そこ
において１フレーム分、即ち、それぞれ１４５６サンプ
ルのＬチャネルオーディオサンプルデータＳ_L及びＲチ
ャネルオーディオサンプルデータＳ_RがＤ／Ａ変換され
るのに要する時間に同期した周期を有するフレーム変更
信号が、図２８(a) に示されるように出力される。この
フレーム変更信号に同期して、８進カウンタ２４１２
は、図２８(b) に示されるように、その値が０〜７まで
循環的に変化するカウンタ出力Ｃを出力する。

【０２３１】ここで、シンドロームブロック２４０３又
はＥＣＣブロック２４０４がＲＡＭ２４０１にアクセス
する場合、ゲート２４２４又は２４３０からフレームバ
ス２４０９へは、フレームアドレスｆ＝１が出力されて
いる。また、シンドロームブロック２４０３又はＥＣＣ
ブロック２４０４によるＲＡＭアクセス時には、受信ブ
ロックＲＡＭＡＣＫは発生しておらずインバータ２４１
４の出力が１となるため、アンドゲート２４１３がアク
ティブとなっている。従って、８進カウンタ出力Ｃが０
〜７まで循環的に変化した場合、ｍｏｄ８加算器２４１
１がフレームバス２４０９上のフレームアドレスｆ＝１
と８進カウンタ出力Ｃとを剰余８の加算演算によって加
算した場合、そこから出力されるフレームアドレスｆ′
は、図２９(a) に示されるように変化する。

【０２３２】また、オーディオブロック２４０５がＲＡ
Ｍ２４０１にアクセスする場合、ゲート２４３５からフ
レームバス２４０９へは、フレームアドレスｆ＝０が出
力されている。そして、オーディオブロック２４０５に
よるＲＡＭアクセス時には、受信ブロックＲＡＭＡＣＫ
は発生しておらずインバータ２４１４の出力が１となる
ため、アンドゲート２４１３がアクティブとなってい
る。従って、８進カウンタ出力Ｃが０〜７まで循環的に
変化した場合、ｍｏｄ８加算器２４１１がフレームバス
２４０９上のフレームアドレスｆ＝０と８進カウンタ出
力Ｃとを剰余８の加算演算により加算した場合、そこか
ら出力されるフレームアドレスｆ′は、図２９(b) に示
されるように変化する。

【０２３３】更に、イニシャルブロック２４０６がＲＡ
Ｍ２４０１にアクセスする場合、ゲート２４４０からフ
レームバス２４０９へは、フレームアドレスｆ＝７が出
力されている。また、イニシャルブロック２４０６によ
るＲＡＭアクセス時には、受信ブロックＲＡＭＡＣＫは
発生しておらずインバータ２４１４の出力が１となるた
め、アンドゲート２４１３がアクティブとなっている。
従って、８進カウンタ出力Ｃが０〜７まで循環的に変化
した場合、ｍｏｄ８加算器２４１１がフレームバス２４
０９上のフレームアドレスｆ＝０と８進カウンタ出力Ｃ
とを剰余８の加算演算により加算した場合、そこから出
力されるフレームアドレスｆ′は、図２９(c) に示され
るように変化する。

【０２３４】以上のようにして、例えば８進カウンタ出
力Ｃの値が０である期間では、各ブロックによる次のよ
うなＲＡＭアクセスが行われる。即ち、シンドロームブ
ロック２４０３及びＥＣＣブロック２４０４によるＲＡ
Ｍアクセス時には、ＲＡＭ２４０１の上位アドレス入力
端子Ａ（上位）にはフレームアドレスｆ′＝１が入力さ
れ、この結果、図２８(i) に示されるように、ＲＡＭ２
４０１内のフレーム＝１の記憶領域に既に受信されてい
るリード・ソロモン符号に対してＥＣＣ訂正が実行され
る。

【０２３５】また、オーディオブロック２４０５による
ＲＡＭアクセス時には、ＲＡＭ２４０１の上位アドレス
入力端子Ａ（上位）にはフレームアドレスｆ′＝０が入
力され、この結果、図２８(g) に示されるように、１タ
イミング前のフレーム変更タイミングにおいてＥＣＣ訂
正が完了しているＲＡＭ２４０１内のフレーム＝０の記
憶領域に得られているリード・ソロモン符号に基づい
て、オーディオ信号の出力動作（ＤＡ動作）が実行され
る。

【０２３６】更に、イニシャルブロック２４０６による
ＲＡＭアクセス時には、ＲＡＭ２４０１の上位アドレス
入力端子Ａ（上位）にはフレームアドレスｆ′＝７が入
力され、この結果、図２８(c) に示されるように、１タ
イミング前のフレーム変更タイミングにおいてＤＡ動作
が完了したＲＡＭ２４０１内のフレーム＝７の記憶領域
のフラグに対するイニシャライズ処理（Ｉ）が実行され
る。

【０２３７】そして、上述のように８進カウンタ出力Ｃ
の値が０である期間では、再生データの受信時に、再生
データがシンドロームブロック２４０３、ＥＣＣブロッ
ク２４０４、及びオーディオブロック２４０５からアク
セスが行われていないＲＡＭ２４０１内のフレーム＝２
〜７のデータとなるように、従って、トラッキングの中
心フレームが図２８(e) 及び(f) の「目標」と記載され
たフレーム＝５及び４になるように、サーボトラッキン
グが行われる。言い換えれば、図２６に示される回転ヘ
ッドのトレースは、上記６フレームを横切っても問題は
ないということになる。これに対し、再生データ受信部
２４１６は、再生データから抽出したブロックデータ中
のメインＩＤＷ₁からフレーム番地を抽出し、その下
位３ビットであるフレームアドレスｆを生成して、ゲー
ト２４１９からフレームバス２４０９に出力する。ここ
で、受信ブロック２４０２によるＲＡＭアクセス時に
は、受信ブロックＲＡＭＡＣＫが発生しインバータ２４
１４の出力が０となるため、アンドゲート２４１３がイ
ンアクティブとなる。従って、フレームバス２４０９に
出力されたフレームアドレスｆは、ｍｏｄ８加算器２４
１１をそのまま通過して、ＲＡＭ２４０１の上位アドレ
ス入力端子Ａ（上位）にフレームアドレスｆ′として入
力される。そして、フレームアドレスｆ＝ｆ′が上述の
フレーム＝２〜７の６フレームのうちの１つに対応する
ように、前述したサーボトラッキングが実行されるので
ある。

【０２３８】次に、例えば８進カウンタ出力Ｃの値が１
に変化した期間では、各ブロックによる次のようなＲＡ
Ｍアクセスが行われる。即ち、シンドロームブロック２
４０３及びＥＣＣブロック２４０４によるＲＡＭアクセ
ス時には、ＲＡＭ２４０１の上位アドレス入力端子Ａ
（上位）にはフレームアドレスｆ′＝２が入力され、こ
の結果、図２８(h) に示されるように、ＲＡＭ２４０１
内のフレーム＝２の記憶領域に既に受信されているリー
ド・ソロモン符号に対してＥＣＣ訂正が実行される。

【０２３９】また、オーディオブロック２４０５による
ＲＡＭアクセス時には、ＲＡＭ２４０１の上位アドレス
入力端子Ａ（上位）にはフレームアドレスｆ′＝１が入
力され、この結果、図２８(i) に示されるように、１タ
イミング前のフレーム変更タイミングにおいてＥＣＣ訂
正が完了しているＲＡＭ２４０１内のフレーム＝１の記
憶領域に得られているリード・ソロモン符号に基づい
て、オーディオ信号の出力動作（ＤＡ動作）が実行され
る。

【０２４０】更に、イニシャルブロック２４０６による
ＲＡＭアクセス時には、ＲＡＭ２４０１の上位アドレス
入力端子Ａ（上位）にはフレームアドレスｆ′＝０が入
力され、この結果、図２８(j) に示されるように、１タ
イミング前のフレーム変更タイミングにおいてＤＡ動作
が完了したＲＡＭ２４０１内のフレーム＝０の記憶領域
のフラグに対するイニシャライズ処理（Ｉ）が実行され
る。

【０２４１】そして、上述のように８進カウンタ出力Ｃ
の値が１である期間では、再生データの受信時に、再生
データがシンドロームブロック２４０３、ＥＣＣブロッ
ク２４０４、及びオーディオブロック２４０５からアク
セスが行われていないＲＡＭ２４０１内のフレーム＝３
〜７、及び０のデータとなるように、従って、トラッキ
ングの中心フレームが図２８(d) 及び(e) の「目標」と
記載されたフレーム＝６及び５になるように、サーボト
ラッキングが行われる。これに対し、再生データ受信部
２４１６は、再生データから抽出したブロックデータ中
のメインＩＤＷ₁からフレーム番地を抽出し、その下位
３ビットとしてフレームアドレスｆを生成して、ゲート
２４１９からフレームバス２４０９に出力し、このフレ
ームアドレスｆがそのままフレームアドレスｆ′として
ＲＡＭ２４０１に入力される。そして、このフレームア
ドレスｆ＝ｆ′は上述のフレーム＝３〜７、及び０の６
フレームのうちの１つに対応している。

【０２４２】このようにして、テープからの再生データ
の受信処理、シンドロームの計算とシンボル誤り訂正の
処理、オーディオサンプルデータの出力処理、及びフラ
グのイニシャライズ処理が、循環的に発生する８進カウ
ンタ出力Ｃに基づいて順次個別のフレームに循環的に割
り当てられ、その割り当てられたフレームに対して各処
理が実行されることにより、各処理を並列に実行するこ
とができる。復号装置：再生データ受信部２４１６次に、再生データ受信部２４１６の詳細な動作について
説明する。

【０２４３】前述したように、再生データ受信部２４１
６は、再生データから同期信号（ＳＹＮＣ）を抽出する
ことによってブロックデータ（図２１参照）を抽出し、
そのブロックデータからメインＩＤＷ₁、Ｗ₂（図２
３参照）を抽出し、更に、これらメインＩＤＷ₁、Ｗ
₂に基づいて、バンクアドレスｋ、列アドレスｉ、及び
行アドレスｊからなるアドレスを以下のようにして生成
する。

【０２４４】まず、フレームアドレスｆは、メインＩＤ
Ｗ₁から抽出されるフレーム番地の下位３ビットとし
て生成される。メインＩＤＷ₁に付加されるフレーム
番地は、符号化装置におけるリード・ソロモン符号のテ
ープへの記録時のデータフォーマットの説明において前
述したように、４ビットのデータによって０〜１５まで
の間で循環的に変化する値をとる。これに対して、デー
タ再生時には、その下位３ビットがフレームアドレスｆ
とされることにより、#0〜#7までのフレームが指定され
る。

【０２４５】次に、バンクアドレスｋ、列アドレスｉ、
及び行アドレスｊは、それぞれ、次式に基づいて生成さ
れる。

【０２４６】

【数３２】

【０２４７】

【数３３】

【０２４８】

【数３４】

【０２４９】ここで、トラックアドレスＴは０又は１の
値をとり、現在処理中の再生データがシリンダに設けら
れている２つの回転ヘッド（図２２参照）のうちどちら
のヘッドから読み出されたかによって決定され、前述し
たインタリーブ処理の１単位である２つのトラック（図
１９参照）のそれぞれを識別するためのデータである。
ブロック番地Ｂは、メインＩＤＷ₂内のビットＢ６〜
Ｂ０から抽出されるデータで、現在処理中のブロックが
メインエリア内の１２８個のブロック（図２０参照）の
うち何番目のブロックであるかを示すもので、符号化装
置において前述した数３１式に基づいて算出され付加さ
れている。シンボルアドレスＳは、現在処理中のブロッ
クデータのシンボルの、ブロックの先頭からのカウント
値であり、０〜３１までの値をとり、再生データ受信部
２４１６内で生成される。

【０２５０】数３２式〜数３４式によって算出されるバ
ンクアドレスｋ、列アドレスｉ、及び行アドレスｊによ
り、符号化装置におけるリード・ソロモン符号の記憶回
路５０３からの読出し動作の説明において前述した図１
４〜図１８に示されるインタリーブ処理と全く同じアド
レス変化規則に基づいて、ＲＡＭ２４０１内のフレーム
アドレスｆによって指定されたフレームへのデ・インタ
リーブ処理を伴った再生シンボルの書込み動作が実現さ
れる。

【０２５１】即ち、まず、数３２式は、符号化装置にお
けるリード・ソロモン符号の記憶回路５０３からの読出
し動作の説明において前述した読出しバンクアドレスｋ
_RDを算出するための数２８式と、同じ規則を実現するた
めの式である。このバンクアドレスｋにおいて、数３２
式の第３項によって、シンボルアドレスＳが偶数シンボ
ルならオフセット０が奇数シンボルならオフセット１が
加算され、この結果、図１４又は図１７などに示される
ように、隣り合う２つのバンク（#0と#1、#2と#3、#4と
#5、又は#6と#7）の何れかが指定される。また、バンク
アドレスｋにおいて、数３２式の第２項によって、ブロ
ック番地Ｂが２つ進む毎にオフセット０又は２が交互に
加算され、この結果、図１４又は図１７などに示される
ように、第１バンク群内又は第２バンク群内で、#0と#1
のバンク又は#4と#5のバンクを指定する前半アドレス
と、#2と#3のバンク又は#6と#7のバンクを指定する後半
アドレスが交互に指定される。更に、バンクアドレスｋ
において、数３２式の第１項によって、トラックアドレ
スＴが０なら図１４〜図１６に示されるように第１バン
ク群が指定され、トラックアドレスＴが１なら図１７、
図１８に示されるように第２バンク群が指定される。

【０２５２】次に、数３３式は、符号化装置におけるリ
ード・ソロモン符号の記憶回路５０３からの読出し動作
の説明において前述した読出し列アドレスｉ_RDを算出す
るための数２９式と、同じ規則を実現するための式であ
る。この列アドレスｉにおいて、数３３式により、ブロ
ック番地Ｂが４ブロック分進む毎に、図１４→図１５な
どに示されるように、バンク内の列アドレスが＋１ずつ
更新される。即ち、トラックアドレスＴが０である場合
にブロック番地Ｂが０〜１２８まで変化する間に、第１
バンク群の列アドレスｉは０〜３２まで変化することに
なる。次に、トラックアドレスＴが１である場合にブロ
ック番地Ｂが０〜１２８まで変化する間に、第２バンク
群の列アドレスｉも０〜３２まで変化することになる。

【０２５３】続いて、数３４式は、符号化装置における
リード・ソロモン符号の記憶回路５０３からの読出し動
作の説明において前述した読出し行アドレスｊ_RDを算出
するための数３０式と、同じ規則を実現するための式で
ある。この行アドレスｊにおいて、数３４式の第２項に
より、シンボルアドレスＳが２進む毎に、図１４又は図
１７などに示されるように、行アドレスが＋１ずつ更新
され、シンボルアドレスＳが０〜３１まで変化する間に
行アドレスｊは０〜１５まで変化する。また、行アドレ
スｊにおいて、数３４式の第１項により、ブロック番地
Ｂが偶数ならば数３４式の第２項にオフセット０が加算
されて、シンボルアドレスＳが０〜３１まで変化する間
に行アドレスｊは０〜１５まで変化し、ブロック番地Ｂ
が奇数ならば数３４式の第２項にオフセット１６が加算
されて、シンボルアドレスＳが０〜３１まで変化する間
に行アドレスｊは１６〜３１まで変化する。

【０２５４】以上説明したようにして、数３２式〜数３
４式によって算出されるバンクアドレスｋ、列アドレス
ｉ、及び行アドレスｊにより、ＲＡＭ２４０１内のフレ
ームアドレスｆによって指定されたフレームへのデ・イ
ンタリーブ処理を伴った再生シンボルの書込み動作が実
現される。

【０２５５】上述のアドレスに基づいて、再生データ受
信部２４１６は、ゲート２４１７からデータバス２４０
７を介してＲＡＭ２４０１に、抽出したブロックデータ
の各シンボルｚ_i,jを出力データＤ_outとして書き込む
ことができる。この時、再生データ受信部２４１６は、
フラグ（Ｐ_i、ＦＰ_i、ＦＱ_j）＝（１、１、１）も同
時に書き込む。Ｐ_iフラグ＝１は、ＲＡＭ２４０１内の
フレームアドレスｆ′で示されるフレームのバンクアド
レスｋで示されるバンクの第ｉ列目の記憶領域にシンボ
ルが書き込まれたことを示している。ＦＰ_iフラグ＝１
は、上記バンクの第ｉ列目の記憶領域のシンボルが、ま
だ誤り訂正処理に成功していないことを示している。Ｆ
Ｑ_jフラグ＝１は、上記バンクの第ｊ列目の記憶領域の
シンボルが、まだ誤り訂正処理に成功していないことを
示している。これらのフラグの意味については、既に＜
原理説明＞の項で前述した。復号装置：シンドローム計算部２４２１次に、シンドローム計算部２４２１の詳細な動作につい
て説明する。

【０２５６】図３０は、シンドローム計算部２４２１の
ブロック図である。シンドローム計算回路３００１は、
シンドローム制御回路３００３からのシンドロームクリ
ア信号及びシンドロームクロックＪ＿ＣＩによって制御
され、図２４のＲＡＭ２４０１からラッチ２４２２を介
して読み込まれるシンボルｚ_i,jに基づき、図２４のｍ
ｏｄ８加算器２４１１から出力されるフレームアドレス
ｆ′によって定まるフレーム内の、バンクアドレスｋに
よって定まるバンクの、所定の列アドレスのＣ１符号又
は所定の行アドレスのＣ２符号のシンドロームを計算す
る。

【０２５７】このシンドローム計算回路３００１は、内
部に４つのシンドローム記憶用レジスタｓ₀、ｓ₁、ｓ
₂、及びｓ₃を有する。これらのレジスタは、＜原理説
明＞の項で前述したシンドロームＳ＝（ｓ₀、ｓ₁、ｓ
₂、ｓ₃）を記憶する。これらのレジスタの内容は、シ
ンドローム制御回路３００３からのシンドロームクリア
信号によりクリアされ、その後、シンドローム制御回路
３００３からのシンドロームクロックＪ＿ＣＩが入力す
る毎に次式が計算される。

【０２５８】

【数３５】

【０２５９】そして、Ｃ１符号に対するシンドロームの
計算時には、特定の列アドレスｉにおけるシンボルｚ
_i,jにおいて、シンドロームクロックＪ＿ＣＩが入力さ
れる毎に行アドレスｊの値が後述するように０〜３１ま
で変化し、列アドレスｉにおける３２個のシンボルｚ
_i,j（０≦ｊ≦３１）に対する上述の数３５式の演算が
繰り返されることにより次式が計算され、シンドローム
Ｓ＝（ｓ₀、ｓ₁、ｓ₂、ｓ₃）が計算される。

【０２６０】

【数３６】

【０２６１】また、Ｃ２符号に対するシンドロームの計
算時には、特定の行アドレスｊにおけるシンボルｚ_i,j
において、シンドロームクロックＪ＿ＣＩが入力される
毎に列アドレスｉの値が後述するように０〜３１まで変
化し、行アドレスｊにおける３２個のシンボルｚ
_i,j（０≦ｉ≦３１）に対する上述の数３５式の演算が
繰り返されることによって次式が計算され、シンドロー
ムＳ＝（ｓ₀、ｓ₁、ｓ₂、ｓ₃）が計算される。

【０２６２】

【数３７】

【０２６３】上述の数３６式又は数３７式の演算は、＜
原理説明＞の項で前述した訂正アルゴリズム２で計算さ
れる数８式の演算に対応している。シンドローム計算回
路３００１は、上述したようにして計算したシンドロー
ムＳ＝（ｓ₀、ｓ₁、ｓ₂、ｓ₃）を、図２４のＥＣＣ
訂正部２４２６からのsynd-load 信号がアクティブにな
ったタイミングで、synd信号としてＥＣＣ訂正部２４２
６へ出力する。

【０２６４】シンドローム制御回路３００３は、シンド
ロームＳの計算時におけるクロックの制御を行う装置で
あり、フラグ判定回路３００２からフラグ判定信号、Ｊ
カウンタ３００４のキャリーアウト端子ＣＯからキャリ
ーアウト信号Ｊ＿ＣＯ、図２４のＥＣＣ訂正部２４２６
からsynd-load 信号、図２４のオーディオ部２４３２か
らフレーム変更信号をそれぞれ入力し、シンドロームク
リア信号をシンドローム計算回路３００１へ、シンドロ
ームクロックＪ＿ＣＩをシンドローム計算回路３００１
とＪカウンタ３００４のキャリーイン端子ＣＩへ、キャ
リーイン信号Ｉ＿ＣＩをＩカウンタ３００５のキャリー
イン端子ＣＩへ、また、シンドロームブロックＲＡＭ要
求を図２５の優先順位決定回路２５０１へそれぞれ出力
する。

【０２６５】Ｊカウンタ３００４、Ｉカウンタ３００
５、及びＫカウンタ３００６は、それぞれシンボルアド
レスを発生するカウンタである。Ｊカウンタ３００４
は、シンドローム計算時のＣ１符号系列又はＣ２符号系
列の３２個のシンボルアドレス値をカウントするカウン
タである。Ｔ型Ｆ／Ｆ３００７から出力されるC1C2信号
の論理値が０、即ち、Ｃ１符号系列のシンドロームが計
算される期間では、ゲート３０１３がオフ、ゲート３０
１１がオンとなることによって、Ｊカウンタ３００４の
出力は行アドレスｊとして図２４のゲート２４１８から
アドレスバス２４０８へ出力され、C1C2信号の論理値が
１、即ち、Ｃ２符号系列のシンドロームが計算される期
間では、ゲート３０１３がオン、ゲート３０１１がオフ
となることによって、Ｊカウンタ３００４の出力は列ア
ドレスｉとして図２４のゲート２４１８からアドレスバ
ス２４０８へ出力される。

【０２６６】Ｉカウンタ３００５は、シンドローム計算
時のＣ１符号系列の列又はＣ２符号系列の行を指定する
ためのカウンタである。Ｔ型Ｆ／Ｆ３００７から出力さ
れるC1C2信号の倫理値が０、即ち、Ｃ１符号系列のシン
ドロームが計算される期間では、ゲート３０１２がオ
フ、ゲート３０１４がオンとなることによって、Ｉカウ
ンタ３００５の出力Ｉは列アドレスｉとして図２４のゲ
ート２４１８からアドレスバス２４０８へ出力され、C1
C2信号の論理値が１、即ち、Ｃ２符号系列のシンドロー
ムが計算される期間では、ゲート３０１２がオン、ゲー
ト３０１４がオフとなることによって、Ｉカウンタ３０
０５の出力は行アドレスｊとして図２４のゲート２４１
８からアドレスバス２４０８へ出力される。

【０２６７】Ｋカウンタ３００６は、バンクアドレスｋ
を、図２４のゲート２４１８を介してアドレスバス２４
０８へ出力する。Ｔ型フリップフロップ（Ｔ型Ｆ／Ｆ）
３００７は、図２４のオーディオ部２４３２からのフレ
ーム変更信号によりリセットされ、その後、Ｋカウンタ
３００６のキャリーアウト端子ＣＯからＴ入力端子にキ
ャリーアウト信号Ｋ＿ＣＯが入力される毎に出力Ｑを反
転させることにより、C1C2信号として、Ｃ１符号系列の
シンドローム計算を行わせるための論理値０とＣ２符号
系列のシンドローム計算行わせるための論理値１とを交
互に出力する。即ち、次にフレーム変更信号が入力され
るまで、１フレーム内の８つのバンクに対する例えばＣ
１符号系列に対するシンドローム計算が終了すると、同
じフレーム内の８つのバンクに対するＣ２符号系列に対
するシンドローム計算が実行され、それが終了すると、
更に、同じフレーム内の８つのバンクに対するＣ１符号
系列に対するシンドローム計算が実行されるという動作
が繰り返される。

【０２６８】セットリセット型フリップフロップ（ＳＲ
型Ｆ／Ｆ）３００８は、図２４のオーディオ部２４３２
からのフレーム変更信号によりリセットされ、その後、
Ｋカウンタ３００６のキャリーアウト端子ＣＯから最初
にキャリーアウト信号Ｋ＿ＣＯが出力されるタイミング
でセットされることにより出力Ｑであるtwice 信号をア
クティブにする。従って、twice 信号は、フレーム変更
信号の入力後、最初の１フレーム＝８バンク分のＣ１符
号系列のシンドローム計算が実行される期間においての
み０で、次にフレーム変更信号が入力されるまでの他の
期間では１となる。この信号は、最初の１フレーム＝８
バンク分のＣ１符号系列のシンドローム計算が実行され
る期間においてのみＰフラグを判別させるために使用さ
れる（図３(a) 参照）。

【０２６９】ＳＲ型Ｆ／Ｆ３０１０は、フレーム変更信
号又はシンドローム制御回路３００３から出力されるＩ
カウンタ３００５用のキャリーイン信号Ｉ＿ＣＩによっ
てリセットされ、その後、Ｊカウンタ３００４のキャリ
ーアウト端子ＣＯから出力されるキャリーアウト信号Ｊ
＿ＣＯによってセットされることにより出力Ｑであるre
ady 信号をアクティブにする。このready 信号は、図２
４のＥＣＣ訂正部２４２６に、シンドローム計算回路３
００１で計算されたシンドロームをロードする契機を与
えるための信号である。そして、このready 信号は、Ｊ
カウンタ３００４においてシンドローム計算のための３
２シンボル分のシンボルアドレスがカウントされそのキ
ャリーアウト信号Ｊ＿ＣＯがアクティブとなって１つの
列又は行のシンドロームが得られる毎にアクティブにな
り、図２４のＥＣＣ訂正部２４２６によるそのシンドロ
ーム（synd信号）のロードが終了することによりシンド
ローム制御回路３００３が次の符号系列の計算のための
キャリーイン信号Ｉ＿ＣＩを出力するタイミングでイン
アクティブに戻る。

【０２７０】フラグ判定回路３００２は、図２４のＲＡ
Ｍ２４０１からラッチ２４２２を介して、シンボルｚ
_i,jと共に読み込まれるフラグ（Ｐ_i、ＦＰ_i、Ｆ
Ｑ_j）を読み込み、これらのフラグをC1C2信号及びtwic
e 信号と共に判定することにより、フラグ判定信号を出
力する。フラグ判定信号の出力論理を図３１に示す。

【０２７１】図３１から理解されるように、C1C2信号の
論理値が０でtwice 信号の論理値が０の期間、即ち、フ
レーム変更信号の入力後、最初の１フレーム＝８バンク
分のＣ１符号系列のシンドローム計算が実行される期間
においては、フラグ判定信号の論理としてＰ_iフラグの
論理が出力される。この結果、シンドローム制御回路３
００３は、上述の期間において、Ｐ_iフラグ＝１、即
ち、図２４の再生データ受信部２４１６からの少なくと
も１シンボル以上のシンボルの書き込みが行われたＣ１
符号系列についてのみ、シンドロームクロックＪ＿ＣＩ
を出力してシンドローム計算回路３００１にシンドロー
ム計算を行わせ、Ｐ_iフラグ＝０、即ち、図２４の再生
データ受信部２４１６からのシンボルの書き込みが１つ
も行われなかったＣ１符号系列については、シンドロー
ムクロックＪ＿ＣＩは出力せず、即座に次のＣ１符号系
列のためのキャリーイン信号Ｉ＿ＣＩを出力する。

【０２７２】また、C1C2信号の論理値が０でtwice 信号
の論理値が１の期間、即ちフレーム変更信号の入力後、
最初の１フレーム＝８バンク分のＣ１符号系列のシンド
ローム計算が実行される期間を除く、他の１フレーム内
の各バンクのＣ１符号系列のシンドローム計算が実行さ
れる期間においては、フラグ判定信号の論理としてＦＰ
_iフラグの論理が出力される。この結果、シンドローム
制御回路３００３は、上述の期間において、ＦＰ_iフラ
グ＝１、即ち、まだ誤り訂正処理に成功していないＣ１
符号系列についてのみ、シンドロームクロックＪ＿ＣＩ
を出力してシンドローム計算回路３００１にシンドロー
ム計算を行わせ、ＦＰ_iフラグ＝０、即ち、既に誤り訂
正処理に成功したＣ１符号系列については、それ以上シ
ンドローム計算を行う必要はないため、シンドロームク
ロックＪ＿ＣＩは出力せず、即座に次のＣ１符号系列の
ためのキャリーイン信号Ｉ＿ＣＩを出力する。

【０２７３】更に、C1C2信号の論理値が１でtwice 信号
の論理値が１の期間、即ちフレーム変更信号の入力後、
１フレーム内の各バンクのＣ２符号系列のシンドローム
計算が実行される期間においては、フラグ判定信号の論
理としてＦＱ_jフラグの論理が出力される。この結果、
シンドローム制御回路３００３は、上述の期間におい
て、ＦＱ_jフラグ＝１、即ち、まだ誤り訂正処理に成功
していないＣ２符号系列についてのみ、シンドロームク
ロックＪ＿ＣＩを出力してシンドローム計算回路３００
１にシンドローム計算を行わせ、ＦＱ_jフラグ＝０、即
ち、既に誤り訂正処理に成功したＣ２符号系列について
は、それ以上シンドローム計算を行う必要はないため、
シンドロームクロックＪ＿ＣＩは出力せず、即座に次の
Ｃ２符号系列のためのキャリーイン信号Ｉ＿ＣＩを出力
する。

【０２７４】上述の構成を有するシンドローム計算部２
４２１の更に詳細な動作について、図３２の動作フロー
チャートと図３３、図３４の動作タイミングチャートを
用いて説明する。なお、図３３、図３４の動作タイミン
グチャートは、前述した図２８の動作タイミングチャー
トに示される同図(a) のフレーム変更信号に挟まれた何
れかの１期間内におけるシンドローム計算部２４２１の
動作の一部を示したものであり、これら２つの動作タイ
ミングチャートチャネルは時間的に連続した範囲を示し
ている。この場合、前述したように、図２４の８進カウ
ンタ２４１２の出力値が例えば０である期間において
は、ｍｏｄ８加算器２４１１からＲＡＭ２４０１に対し
てはフレーム１を指定するフレームアドレスｆ′が指定
され、この結果、シンドローム計算部２４２１は、ＲＡ
Ｍ２４０１のフレーム１内の８つのバンク内のＣ１符号
系列とＣ２符号系列に対し、以下に説明するシンドロー
ム計算処理を実行する。

【０２７５】まず、図３３(a) に示されるように、時点
ｔ₁で図２４のオーディオ部２４３２からフレーム変更
信号が発生することによって、シンドローム計算回路３
００１、Ｊカウンタ３００４、Ｉカウンタ３００５、Ｋ
カウンタ３００６、Ｔ型Ｆ／Ｆ３００７、及びＳＲ型Ｆ
／Ｆ３００８と３０１０がリセットされ、また、シンド
ローム制御回路３００３は、図３２の動作フローチャー
トで示される制御動作をスタートさせる。

【０２７６】この結果、図３３(d) 、(e) 、(f) 、(r)
、及び(s) に示されるように、時点ｔ₂でＪカウンタ
３００４、Ｉカウンタ３００５、及びＫカウンタ３００
６の出力が０となり、Ｔ型Ｆ／Ｆ３００７から出力され
るC1C2信号及びＳＲ型Ｆ／Ｆ３００８から出力されるtw
ice 信号も０となる。また、時点ｔ₂で、シンドローム
制御回路３００３は、図３３(m) に示されるように、シ
ンドロームクリア信号を発生する（図３２、図３３(b)
のステップＳ１）。この信号により、図３３(g)に示さ
れるように、シンドローム計算回路３００１内の前述し
た４つのシンドローム計算用レジスタｓ₀、ｓ₁、
ｓ₂、及びｓ₃の内容が、クリアされる。

【０２７７】次の時点ｔ₃では、図３３(c) に示される
ように、シンドローム制御回路３００３がシンドローム
ブロックＲＡＭ要求を図２５の優先順位決定回路２５０
１に出力する（図３２、図３３(b) のステップＳ２）。
そして、優先順位決定回路２５０１がシンドロームブロ
ックＲＡＭＡＣＫを発生することにより、前述したよう
に図２４のラッチ２４２２、及びゲート２４２３〜２４
２５がオンになり、シンドローム計算部２４２１による
ＲＡＭ２４０１のアクセスが可能となる。今、初期状態
においては、Ｊカウンタ３００４、Ｉカウンタ３００
５、及びＫカウンタ３００６の各出力は０であり、ま
た、C1C2信号の論理値は０である。従って、Ｋカウンタ
３００６の出力値０がバンクアドレスｋとして出力さ
れ、Ｉカウンタ３００５の出力値０がゲート３０１４を
介して列アドレスｉとして出力され、Ｊカウンタ３００
４の出力値０がゲート３０１１を介して行アドレスｊと
して出力される。また、図２４のゲート２４２５からＷ
Ｅバス２４１０へは、リードイネーブルを示す信号値０
が出力される。

【０２７８】この結果、時点ｔ₄で、図２４のｍｏｄ８
加算器２４１１から出力されるフレームアドレスｆ′で
指定されるフレームの、バンクアドレスｋ＝０で指定さ
れる#0のバンクから、図３３(h) に示されるようにシン
ドローム計算回路３００１に第０列目の第０行目のシン
ボルｚ_i,j＝ｚ_0,0が読み込まれ、また、図３３(i)に
示されるように、フラグ判定回路３００２にフラグ（Ｐ
_i、ＦＰ_i、ＦＱ_j）＝（Ｐ₀、ＦＰ₀、ＦＱ₀）とし
て、例えばフラグ（１、１、１）が読み込まれる。

【０２７９】時点ｔ₅では、シンドローム制御回路３０
０３は、フラグ判定回路３００２が出力するフラグ判定
信号を判定する（図３２、図３３(b) のステップＳ
３）。時点ｔ₅では、図３３(r) 及び(s) に示されるよ
うに、C1C2信号及びtwice 信号の論理値は共に０である
ため、図３１に示される判定論理に基づいて、図３３
(q)に示されるように、フラグ判定回路３００２は、フ
ラグ判定信号の論理として、フラグＰ_i＝Ｐ₀の論理１
を出力する。この状態は、第ｉ列＝第０列に図２４の再
生データ受信部２４１６から１つ以上のシンボルが書き
込まれた状態を示している。このような場合には、その
列について誤り訂正が実行される。

【０２８０】即ち、シンドローム制御回路３００３は、
時点ｔ₅で、フラグ判定信号の論理が１、つまり、誤り
訂正処理を行うと判定することにより、図３３(l) に示
されるように時点ｔ₆でシンドロームクロックＪ＿ＣＩ
を出力する（図３２、図３３(b) のステップＳ４）。

【０２８１】この結果、シンドロームクロックＪ＿ＣＩ
の立下り時点ｔ₇に同期して、シンドローム計算回路３
００１が、読み込んだシンボルｚ_i,j＝ｚ_0,0に対し、
前述した数３５式を計算することにより、図３３(g) に
示されるようにシンドロームＳ＝（ｓ₀、ｓ₁、ｓ₂、
ｓ₃）の計算を進め、一方、Ｊカウンタ３００４の出力
値が、図３３(f) に示されるように、０から１に変化す
る。ここで、図３２のステップＳ４において、シンドロ
ーム制御回路３００３は、Ｊカウンタ３００４からキャ
リーアウト信号Ｊ＿ＣＯ（図３３(j) ）が出力されたか
否かも監視している。そして、キャリーアウト信号Ｊ＿
ＣＯが出力されずその値が０ならば、シンドローム制御
回路３００３は、再び図３２のステップＳ２を実行する
（図３２(b) 参照）。

【０２８２】このようにして、シンドローム制御回路３
００３が図３２のステップＳ２〜Ｓ４の処理を繰り返し
実行することによって、時点ｔ₇〜ｔ₈において、図２
４のＲＡＭ２４０１から順次読み出されるシンボルｚ
_0,0〜ｚ_0,31に対するシンドロームＳ＝（ｓ₀、ｓ₁、
ｓ₂、ｓ₃）が計算される。この場合、C1C2信号の論理
値は図３３(r) に示されるように０であるため、図３３
(f) に示されるように順次インクリメントされるＪカウ
ンタ３００４の出力は行アドレスｊとして出力され、列
アドレスｉの値はＩカウンタ３００５の出力値０のまま
であり、また、バンクアドレスｋの値も０のままであ
る。即ち、時点ｔ₇〜ｔ₈にかけては、第０列目のＣ１
符号系列に対するシンドロームＳ＝（ｓ₀、ｓ₁、
ｓ₂、ｓ₃）が計算されることになる。なお、この期間
では、図３３(r) 及び(s) に示されるように、C1C2信号
及びtwice 信号の論理値は共に０であるため、図３１に
示される判定論理に基づいて、図３３(q) に示されるよ
うに、フラグ判定回路３００２は、フラグ判定信号の論
理として、フラグＰ_i＝Ｐ₀の論理１を出力している。
従って、図３２のステップＳ３の後には常にステップＳ
４が実行される。即ち、第１回めの第０列めのＣ１符号
系列に対するシンドロームが計算される間は、フラグＰ
_i＝Ｐ₀の論理は同じ論理１であって、シンドロームを
計算するか否かの判定結果も同じとなる。

【０２８３】Ｊカウンタ３００４の出力値が３１まで進
んだ状態における時点ｔ₈において図３２のステップＳ
４が実行されると（図３３(b) 参照）、図３３(j) に示
されるようにＪカウンタ３００４からキャリーアウト信
号Ｊ＿ＣＯが出力され、Ｊカウンタ３００４の出力値は
図３３(f) に示されるように０に戻る。

【０２８４】この結果として、ＳＲ型Ｆ／Ｆ３０１０が
セットされ、図２４のＥＣＣ訂正部２４２６に出力され
るready 信号が、時点ｔ₉において、図３３(n) に示さ
れるようにアクティブ（論理値１）になる。また、時点
ｔ₉において、シンドローム制御回路３００３は、図２
４のＥＣＣ訂正部２４２６からのsynd-load 信号がアク
ティブ（論理値１）になるまで待機する状態となる（図
３２、図３３(b) のステップＳ４→Ｓ５）。

【０２８５】ＥＣＣ訂正部２４２６は、後述するよう
に、シンドローム計算部２４２１からのready 信号がア
クティブになった後に、誤り訂正処理のための準備を完
了すると、図３３(o) に示されるように、時点ｔ₁₀で、
synd-load 信号をアクティブにする。この結果、図３０
のシンドローム計算回路３００１は、時点ｔ₉までに計
算した、フレームアドレスｆ′で示されるフレームのバ
ンクアドレスｋ＝０で示されるバンクにおける第０列目
のＣ１符号系列のシンドロームＳ＝（ｓ₀、ｓ₁、
ｓ₂、ｓ₃）を、図３３(p) に示されるようにsynd信号
として図２４のＥＣＣ訂正部２４２６に出力する。ま
た、シンドローム制御回路３００３は、図２４のＥＣＣ
訂正部２４２６からのsynd-load 信号がインアクティブ
（論理値０）になるまで待機する状態となる（図３２、
図３３(b) のステップＳ５→Ｓ６）。

【０２８６】ＥＣＣ訂正部２４２６は、シンドローム計
算回路３００１からシンドロームＳ＝（ｓ₀、ｓ₁、ｓ
₂、ｓ₃）の入力を完了すると、図３４(o) に示される
ように、時点ｔ₁₁で、synd-load 信号をインアクティブ
に戻す。この結果、時点ｔ₁₁で、シンドローム制御回路
３００３は、図３４(k) に示されるように、キャリーイ
ン信号Ｉ＿ＣＩを出力する（図３２、図３３(b) のステ
ップＳ７）。

【０２８７】このキャリーイン信号Ｉ＿ＣＩがインアク
ティブに戻る時点ｔ₁₂で、オアゲート３００９を介して
ＳＲ型Ｆ／Ｆ３０１０がリセットされることにより、図
３４(n) に示されるようにready 信号がインアクティブ
に戻り、また、Ｉカウンタ３００５の出力値は、図３４
(e) に示されるように０から１に変化する。この結果と
して、シンドローム計算処理の対象系列は、第０列目の
Ｃ１符号系列から第１列目のＣ１符号系列に変化する。
また、時点ｔ₁₂で、シンドローム制御回路３００３は、
シンドローム計算回路３００１に、シンドロームクリア
信号を出力する（図３２、図３３(b) のステップＳ
１）。この結果、時点ｔ₁₂で、図３４(g) に示されるよ
うに、シンドローム計算回路３００１内の前述した４つ
のシンドローム計算用レジスタｓ₀、ｓ₁、ｓ₂、及び
ｓ₃の内容が、クリアされる。

【０２８８】次の時点ｔ₁₃では、図３３の時点ｔ₃の場
合と同様に、図３４(c) に示されるように、シンドロー
ム制御回路３００３がシンドロームブロックＲＡＭ要求
を図２５の優先順位決定回路２５０１に出力する（図３
２、図３３(b) のステップＳ２）。そして、優先順位決
定回路２５０１がシンドロームブロックＲＡＭＡＣＫを
発生することにより、前述したように図２４のラッチ２
４２２、及びゲート２４２３〜２４２５がオンになっ
て、シンドローム計算部２４２１によるＲＡＭ２４０１
のアクセスが可能となる。この状態では、Ｊカウンタ３
００４及びＫカウンタ３００６の各出力値は０であり、
Ｉカウンタ３００５の出力値は１となっている。また、
C1C2信号の論理値は０である。従って、Ｋカウンタ３０
０６の出力値０がバンクアドレスｋとして出力され、Ｉ
カウンタ３００５の出力値１がゲート３０１４を介して
列アドレスｉとして出力され、Ｊカウンタ３００４の出
力値０がゲート３０１１を介して行アドレスｊとして出
力される。また、図２４のゲート２４２５からＷＥバス
２４１０へは、リードイネーブルを示す信号値０が出力
される。

【０２８９】この結果として、時点ｔ₁₄で、図３３の時
点ｔ₄の場合と同様、図２４のｍｏｄ８加算器２４１１
から出力されるフレームアドレスｆ′で指定されるフレ
ームの、バンクアドレスｋ＝０で指定される#0のバンク
から、図３４(h) に示されるようにシンドローム計算回
路３００１に第１列目の第０行目のシンボルｚ_i,j＝ｚ
_1,0が読み込まれ、また、図３４(i) に示されるように
フラグ判定回路３００２にフラグ（Ｐ_i、ＦＰ_i、ＦＱ
_j）＝（Ｐ₁、ＦＰ₁、ＦＱ₀）として例えばフラグ
（０、１、１）が読み込まれる。

【０２９０】時点ｔ₁₅では、図３３の時点ｔ₅の場合と
同様、シンドローム制御回路３００３は、フラグ判定回
路３００２が出力するフラグ判定信号を判定する（図３
２、図３３(b) のステップＳ３）。時点ｔ₁₅では、図３
４(r) 及び(s) に示されるように、C1C2信号及びtwice
信号の論理値は共に０であるため、図３１に示される判
定論理に基づき、図３４(q) に示されるように、フラグ
判定回路３００２は、フラグ判定信号の論理として、フ
ラグＰ_i＝Ｐ₁の論理０を出力する。この状態は、第ｉ
列＝第１列に図２４の再生データ受信部２４１６からシ
ンボルが１つも書き込まれなかった状態を示している。
このような場合には、その列については誤り訂正は実行
されない。

【０２９１】即ち、シンドローム制御回路３００３は、
時点ｔ₁₅で、フラグ判定信号の論理が０、つまり、誤り
訂正処理を行わないと判定することにより、ステップＳ
４〜Ｓ６のシンドローム計算処理は実行せずに、図３４
(k) に示されるように、時点ｔ₁₆でキャリーイン信号Ｉ
＿ＣＩを出力する（図３２、図３３(b) のステップＳ
７）。

【０２９２】このキャリーイン信号Ｉ＿ＣＩがインアク
ティブに戻る時点ｔ₁₇で、Ｉカウンタ３００５の出力値
は、図３４(e) に示されるように１から２に変化する。
この結果として、シンドローム計算処理の対象系列は、
第１列目のＣ１符号系列のシンドローム計算処理をスキ
ップし、第２列目のＣ１符号系列に変化する。

【０２９３】以下、前述した図３３の時点ｔ₂以降又は
図３４の時点ｔ₁₃以降の場合と同様にして、第２列目の
Ｃ１符号系列以降のＣ１符号系列に対するシンドローム
計算に関する制御処理が実行される。

【０２９４】そして、第３１列目のＣ１符号系列に対す
るシンドローム計算に関する制御処理までが終了する
と、図３４には特には図示しないが、図３０のＩカウン
タ３００５からキャリーアウト信号Ｉ＿ＣＯが出力され
ることにより、Ｋカウンタ３００６の出力値が０〜１に
変化する。この結果、シンドローム計算処理の対象は、
#0のバンクから#1のバンク（図１３等参照）に変化す
る。

【０２９５】その後、前述した図３３の時点ｔ₂以降又
は図３４の時点ｔ₁₃以降の場合と同様にして、#1のバン
クの第０列目〜第３１列目のＣ１符号系列に対するシン
ドローム計算に関する制御処理が実行される。

【０２９６】以下、前述した図３３の時点ｔ₂以降又は
図３４の時点ｔ₁₃以降の場合と同様に、#2〜#7のバンク
（図１３等参照）の第０列目〜第３１列目のＣ１符号系
列に対するシンドローム計算に関する制御処理が実行さ
れる。

【０２９７】そして、#7のバンクの第３１列目のＣ１符
号系列のシンドロームＳ＝（ｓ₀、ｓ₁、ｓ₂、ｓ₃）
が図３４(p) に示されるようにsynd信号として図２４の
ＥＣＣ訂正部２４２６に出力された後、図３４(o) に示
されるように、時点ｔ₁₈で図２４のＥＣＣ訂正部２４２
６からのsynd-load 信号がインアクティブに戻ると、シ
ンドローム制御回路３００３は、図３４(k) に示される
ように、キャリーイン信号Ｉ＿ＣＩを出力する（図３
２、図３３(b) のステップＳ７）。

【０２９８】このキャリーイン信号Ｉ＿ＣＩがインアク
ティブに戻る時点ｔ₁₉で、Ｉカウンタ３００５からはキ
ャリーアウト信号Ｉ＿ＣＯが出力されそのカウンタ出力
値は０に戻り、更に、このキャリーアウト信号Ｉ＿ＣＯ
によってＫカウンタ３００６からキャリーアウト信号Ｋ
＿ＣＯが出力されそのカウンタ出力値も０に戻る。この
キャリーアウト信号Ｋ＿ＣＯは、図３０のＴ型Ｆ／Ｆ３
００７の出力Ｑを反転させ、また、ＳＲ型Ｆ／Ｆ３００
８をセットする。この結果、時点ｔ₁₉では、図３４(r)
に示されるように、Ｔ型Ｆ／Ｆ３００７から出力される
C1C2信号の論理値が０から１に変化し、また、図３４
(s) に示されるように、twice 信号の論理値も０から１
に変化する。

【０２９９】これ以後は、C1C2信号の論理値１によっ
て、図３３(f) に示されるように変化するＪカウンタ３
００４の出力はゲート３０１３を介して列アドレスｉと
して出力され、Ｉカウンタ３００５の出力はゲート３０
１２を介して行アドレスｊとして出力される。この結
果、図３２の動作フローチャートに基づいて、今度は、
#0〜#7のバンク（図１３等参照）の第０列目〜第３１列
目のＣ２符号系列に対するシンドローム計算に関する制
御処理が実行される。この場合、C1C2信号の論理値＝
１、twice 信号の論理値＝１であるため、フラグ判定回
路３００２は、フラグ判定信号の論理として、フラグＦ
Ｑ_jの論理を出力する（図３１参照）。即ち、シンドロ
ーム制御回路３００３は、Ｃ２符号系列のフラグＦＱ_j
を使ってシンドローム計算の制御を行う。

【０３００】そして、#7のバンクの第３１列目のＣ２符
号系列のシンドロームＳ＝（ｓ₀、ｓ₁、ｓ₂、ｓ₃）
が図２４のＥＣＣ訂正部２４２６に出力された後、図２
４のＥＣＣ訂正部２４２６からのsynd-load 信号がイン
アクティブに戻ると、シンドローム制御回路３００３
は、キャリーイン信号Ｉ＿ＣＩを出力し、Ｉカウンタ３
００５からキャリーアウト信号Ｉ＿ＣＯが出力され、更
に、Ｋカウンタ３００６からキャリーアウト信号Ｋ＿Ｃ
Ｏが出力される。このキャリーアウト信号Ｋ＿ＣＯは、
図３０のＴ型Ｆ／Ｆ３００７の出力Ｑを再び反転させ
る。この結果、Ｔ型Ｆ／Ｆ３００７から出力されるC1C2
信号の論理値が再び１から０に変化する。従って、これ
以後は、#0〜#7のバンク（図１３等参照）の第０列目〜
第３１列目のＣ１符号系列に対するシンドローム計算に
関する制御処理が再び実行される。この場合には、C1C2
信号の論理値＝０、twice 信号の論理値＝１であるた
め、フラグ判定回路３００２は、フラグ判定信号の論理
として、フラグＦＰ_iの論理を出力することになる（図
３１参照）。即ち、シンドローム制御回路３００３は、
Ｃ１符号系列のフラグＦＰ_iを使ってシンドローム計算
の制御を行う。

【０３０１】以上説明したようにして、例えば図１３の
#0〜#7の各バンクの全ての列のＣ１符号系列につき、シ
ンドローム計算部２４２１でシンドローム計算処理が実
行され、その結果得られるシンドロームに基づき図２４
のＥＣＣ訂正部２４２６で誤り訂正処理が実行されてシ
ンボル誤りが訂正される。次に、その訂正されたシンボ
ルを含む全ての行のＣ２符号系列につき、シンドローム
計算部２４２１でシンドローム計算処理が実行され、そ
の結果得られるシンドロームに基づき図２４のＥＣＣ訂
正部２４２６で誤り訂正処理が実行されてシンボル誤り
が訂正される。更に再び、その訂正されたシンボルを含
む全ての列のＣ１符号系列につき、シンドローム計算部
２４２１でシンドローム計算処理が実行され、その結果
得られるシンドロームに基づき図２４のＥＣＣ訂正部２
４２６で誤り訂正処理が実行されてシンボル誤りが訂正
される。このようなＣ１符号系列とＣ２符号系列の間の
繰返し動作が、シンドローム制御回路３００３に次にフ
レーム変更信号が入力されるまで実行される。これらの
動作原理については、既に＜原理説明＞の項で図３と図
４を用いて説明した。

【０３０２】なお、上述の動作の繰返しにおいて、＜原
理説明＞の項の図３と図４の説明において前述したよう
に、任意の列ｉのＣ１符号系列のシンドローム計算処理
においてＦＰ_iフラグの論理値が０となっている場合、
又は任意の行ｊのＣ２符号系列のシンドローム計算処理
においてＦＱ_jフラグの論理値が０となっている場合が
あり、その列ｉのＣ１符号系列又は行ｊのＣ２符号系列
については、誤り訂正処理は成功しているため、それ以
上シンドローム計算を行う必要はない。このような場合
には、シンドローム制御回路３００３は、図３４の時点
ｔ₁₅の場合と同様、図３２のステップＳ３で、フラグ判
定信号の論理が０、つまり、誤り訂正処理を行わないと
判定することにより、ステップＳ４〜Ｓ６のシンドロー
ム計算処理は実行せずにスキップする。復号装置：ＥＣＣ訂正部２４２６次に、図２４のＥＣＣ訂正部２４２６の詳細な動作につ
いて説明する。

【０３０３】図３５は、ＥＣＣ訂正部２４２６のブロッ
ク図である。訂正用ＲＡＭ３５０１は、誤り訂正処理に
使用されるレジスタやシンドロームの値などを記憶する
ためのものであって、訂正制御回路３５０２によって制
御されている。訂正制御回路３５０２は、図２４のオー
ディオ部２４３２からのフレーム変更信号をトリガとし
て動作を開始して、図２４のシンドローム計算部２４２
１からready 信号を入力し、それに基づいてsynd-load
信号をシンドローム計算部２４２１へ出力し、同計算部
からバッファ３５０３及びバスBus を介してシンドロー
ムであるsynd信号を入力して、訂正用ＲＡＭ３５０１に
書き込み、このシンドロームを用いて誤り訂正処理を実
行する。また、訂正制御回路３５０２は、誤り訂正結果
に基づいて、ＥＣＣブロックＲＡＭ要求、リードライト
信号Ｒ／Ｗ、及び誤り位置アドレスＪを出力し、図２４
のＲＡＭ２４０１からデータバス２４０７及びラッチ２
４２７を介してシンボルｚ_i,jを読み込み、ゲート２４
２８及びデータバス２４０７を介して訂正されたシンボ
ルｗ_i,jをＲＡＭ２４０１へ書き込む。更に、訂正制御
回路３５０２は、フラグの更新制御を行うためのflag信
号及びfail信号を出力する。

【０３０４】ラッチ３５０９、３５１０、及び３５１１
は、訂正制御回路３５０２が出力するsynd-load 信号が
アクティブになるのに同期して、図２４のシンドローム
計算部２４２１から出力されるアドレス信号Ｉ、ｋ、及
びC1C2信号を保持する。そして、訂正制御回路３５０２
がＲＡＭ２４０１に対してシンボル又はフラグのアクセ
スを行う場合には、ラッチ３５１０から出力されるアド
レス信号ｋがバンクアドレスｋとして図２４のゲート２
４２９からアドレスバス２４０８へ出力され、また、ラ
ッチ３５１１から出力されるC1C2信号の論理値が０の場
合、即ち、Ｃ１符号系列の誤り訂正時には、ゲート３５
０４と３５０７がオン、ゲート３５０５と３５０６がオ
フとなることにより、ラッチ３５０９から出力されるア
ドレス信号Ｉ（図３０のＩカウンタ３００５の出力）が
列アドレスｉとして出力され、訂正制御回路３５０２か
ら出力される誤り位置アドレスＪが行アドレスｊとして
出力され、逆に、ラッチ３５１１から出力されるC1C2信
号の論理値が１の場合、即ち、Ｃ２符号系列の誤り訂正
時には、ゲート３５０４と３５０７がオフ、ゲート３５
０５と３５０６がオンとなることにより、ラッチ３５０
９から出力されるアドレス信号Ｉ（図３０のＩカウンタ
３００５の出力）が行アドレスｊとして出力され、訂正
制御回路３５０２から出力される誤り位置アドレスＪが
列アドレスｉとして出力される。

【０３０５】インバータ３５１２、アンドゲート３５１
３〜３５１６、及びオアゲート３５１７、３５１８は、
フラグ制御用のゲートであって、ＲＡＭ２４０１から読
み込まれる入力フラグ（Ｐ_i、ＦＰ_i、ＦＱ_j）と、訂
正制御回路３５０２から出力されるflag信号及びfail信
号に基づき、次式で示される論理によって実現される動
作と等価な論理動作を実行することにより、出力フラグ
（Ｐ_i′、ＦＰ_i′、ＦＱ_j′）を生成し、ＲＡＭ２４
０１へ書き戻す。

【０３０６】

【数３８】

【０３０７】

【数３９】

【０３０８】

【数４０】

【０３０９】まず、数３８式から理解されるように、Ｅ
ＣＣ訂正部２４２６においては、入力フラグＰ_iはその
まま出力フラグＰ_i′として出力され、結果的にフラグ
Ｐ_iの値は変更されない。その理由は、フラグＰ_iは、
前述したように、図２４の再生データ受信部２４１６が
セットするため、その値をＥＣＣ訂正部２４２６が更新
する必要はないためである。

【０３１０】次に、例えばC1C2信号の論理値が０、即
ち、所定の列ｉのＣ１符号系列の誤り訂正時には、訂正
制御回路３５０２は、所定の行ｊのシンボルｚ_i,jを訂
正するタイミングで、flag信号の論理値を０にする。こ
の結果、インバータ３５１２から出力される論理値１の
信号がオアゲート３５１８を介して出力フラグＦＱ_j′
として出力されることにより、Ｃ１符号系列の逆系列で
ある訂正行ｊに対応するＣ２符号系列のフラグＦＱ_jの
値が、誤り訂正に成功していない旨を示す値１にセット
される。この論理動作は、数４０式の右辺第１項の論理
で実現されるものに対応する。そして、この動作が行わ
れる理由は、＜原理説明＞の項の図４(g)の説明におい
て前述したように、正しくない誤り訂正が行われる可能
性に対処するためである。なお、上述のタイミングで、
数３９式の右辺第１項の論理動作に対応して、インバー
タ３５１２から出力される論理値１の信号がオアゲート
３５１７を介して出力フラグＦＰ_i′としても出力され
フラグＦＰ_iの内容が書き換えられるが、このフラグの
内容は、次に説明するＣ１符号系列の誤り訂正の終了時
に正しい値に設定し直される。

【０３１１】続いて、上述した所定の列ｉのＣ１符号系
列の誤り訂正の終了時には、訂正制御回路３５０２は、
列ｉ上の任意の行ｊのアドレス（例えばｊ＝０）を指定
し、flag信号の論理値を１にすると共に、訂正した誤り
数が１以下の場合には誤り訂正に成功した旨を示す論理
値０を有するfail信号を出力し、また、訂正した誤り数
が２以上の場合には誤り訂正に失敗した旨を示す論理値
１を有するfail信号を出力する。この結果、C1C2信号の
論理値が０であるためアンドゲート３５１３がオンにな
ることにより、上記fail信号がアンドゲート３５１３か
らオアゲート３５１７を介して出力フラグＦＰ_i′とし
て出力される。このようにして、訂正が行われた列ｉに
対応する自系列であるＣ１符号系列のフラグＦＰ_iの値
が更新される。訂正した誤り数に応じてフラグが決定さ
れる原理については、＜原理説明＞の項における図３、
図４を用いたフラグアルゴリズム２〜５の説明において
前述した。なお、上述のフラグＦＰ_iの更新時に、出力
フラグＦＱ_j′としては、C1C2信号の論理値が０である
ことより、ＲＡＭ２４０１から読み込まれた入力フラグ
ＦＱ_jがそのままアンドゲート３５１６からオアゲート
３５１８を介して出力され、結果的にフラグＦＱ_jの論
理値は変化しない。この論理動作は、数４０式の右辺第
３項の論理で実現されるものに対応する。

【０３１２】次に、例えばC1C2信号の論理値が１、即
ち、所定の行ｊのＣ２符号系列の誤り訂正時に、訂正制
御回路３５０２は、所定の列ｉのシンボルｚ_i,jを訂正
するタイミングで、flag信号の論理値を０にする。この
結果、インバータ３５１２から出力される論理値１の信
号がオアゲート３５１７を介して出力フラグＦＰ_i′と
して出力されることにより、Ｃ２符号系列の逆系列であ
る訂正列ｉに対応するＣ１符号系列のフラグＦＰ_iの値
が、誤り訂正に成功していない旨を示す値１にセットさ
れる。この論理動作は、数３９式の右辺第１項の論理で
実現されるものに対応する。この動作が行われる理由
は、Ｃ１符号系列の誤り訂正時の場合と同様である。な
お、上述のタイミングで、数４０式の右辺第１項の論理
動作に対応して、インバータ３５１２から出力される論
理値１の信号がオアゲート３５１８を介して出力フラグ
ＦＱ_j′としても出力されフラグＦＱ_jの内容が書き換
えられるが、このフラグの内容は、次に説明するＣ２符
号系列の誤り訂正の終了時に正しい値に設定し直され
る。

【０３１３】続いて、上述した所定の行ｊのＣ２符号系
列の誤り訂正の終了時には、訂正制御回路３５０２は、
行ｊ上の任意の列ｉ（例えばｉ＝０）のアドレスを指定
し、flag信号の論理値を１にすると共に、訂正した誤り
数が１以下の場合には誤り訂正に成功した旨を示す論理
値０を有するfail信号を出力し、また、訂正した誤り数
が２以上の場合には誤り訂正に失敗した旨を示す論理値
１を有するfail信号を出力する。この結果、C1C2信号の
論理値が１であるためアンドゲート３５１５がオンにな
ることにより、上記fail信号がアンドゲート３５１５か
らオアゲート３５１７を介して出力フラグＦＱ_j′とし
て出力される。このようにして、訂正が行われた行ｊに
対応する自系列であるＣ２符号系列のフラグＦＱ_jの値
が更新される。訂正した誤り数に応じてフラグが決定さ
れる原理については、Ｃ１符号系列の誤り訂正の終了時
の場合と同様である。なお、上述のフラグＦＱ_jの更新
時に、出力フラグＦＰ_i′としては、C1C2信号の論理値
が１であることより、ＲＡＭ２４０１から読み込まれた
入力フラグＦＰ_iがそのままアンドゲート３５１４から
オアゲート３５１７を介して出力され、結果的に、フラ
グＦＰ_iの論理値は変化しない。この論理動作は、数３
９式の右辺第３項の論理で実現されるものに対応する。

【０３１４】上述のＥＣＣ訂正部２４２６の更に詳細な
動作につき、図３６、図３７の動作フローチャートと図
３８、図３９の動作タイミングチャートを用いて説明す
る。なお、図３８、図３９の動作タイミングチャート
は、前述した図２８の動作タイミングチャートに示され
る同図(a) のフレーム変更信号に挟まれた何れかの１期
間内におけるＥＣＣ訂正部２４２６の動作の一部を示し
たものであり、これら２つの動作タイミングチャートチ
ャネルは時間的に連続した範囲を示している。この場
合、前述したように、図２４の８進カウンタ２４１２の
出力値が例えば０である期間においては、ｍｏｄ８加算
器２４１１からＲＡＭ２４０１に対してはフレーム１を
指定するフレームアドレスｆ′が指定され、この結果、
ＥＣＣ訂正部２４２６は、シンドローム計算部２４２１
から送られてくるシンドロームを用いて、ＲＡＭ２４０
１のフレーム１内の８つのバンク内のＣ１符号系列とＣ
２符号系列に対し、以下に説明する誤り訂正処理を実行
する。

【０３１５】まず、訂正制御回路３５０２は、図２４の
オーディオ部２４３２からフレーム変更信号が発生する
ことによって、図３６の動作フローチャートで示される
制御動作をスタートさせる。

【０３１６】その後、時点ｔ₁で、訂正制御回路３５０
２は、図２４のシンドローム計算部２４２１からのread
y 信号がアクティブになるのを待機する状態となる（図
３６、図３８(b) のステップＳ１）。

【０３１７】その結果、時点ｔ₂で、ready 信号が、図
３３(n) における時点ｔ₉の説明で前述した制御動作に
従って、図３８(a) に示されるようにアクティブになる
と、それに続く時点ｔ₃で、訂正制御回路３５０２は、
synd-load 信号を図３８(c)に示されるようにアクティ
ブにする。

【０３１８】この結果、図３３(p) における時点ｔ₁₀の
説明で前述した制御動作に従って、シンドローム計算部
２４２１からシンドロームＳ＝（ｓ₀、ｓ₁、ｓ₂、ｓ
₃）が出力され、また、ゲート３５０３がオンになるこ
とにより、訂正制御回路３５０２は、上記シンドローム
を訂正用ＲＡＭ３５０１に取り込む（図３６、図３８
(b) のステップＳ２）。この結果、時点ｔ₃〜ｔ₄ま
で、バスBus 上のデータ内容は、図３８(d) に示される
如くとなる。

【０３１９】また、synd-load 信号がアクティブになっ
た時点ｔ₃において、シンドローム計算部２４２１から
出力されているアドレス信号Ｉ、ｋ、及びC1C2信号が、
ラッチ３５０９、３５１０、及び３５１１にラッチされ
る。

【０３２０】時点ｔ₄から時点ｔ₆にかけて、訂正制御
回路３５０２は、訂正用ＲＡＭ３５０１に取り込んだシ
ンドロームＳ＝（ｓ₀、ｓ₁、ｓ₂、ｓ₃）を使って、
＜原理説明＞の項の前述した訂正アルゴリズム１〜６に
基づき、誤り検出・訂正処理を実行する（図３６、図３
８(b) のステップＳ３）。図３８の例では、C1C2信号の
論理値は０、バンクアドレスｋ＝２、アドレス信号Ｉ＝
４であるため、#2のバンクの第４列目のＣ１符号系列の
各シンボルに対する誤り検出・訂正処理が実行されるこ
とになる。

【０３２１】誤り検出・訂正処理が終了すると、時点ｔ
₆で、検出された誤り数が判定される（図３６、図３８
(b) のステップＳ４）。ここでは、図３８の動作タイミ
ングチャートで説明する前に、誤り数に応じた図３６の
動作フローチャートの処理について説明する。

【０３２２】誤り数が０の場合（＜原理説明＞の項の訂
正アルゴリズム４参照）には、シンボルの実際の訂正処
理は行う必要はないため、訂正制御回路３５０２は、そ
の処理は行わずに、誤り訂正に成功した旨を示す論理値
０を有するfail信号を出力する（図３６のステップＳ
６）。

【０３２３】誤り数が１の場合（＜原理説明＞の項の訂
正アルゴリズム５参照）は、訂正制御回路３５０２は、
図３２のステップＳ３の誤り検出・訂正処理で検出され
た誤り位置のシンボルに対する実際の訂正処理と、その
誤り位置に対応する逆系列フラグのセットを行う（図３
６のステップＳ５）。その詳細については後述する。続
いて、訂正制御回路３５０２は、誤り訂正に成功した旨
を示す論理値０を有するfail信号を出力する（図３６の
ステップＳ６）。

【０３２４】誤り数が２の場合（＜原理説明＞の項の訂
正アルゴリズム６参照）は、訂正制御回路３５０２は、
図３２のステップＳ３の誤り検出・訂正処理で検出され
た１つ目の誤り位置のシンボルに対する実際の訂正処理
と、その誤り位置に対応する逆系列フラグのセットを行
い（図３６のステップＳ７）、次に、２つ目の誤り位置
のシンボルに対する実際の訂正処理と、その誤り位置に
対応する逆系列フラグのセットを行う（図３６のステッ
プＳ８）。続いて、訂正制御回路３５０２は、誤り訂正
に失敗した旨を示す論理値１を有するfail信号を出力す
る（図３６のステップＳ９）。なお、誤り訂正に失敗し
た旨を示す論理値１を有するfail信号が出力される理由
は、＜原理説明＞の項のフラグアルゴリズム４の説明に
おいて前述したように、２シンボル誤りが検出された場
合は、１シンボル誤りの場合より正しくない検出及び正
しくない誤り訂正がなされる可能性が高いため、誤った
シンボルは一応訂正するが、訂正が行われた自系列に対
応するフラグの値を誤り訂正に失敗した旨を示す値にセ
ットすることにより、次回の自系列の訂正時にもう一度
その系列に対して誤り訂正処理を実行させるためであ
る。

【０３２５】誤り数が３以上の場合（＜原理説明＞の項
の訂正アルゴリズム６参照）は、シンボルの実際の訂正
処理は行うことができないため、訂正制御回路３５０２
は、その処理は行わずに、誤り訂正に失敗した旨を示す
論理値１を有するfail信号を出力する（図３６のステッ
プＳ９）。

【０３２６】以上が誤り数に応じた図３６の動作フロー
チャートの処理である。次に、図３８の動作タイミング
チャートの説明に戻る。図３８の時点ｔ₆以降の状態
は、誤り数が１である場合が示されている。

【０３２７】即ち、訂正制御回路３５０２は、時点ｔ₆
で誤り数が１であると判定し、その結果、時点ｔ₇以
降、図３２のステップＳ３の誤り検出・訂正処理で検出
された誤り位置のシンボルに対する実際の訂正処理と、
その誤り位置に対応する逆系列フラグのセットを行う
（図３６、図３８(b) のステップＳ５）。その詳細な動
作フローチャートは図３７に示される。

【０３２８】まず、訂正制御回路３５０２は、図３７の
ステップＡ（図３８(b) のＳ５Ａで示される処理）が実
行される時点ｔ₇において、図３８(g) に示されるよう
に論理値０を有するflag信号を出力し、同時に、誤り位
置アドレスＪとして、図３８(f) に示されるように、例
えばアドレス５を出力する。

【０３２９】時点ｔ₇に続くやはり図３７のステップＡ
が実行される時点ｔ₈では、訂正制御回路３５０２は、
図３８(h) に示されるように、ＥＣＣブロックＲＡＭ要
求を図２５の優先順位決定回路２５０１に出力し、同時
に、図３８(i) に示されるように、リードイネーブルを
示す信号値０を有するリードライト信号Ｒ／Ｗを生成し
て図２４のゲート２４３１に出力する。そして、優先順
位決定回路２５０１がＥＣＣブロックＲＡＭＡＣＫを発
生することにより、前述したように図２４のラッチ２４
２７、及びゲート２４２８〜２４３１がオンになり、Ｅ
ＣＣ訂正部２４２６によるＲＡＭ２４０１のアクセスが
可能となる。

【０３３０】ここで、時点ｔ₃でラッチ３５１１にラッ
チされたC1C2信号の論理値が図３８(p) に示されるよう
に０であるため、インバータ３５０８を介して入力する
論理値１の制御信号により、ゲート３５０４と３５０７
がオン、ゲート３５０５と３５０６がオフとなる。

【０３３１】従って、訂正制御回路３５０２から出力さ
れる誤り位置アドレスＪ＝５は、図３８(f) に示される
ように、行アドレスｊ＝５として、ゲート３５０７から
図２４のゲート２４２９を介してアドレスバス２４０８
へ出力される。

【０３３２】また、時点ｔ₃でラッチ３５０９にラッチ
された図３８(o) に示されるアドレス信号Ｉ＝４は、図
３８(e) に示されるように、列アドレスｉ＝４として、
ゲート３５０４から図２４のゲート２４２９を介してア
ドレスバス２４０８へ出力される。

【０３３３】更に、時点ｔ₃でラッチ３５１０にラッチ
された図３８(o) に示されるアドレス信号ｋ＝２は、図
３８には特には図示していないが、そのままバンクアド
レスｋ＝２として、図２４のゲート２４２９を介してア
ドレスバス２４０８へ出力される。

【０３３４】そして、訂正制御回路３５０２から出力さ
れるリードイネーブルを示す信号値０を有するリードラ
イト信号Ｒ／Ｗは、図２４のゲート２４３１からＷＥバ
ス２４１０へ出力される。

【０３３５】以上の動作の結果、#2のバンクの第４列目
のＣ１符号系列の第５行目のシンボルｚ_4,5がアクセス
されることになる。即ち、時点ｔ₈に続くやはり図３７
のステップＡが実行される時点ｔ₉において、訂正制御
回路３５０２は、図３８(j)に示されるように、図２４
のＲＡＭ２４０１からデータバス２４０７及びラッチ２
４２２を介して、訂正すべきシンボルｚ_i,j＝ｚ_4,5を
読み込む。

【０３３６】続いて、図３７のステップＢ（図３８(b)
のＳ５Ｂで示される処理）が実行される時点ｔ₁₀では、
訂正制御回路３５０２は、読み込んだ訂正シンボルｚ
_i,j＝ｚ_4,5を次式に基づいて訂正し、図３８(k) に示
されるように、記録時の正しいシンボルｗ_i,j＝ｗ_4,5
を復元する。

【０３３７】

【数４１】

【０３３８】この数４１式は、＜原理説明＞の項におけ
る訂正アルゴリズム５の数２１式に対応している。一
方、訂正制御回路３５０２が時点ｔ₇において図３８
(g) に示されるように論理値０を有するflag信号を出力
したタイミングで、図３８(m) に示されるように、イン
バータ３５１２から出力される論理値１の信号がオアゲ
ート３５１８を介して出力フラグＦＱ_j′＝ＦＱ₅′と
して出力されることによって、第４列目のＣ１符号系列
の逆系列である第５行目に対応するＣ２符号系列のフラ
グＦＱ_j＝ＦＱ₅の値が、誤り訂正に成功していない旨
を示す値１にセットされる。この論理動作は、前述した
ように、数４０式の右辺第１項の論理で実現されるもの
に対応する。なお、上述のタイミングで、数３９式の右
辺第１項の論理動作に対応して、インバータ３５１２か
ら出力される論理値１の信号がオアゲート３５１７を介
して出力フラグＦＰ_i′＝ＦＰ₄′としても出力され自
系列である第４列目のフラグＦＰ_i＝ＦＰ₄の内容が書
き換えられるが、このフラグの内容は、次に説明するＣ
１符号系列の誤り訂正の終了時に正しい値に設定し直さ
れる。また、前述の数３８式の論理動作に対応し、図３
５に示されるように、入力フラグＰ_i＝Ｐ₄はそのまま
出力フラグＰ_i′＝Ｐ₄′として出力されて、結果的に
フラグＰ_i＝Ｐ₄の値は変更されない。

【０３３９】上述したようにして復元されたシンボルｗ
_i,j＝ｗ_4,5と、フラグ（Ｐ_i′、ＦＰ_i′、Ｆ
Ｑ_j′）＝（Ｐ₄′、ＦＰ₄′、ＦＱ₅′）＝（１、
１、１）が確定している状態であって、図３７のステッ
プＣ（図３８(b) のＳ５Ｃで示される処理）が実行され
る時点ｔ₁₁において、訂正制御回路３５０２は、図３８
(h) に示されるように、ＥＣＣブロックＲＡＭ要求を図
２５の優先順位決定回路２５０１に出力し、同時に、図
３８(i) に示されるように、ライトイネーブルを示す信
号値１を有するリードライト信号Ｒ／Ｗを生成して図２
４のゲート２４３１に出力する。そして、優先順位決定
回路２５０１がＥＣＣブロックＲＡＭＡＣＫを発生する
ことによって、前述したように図２４のラッチ２４２
７、及びゲート２４２８〜２４３１がオンになり、ＥＣ
Ｃ訂正部２４２６によるＲＡＭ２４０１のアクセスが可
能となる。

【０３４０】ここで、バンクアドレスｋ＝２、列アドレ
スｉ＝４、及び行アドレスｊ＝５の状態は、前述した時
点ｔ₈での状態と同じであり、これらのアドレスが図２
４のゲート２４２９からアドレスバス２４０８へ出力さ
れる。

【０３４１】そして、訂正制御回路３５０２から出力さ
れるライトイネーブルを示す信号値１を有するリードラ
イト信号Ｒ／Ｗは、図２４のゲート２４３１からＷＥバ
ス２４１０へ出力される。

【０３４２】以上の動作の結果、#2のバンクの第４列目
のＣ１符号系列の第５行目のシンボルｚ_4,5が、復元さ
れたシンボルｗ_4,5によって書き換えられ、また、第５
行目に対応する逆系列フラグＦＱ₅が、誤り訂正に成功
していない旨を示す値１にセットされる。なお、第４列
目に対応する自系列ＦＰ₄の内容も同時に書き換えられ
るが、前述したように、このフラグの内容は、次に説明
するＣ１符号系列の誤り訂正の終了時に正しい値に設定
し直される。

【０３４３】ここで、時点ｔ₁₂において、シンドローム
計算部２４２１において次のシンドロームＳ＝（ｓ₀、
ｓ₁、ｓ₂、ｓ₃）の計算が終了し、図３８(a) に示さ
れるようにready 信号が再びアクティブになるが、ＥＣ
Ｃ訂正部２４２６ではまだ次のシンドロームＳ＝
（ｓ₀、ｓ₁、ｓ₂、ｓ₃）の読込み準備が完了してな
いため、シンドローム計算部２４２１は待機状態となる
（後述する図４０参照）。

【０３４４】以上の時点ｔ₆〜ｔ₁₁までの説明は、誤り
数が１である場合の例についてのものであったが、誤り
数が２である場合には、前述したように、図３２のステ
ップＳ３の誤り検出・訂正処理で検出された１つ目の誤
り位置のシンボルに対して、上述したステップＳ５と同
様のステップＳ７の処理が実行され、２つ目に対しても
上述したステップＳ５と同様のステップＳ８の処理が実
行される。

【０３４５】続いて、時点ｔ₁₃において、訂正制御回路
３５０２は、図３８(n) に示されるように、誤り訂正に
成功した旨を示す論理値０を有するfail信号を出力する
（図３６、図３８(b) のステップＳ６）。なお、誤り数
が２である場合には、前述したように、訂正制御回路３
５０２は、誤り訂正に失敗した旨を示す論理値１を有す
るfail信号を出力する（図３６のステップＳ９）。

【０３４６】次に、時点ｔ₁₄で、訂正制御回路３５０２
は、自系列フラグの更新を行うために、図３８(h) に示
されるように、ＥＣＣブロックＲＡＭ要求を図２５の優
先順位決定回路２５０１に出力し、同時に、図３８(i)
に示されるように、リードイネーブルを示す信号値０を
有するリードライト信号Ｒ／Ｗを生成して図２４のゲー
ト２４３１に出力する（図３６、図３８(b) のステップ
Ｓ１０）。そして、優先順位決定回路２５０１がＥＣＣ
ブロックＲＡＭＡＣＫを発生することにより、前述のよ
うに図２４のラッチ２４２７、及びゲート２４２８〜２
４３１がオンになり、ＥＣＣ訂正部２４２６によるＲＡ
Ｍ２４０１のアクセスが可能となる。

【０３４７】ここで、バンクアドレスｋ＝２、列アドレ
スｉ＝４の状態は、前述の時点ｔ₈の場合と同じであ
る。一方、訂正制御回路３５０２は、誤り位置アドレス
Ｊとしては任意のアドレス値例えば０を出力する。これ
は、行アドレスｊがどのアドレスであっても列アドレス
ｉ＝４の自系列フラグＦＰ₄のアクセスが可能だからで
ある。この結果、バンクアドレスｋ＝２、列アドレスｉ
＝４、行アドレスｊ＝０の状態は、図２４のゲート２４
２９からアドレスバス２４０８へ出力される。

【０３４８】そして、訂正制御回路３５０２から出力さ
れるリードイネーブルを示す信号値１を有するリードラ
イト信号Ｒ／Ｗは、図２４のゲート２４３１からＷＥバ
ス２４１０へ出力される。

【０３４９】以上の動作の結果、#2のバンクの第４列目
のＣ１符号系列のフラグＦＰ_i＝ＦＰ₄がアクセスされ
ることになる。ここで、時点ｔ₃でラッチ３５１１にラ
ッチされたC1C2信号の論理値が図３８(p) に示されるよ
うに０であって、また、訂正制御回路３５０２が、時点
ｔ₁₃で図３８(n) に示されるように誤り訂正に成功した
旨を示す論理値０を有するfail信号を出力し、更に、時
点ｔ₁₄で図３８(g) に示されるように論理値１を有する
flag信号を出力する。この結果、図３８(m) に示される
ように、時点ｔ₁₄以降、誤り訂正に成功した旨を示す論
理値０を有するfail信号が、アンドゲート３５１３から
オアゲート３５１７を介して出力フラグＦＰ_i′＝ＦＰ
₄′として出力されることにより、自系列である第４列
目のＣ１符号系列に対応するフラグＦＰ_i＝ＦＰ₄の値
が、誤り訂正に成功した旨を示す値０にセットされる。
なお、誤り数が２である場合は、前述したように、訂正
制御回路３５０２は、誤り訂正に失敗した旨を示す論理
値１を有するfail信号を出力し、これが出力フラグＦＰ
_i′として出力される。この論理動作は、前述したよう
に、数３９式の右辺第２項の論理で実現されるものに対
応する。

【０３５０】なお、上述のタイミングで、数４０式の右
辺第３項の論理動作に対応し、図２４のＲＡＭ２４０１
から読み込まれたＣ１符号系列の逆系列である行ｊ＝０
のフラグＦＱ_j＝ＦＱ₀が、そのままアンドゲート３５
１６からオアゲート３５１８を介して出力フラグＦ
Ｑ_j′＝ＦＱ₀′として出力されるため、逆系列のフラ
グは実質的には変更されない。また、前述の数３８式の
論理動作に対応し、図３５に示されるように、入力フラ
グＰ_i＝Ｐ₄はそのまま出力フラグＰ_i′＝Ｐ₄′とし
て出力され、結果的にフラグＰ_i＝Ｐ₄の値も変更され
ない。

【０３５１】上述したようにしてフラグ（Ｐ_i′、ＦＰ
_i′、ＦＱ_j′）＝（１、０、１）が確定している状態
であって、図３６、図３８(b) のステップＳ１１が実行
される時点ｔ₁₆において、訂正制御回路３５０２は、図
３８(h) に示されるように、ＥＣＣブロックＲＡＭ要求
を図２５の優先順位決定回路２５０１に出力し、同時
に、図３８(i) に示されるように、ライトイネーブルを
示す信号値１を有するリードライト信号Ｒ／Ｗを生成し
て図２４のゲート２４３１に出力する。そして、優先順
位決定回路２５０１がＥＣＣブロックＲＡＭＡＣＫを発
生することによって、前述したように図２４のラッチ２
４２７、及びゲート２４２８〜２４３１がオンになり、
ＥＣＣ訂正部２４２６によるＲＡＭ２４０１のアクセス
が可能となる。

【０３５２】この場合、バンクアドレスｋ＝２、列アド
レスｉ＝４、及び行アドレスｊ＝０（任意）の状態は、
前述した時点ｔ₁₄での状態と同じであり、これらのアド
レスが図２４のゲート２４２９からアドレスバス２４０
８へ出力される。

【０３５３】そして、訂正制御回路３５０２から出力さ
れるライトイネーブルを示す信号値１を有するリードラ
イト信号Ｒ／Ｗは、図２４のゲート２４３１からＷＥバ
ス２４１０へ出力される。

【０３５４】以上の動作の結果、#2のバンクの第４列目
のＣ１符号系列に対応する自系列フラグＦＰ₄が、誤り
訂正に成功した旨を示す値０にセットされる。なお、第
４列目のフラグＰ_i＝Ｐ₄と、第０行目に対応する逆系
列フラグＦＱ_j＝ＦＱ₀の内容としては、前述したよう
にそれぞれのフラグの元の内容と同じものがセットされ
るため、これらの値は実質的には変更されない。また、
訂正制御回路３５０２は、図３８(j) に示されるように
時点ｔ₁₅でＲＡＭ２４０１から読み込んだ入力シンボル
ｚ_i,j＝ｚ_4,0を、図３８(k) に示されるように時点ｔ
₁₆でそのまま出力シンボルｗ_4,0として出力するため、
シンボルｚ_i,j＝ｚ_4,0の内容も実質的には変更されな
い。

【０３５５】上述のようにして自系列フラグの書込み処
理が終了すると、時点ｔ₁₇で、訂正制御回路３５０２
は、再び図３６のステップＳ１を実行する（図３９(b)
）。この場合、図２４のシンドローム計算部２４２１
からのready 信号は、図３８(a)に示されるように時点
ｔ₁₂で既にアクティブになっているため、訂正制御回路
３５０２は、すぐに時点ｔ₁₈で、synd-load 信号を図３
９(c) に示されるようにアクティブにする。

【０３５６】この結果、時点ｔ₁₈から時点ｔ₁₉まで、訂
正制御回路３５０２は、図２４のシンドローム計算部２
４２１からのシンドロームＳ＝（ｓ₀、ｓ₁、ｓ₂、ｓ
₃）を、訂正用ＲＡＭ３５０１に取り込む（図３６、図
３９(b) のステップＳ２、図３８(d) ）。

【０３５７】また、synd-load 信号がアクティブになっ
た時点ｔ₁₈において、シンドローム計算部２４２１から
出力されているアドレス信号Ｉ、ｋ、及びC1C2信号が、
ラッチ３５０９、３５１０、及び３５１１にラッチされ
る。

【０３５８】時点ｔ₁₉から時点ｔ₂₁にかけて、訂正制御
回路３５０２は、訂正用ＲＡＭ３５０１に取り込んだシ
ンドロームＳ＝（ｓ₀、ｓ₁、ｓ₂、ｓ₃）を使って、
＜原理説明＞の項の前述した訂正アルゴリズム１〜６に
基づき、誤り検出・訂正処理を実行する（図３６、図３
９(b) のステップＳ３）。図３９の例では、C1C2信号の
論理値は０、バンクアドレスｋ＝２であり、アドレス信
号ＩはＩ＝５にインクリメントされているため、#2のバ
ンクの第５列目のＣ１符号系列の各シンボルに対する誤
り検出・訂正処理が実行されることになる。

【０３５９】誤り検出・訂正処理が終了すると、時点ｔ
₂₁で、検出された誤り数が判定される（図３６、図３９
(b) のステップＳ４）。図３９の時点ｔ₂₁以降の状態
は、誤り数が３シンボル以上である場合が示されてい
る。

【０３６０】即ち、訂正制御回路３５０２は、時点ｔ₂₁
で誤り数が３以上であると判定した場合（＜原理説明＞
の項の訂正アルゴリズム６参照）には、シンボルの実際
の訂正処理は行うことができないため、実際の訂正処理
は実行せずに、時点ｔ₂₂で、誤り訂正に失敗した旨を示
す論理値１を有するfail信号を出力する（図３６、図３
９(b) のステップＳ９）。

【０３６１】次に、時点ｔ₂₃及びｔ₂₄では、前述した時
点ｔ₁₄及びｔ₁₅の場合と同様の動作が実行されることに
より、#2のバンクの第５列目のＣ１符号系列のフラグＦ
Ｐ_i＝ＦＰ₅がアクセスされる。

【０３６２】ここで、時点ｔ₁₈でラッチ３５１１にラッ
チされたC1C2信号の論理値が図３９(p) に示されるよう
に０であって、また、訂正制御回路３５０２が、時点ｔ
₂₂で図３９(n) に示されるように誤り訂正に失敗した旨
を示す論理値１を有するfail信号を出力し、更に、時点
ｔ₂₃で図３９(g) に示されるように論理値１を有するfl
ag信号を出力する。この結果、図３９(m) に示されるよ
うに、時点ｔ₂₃以降、誤り訂正に失敗した旨を示す論理
値１を有するfail信号が、アンドゲート３５１３からオ
アゲート３５１７を介して出力フラグＦＰ_i′＝Ｆ
Ｐ₅′として出力されることにより、自系列である第５
列目のＣ１符号系列に対応するフラグＦＰ_i＝ＦＰ₅の
値が、誤り訂正に失敗した旨を示す値１にセットされ
る。

【０３６３】そして、フラグ（Ｐ_i′、ＦＰ_i′、ＦＱ
_j′）＝（１、１、１）が確定している状態であって、
図３６、図３９(b) のステップＳ１１が実行される時点
ｔ₂₅において、訂正制御回路３５０２は、時点ｔ₁₆の場
合と同様にして、ＲＡＭ２４０１に対してライトアクセ
スを行う。この結果、#2のバンクの第５列目のＣ１符号
系列に対応する自系列フラグＦＰ₅が、誤り訂正に失敗
した旨を示す値０にセットされる。

【０３６４】以上の説明は、C1C2信号の論理値が０であ
ってＣ１符号系列に対する誤り訂正処理が実行される場
合の動作についてのものであったが、C1C2信号の論理値
が１であってＣ２符号系列に対する誤り訂正処理が実行
される場合には、ゲート３５０４と３５０７がオフ、ゲ
ート３５０５と３５０６がオンとなることにより、ラッ
チ３５０９から出力されるアドレス信号Ｉが行アドレス
ｊとして出力され、訂正制御回路３５０２から出力され
る誤り位置アドレスＪが列アドレスｉとして出力され
る。そして、図３６のステップＳ５、Ｓ７、又はＳ８の
逆系列フラグのセット処理では、訂正制御回路３５０２
から出力されるflag信号の論理値０がインバータ３５１
２で反転され、その結果得られる論理値１がオアゲート
３５１７を介して逆系列フラグＦＰ_i′として出力され
る。更に、図３６のステップＳ１０とＳ１１の自系列フ
ラグのアクセス時には、論理値１を有するC1C2信号に基
づいてアンドゲート３５１４と３５１５がオンになるこ
とにより、訂正制御回路３５０２から出力されるfail信
号がアンドゲート３５１５からオアゲート３５１８を介
して自系列フラグＦＱ_j′として出力され、逆系列フラ
グＦＰ_iはアンドゲート３５１４からオアゲート３５１
７を介してそのままフラグＦＰ_i′として出力される。

【０３６５】最後に、図２４のシンドローム計算部２４
２１とＥＣＣ訂正部２４２６との動作タイミングの関係
を図４０に示す。図２４のオーディオ部２４３２でフレ
ーム変更信号が図４０(a) に示されるように発生する
と、シンドローム計算部２４２１とＥＣＣ訂正部２４２
６は、今まで説明してきたように互いに同期して動作を
開始する。

【０３６６】まず、フレーム変更信号が発生した当初に
おいて、図４０(b) に示されるようにシンドローム計算
部２４２１がシンドロームを計算している期間Ａ₁で
は、図４０(c) に示されるようにシンドローム計算部２
４２１がready 信号をアクティブにしないため、図４０
(e) に示されるようにＥＣＣ訂正部２４２６は待機状態
となっている（図３６のステップＳ１）。

【０３６７】シンドローム計算部２４２１がシンドロー
ムの計算を終了し、図４０(c) に示されるようにready
信号をアクティブにすると、ＥＣＣ訂正部２４２６がそ
れを検知してsynd-load 信号を図４０(d) に示されるよ
うにアクティブにする（図３６のステップＳ２）。これ
により、図４０(b) 及び(e) に示されるようにシンドロ
ーム計算部２４２１からＥＣＣ訂正部２４２６へのシン
ドロームのロードが行われる。

【０３６８】その後、図４０(e) に示されるように、Ｅ
ＣＣ訂正部２４２６は、ロードしたシンドロームに基づ
く訂正処理に、期間Ｂ₁と期間Ｂ₂を要する。一方、図
４０(b) に示されるように、シンドローム計算部２４２
１は、期間Ｂ₁において、次のシンドロームの計算処理
を終了し、図４０(c) に示されるようにready 信号をア
クティブにする。しかし、ＥＣＣ訂正部２４２６は、re
ady 信号がアクティブになったタイミングでは、図４０
(e) に示されるようにまだ訂正処理を終了していないた
め、期間Ｂ₂において、図４０(b) に示されるように、
シンドローム計算部２４２１は待機状態となる（図３２
のステップＳ５）。

【０３６９】ＥＣＣ訂正部２４２６は、期間Ｂ₂での訂
正処理を終了すると、図４０(d) に示されるようにsynd
-load 信号をアクティブにする（図３６のステップＳ
２）。これをシンドローム計算部２４２１が検知するこ
とにより（図３２のステップＳ５）、図４０(b) 及び
(e) に示されるようにシンドローム計算部２４２１から
ＥＣＣ訂正部２４２６へのシンドロームのロードが再び
行われる。

【０３７０】その後に、図４０(e) に示されるように、
ＥＣＣ訂正部２４２６は、期間Ｃ₁において、ロードし
たシンドロームに基づく訂正処理を終了する。一方、図
４０(b) に示されるように、シンドローム計算部２４２
１は、次のシンドロームの計算処理に、期間Ｃ₁と期間
Ｃ₂を要する。従って、期間Ｃ₂では、図４０(e) に示
されるように、ＥＣＣ訂正部２４２６は待機状態となる
（図３６のステップＳ１）。

【０３７１】シンドローム計算部２４２１は、期間Ｃ₂
でのシンドロームの計算処理を終了すると、図４０(c)
に示されるように、ready 信号をアクティブにする。こ
の結果、ＥＣＣ訂正部２４２６がそれを検知してsynd-l
oad 信号を図４０(d) に示されるようにアクティブし
（図３６のステップＳ２）、図４０(b) 及び(e) に示さ
れるようにシンドローム計算部２４２１からＥＣＣ訂正
部２４２６へのシンドロームのロードが再び行われる。

【０３７２】以上説明したようにして、シンドローム計
算部２４２１とＥＣＣ訂正部２４２６とが完全に同期し
ながら、例えば図１３の#0〜#7の各バンクの全ての列の
Ｃ１符号系列につき、シンドローム計算部２４２１でシ
ンドローム計算処理が実行され、その結果得られるシン
ドロームに基づき図２４のＥＣＣ訂正部２４２６で誤り
訂正処理が実行されてシンボル誤りが訂正される。次
に、その訂正されたシンボルを含む全ての行のＣ２符号
系列につき、シンドローム計算部２４２１でシンドロー
ム計算処理が実行され、その結果得られるシンドローム
に基づき図２４のＥＣＣ訂正部２４２６で誤り訂正処理
が実行されてシンボル誤りが訂正される。更に再び、そ
の訂正されたシンボルを含む全ての列のＣ１符号系列に
つき、シンドローム計算部２４２１でシンドローム計算
処理が実行され、その結果得られるシンドロームに基づ
き図２４のＥＣＣ訂正部２４２６で誤り訂正処理が実行
されてシンボル誤りが訂正される。このようなＣ１符号
系列とＣ２符号系列の間の繰返し動作が、シンドローム
制御回路３００３に次にフレーム変更信号が入力される
まで実行される。これらの動作原理については、既に＜
原理説明＞の項で図３と図４を用いて説明した。復号装置：オーディオ部２４３２次に、図２４のオーディオ部２４３２の詳細な動作につ
いて説明する。

【０３７３】ここでは、サンプリング周期に同期した後
述するフレーム変更信号毎に、１周期前のフレーム変更
タイミングにおいて図２４のシンドロームブロック２４
０３及びＥＣＣブロック２４０４による前述したＥＣＣ
訂正処理が完了している図２４のＲＡＭ２４０１内の１
つのフレーム（図２８参照）のリード・ソロモン符号に
対して、前述した図５の符号化装置による記憶回路５０
３へのオーディオサンプルデータの書込み動作における
インタリーブ処理と全く逆の処理であるデ・インタリー
ブ処理が実行される。これと共に、オーディオサンプル
データの補間処理が実行される。この結果、Ｌチャネル
オーディオサンプルデータＳ_L及びＲチャネルオーディ
オサンプルデータＳ_Rが再生され、それぞれＤ／Ａ変換
器４１１１でＤ／Ａ変換器４１１１された後、ステレオ
の出力端子４１１２からオーディオ出力として出力され
る。

【０３７４】なお、フレームは、図２８で前述したよう
にして決定される。即ち、図２４のオーディオブロック
２４０５のゲート２４３５からフレームバス２４０９に
フレームアドレスｆ＝０が出力される。そして、そのフ
レームアドレスが、ｍｏｄ８加算器２４１１において、
アンドゲート２４１３を介して入力される８進カウンタ
２４１２の出力Ｃと、剰余８の加算演算によって加算さ
れる。その結果、ｍｏｄ８加算器２４１１から出力され
るフレームアドレスｆ′が、ＲＡＭ２４０１の上位アド
レス入力端子Ａ（上位）に入力され、ＲＡＭ２４０１で
のフレームアドレスが決定される。

【０３７５】図４１は、オーディオ部２４３２のブロッ
ク図であり、図４２は、その動作タイミングチャートで
ある。Ｆs 発振器４１１３は、図４２(a) に示されるよ
うに、Ｄ／Ａ変換器４１１１のサンプリング周期に同期
したサンプリングクロックＦs を出力する。

【０３７６】Ｆs カウンタ４１０１は、１フレーム分の
オーディオサンプルデータをカウントするためのカウン
タであり、Ｆs 発振器４１１３で発生されるサンプリン
グクロックＦs に基づいてカウントアップが行われてい
る。

【０３７７】そして、Ｆs カウンタ４１０１は、そのカ
ウンタ値ｎが例えば１４５５である状態でサンプリング
クロックＦs が更に入力すると、端子ＣＯからキャリー
アウト信号であるフレーム変更信号を出力する。このフ
レーム変更信号は、前述したように図２４のシンドロー
ムブロック２４０３、ＥＣＣブロック２４０４、イニシ
ャルブロック２４０６、及び８進カウンタ２４１２に供
給される。また、フレーム変更信号は、Ｆs カウンタ４
１０１自身をリセットする。このフレーム変更信号によ
って定まる処理周期が、ここまで説明してきた各フレー
ムに対する種々の処理の基準時間となる（図２８参
照）。

【０３７８】サンプリングクロックＦs はエッジ検出回
路４１０２にも入力する。エッジ検出回路４１０２は、
サンプリングクロックＦs の論理値が変化するエッジタ
イミングを検出する。この結果、まず、エッジ検出回路
４１０２からオアゲート４１０６を介して、オーディオ
ブロックＲＡＭ要求が、図４２(b) の時点ｔ₁における
パルスとして、図２５の優先順位決定回路２５０１へ出
力される。そして、優先順位決定回路２５０１が、オー
ディオブロックＲＡＭＡＣＫを、図４２(b) の時点ｔ₂
におけるパルスとして発生することにより、１つのサン
プリング周期内のＲＡＭ２４０１への第１回目のアクセ
スが可能となる。このアクセスにおいては、後述するよ
うにしてアドレスコンバータ４１１４から出力される上
位バイト用のＬチャネルアドレスＡ_LがＲＡＭ２４０１
へ指定されることによって、Ｌチャネルオーディオサン
プルデータＳ_Lのうちの上位バイトが読み出される。

【０３７９】次に、上述の時点ｔ₁におけるエッジ検出
回路４１０２の出力は、Ｆ／Ｆ４１０４のリセット端子
に入力し、その結果、Ｆ／Ｆ４１０４の出力端子Ｑから
の出力の論理値は０になる。これと共に、優先順位決定
回路２５０１から図４２(b)の時点ｔ₂で入力されるオ
ーディオブロックＲＡＭＡＣＫがＦ／Ｆ４１０３で遅延
される。この結果、時点ｔ₂におけるオーディオブロッ
クＲＡＭＡＣＫに同期した時点ｔ₃において、アンドゲ
ート４１０５の出力がアクティブとなって、その出力が
オアゲート４１０６を介して、図４２(b) に示されるよ
うに、再びオーディオブロックＲＡＭ要求として、図２
５の優先順位決定回路２５０１へ出力される。そして、
優先順位決定回路２５０１が、オーディオブロックＲＡ
ＭＡＣＫを、図４２(b) の時点ｔ₄におけるパルスとし
て発生することにより、１つのサンプリング周期内のＲ
ＡＭ２４０１への第２回目のアクセスが可能となる。こ
のアクセスにおいては、後述するようにしてアドレスコ
ンバータ４１１４から出力される下位バイト用のＬチャ
ネルアドレスＡ_LがＲＡＭ２４０１へ指定されることに
より、ＬチャネルオーディオサンプルデータＳ_Lのうち
の下位バイトが読み出される。

【０３８０】ここで、時点ｔ₃におけるＦ／Ｆ４１０３
の出力がＦ／Ｆ４１０４のセット端子に入力することに
より、Ｆ／Ｆ４１０４の出力端子Ｑからの出力の論理値
は１に戻り、アンドゲート４１０５はオフとなって、そ
の出力はインアクティブに戻る。

【０３８１】続いて、エッジ検出回路４１０２が再びサ
ンプリングクロックＦs のエッジタイミングを検出する
ことにより、オーディオブロックＲＡＭ要求が、図４２
(b)の時点ｔ₅におけるパルスとして、図２５の優先順
位決定回路２５０１へ出力される。そして、優先順位決
定回路２５０１が、オーディオブロックＲＡＭＡＣＫ
を、図４２(b) の時点ｔ₆におけるパルスとして発生す
ることにより、１つのサンプリング周期内のＲＡＭ２４
０１への第３回目のアクセスが可能となる。このアクセ
スにおいては、後述するようにしてアドレスコンバータ
４１１４から出力される上位バイト用のＲチャネルアド
レスＡ_RがＲＡＭ２４０１へ指定されることによって、
ＲチャネルオーディオサンプルデータＳ_Rのうちの上位
バイトが読み出される。

【０３８２】更に、上述の時点ｔ₅におけるエッジ検出
回路４１０２の出力は、再びＦ／Ｆ４１０４をリセット
することにより、時点ｔ₆におけるオーディオブロック
ＲＡＭＡＣＫに同期した時点ｔ₇において、図４２(b)
に示されるように、再びオーディオブロックＲＡＭ要求
が図２５の優先順位決定回路２５０１へ出力される。そ
して、優先順位決定回路２５０１が、オーディオブロッ
クＲＡＭＡＣＫを、図４２(b) の時点ｔ₈におけるパル
スとして発生することにより、１つのサンプリング周期
内のＲＡＭ２４０１への第４回目のアクセスが可能とな
る。このアクセスにおいては、後述するようにしてアド
レスコンバータ４１１４から出力される下位バイト用の
ＲチャネルアドレスＡ_RがＲＡＭ２４０１へ指定される
ことにより、ＲチャネルオーディオサンプルデータＳ_R
のうちの下位バイトが読み出される。

【０３８３】以上のようにして、１つのサンプリング周
期内で、ＲＡＭ２４０１への４回のアクセスが行われ、
この結果、それぞれ上位バイトと下位バイトからなる１
サンプル分のＬチャネルオーディオサンプルデータＳ_L
とＲチャネルオーディオサンプルデータＳ_Rが再生され
る。このアクセスは、図６で説明した図５の符号化装置
における記憶回路５０３へのオーディオサンプルデータ
の書込み動作の場合と同じである。即ち、符号化装置に
よる書込み動作時には、各サンプリング周期において、
記憶回路５０３が４回アクセスされることにより、上位
バイトと下位バイトからなる１サンプル分のＬチャネル
オーディオサンプルデータＳ_LとＲチャネルオーディオ
サンプルデータＳ_Rが記憶回路５０３へ書き込まれる。

【０３８４】次に、上述した動作において、Ｆ／Ｆ４１
０４の出力端子Ｑからの出力は、下位バイト指定クロッ
クLower としてアドレスコンバータ４１１４へ供給され
る。この下位バイト指定クロックLower の論理値は、前
述したように、エッジ検出回路４１０２がサンプリング
クロックＦs のエッジを検出するタイミングｔ₁又はｔ
₅等でＦ／Ｆ４１０４がリセットされることにより０に
なり、また、Ｆ／Ｆ４１０３の出力の論理値が１になる
タイミングｔ₃又はｔ₇等でＦ／Ｆ４１０４がセットさ
れることにより１になる。即ち、下位バイト指定クロッ
クLower の論理値は、１つのサンプリング周期内におい
てＲＡＭ２４０１への第１回目のアクセスが行われる期
間ｔ₁〜ｔ₃及び第３回目のアクセスが行われる期間ｔ
₅〜ｔ₇において０となり、第２回目のアクセスが行わ
れる期間ｔ₃〜ｔ₅及び第４回目のアクセスが行われる
期間ｔ₇〜ｔ₁において１となる。

【０３８５】そして、アドレスコンバータ４１１４は、
サンプリングクロックＦs に同期しながら、Ｆs カウン
タ４１０１からのカウンタ値ｎと、Ｆ／Ｆ４１０４から
の下位バイト指定クロックLower の論理値に基づいて、
オーディオサンプルデータを図２４のＲＡＭ２４０１か
ら読み出すためのアドレスを、以下のようにして発生す
る。

【０３８６】全体のアドレス決定動作として、まず、下
位バイト指定クロックLower の論理値が０となる期間で
あって、１つのサンプリング周期内のＲＡＭ２４０１へ
の第１回目のアクセスが行われる期間ｔ₁〜ｔ₃におい
ては、上位バイト用のＬチャネルアドレスＡ_LがＲＡＭ
２４０１へ指定される。次に、下位バイト指定クロック
Lower の論理値が１となる期間であって、１つのサンプ
リング周期内のＲＡＭ２４０１への第２回目のアクセス
が行われる期間ｔ₃〜ｔ₅においては、下位バイト用の
ＬチャネルアドレスＡ_LがＲＡＭ２４０１へ指定され
る。続いて、下位バイト指定クロックLower の論理値が
０となる期間であって、１つのサンプリング周期内のＲ
ＡＭ２４０１への第３回目のアクセスが行われる期間ｔ
₅〜ｔ₇においては、上位バイト用のＲチャネルアドレ
スＡ_RがＲＡＭ２４０１へ指定される。そして、下位バ
イト指定クロックLower の論理値が１となる期間であっ
て、１つのサンプリング周期内のＲＡＭ２４０１への第
４回目のアクセスが行われる期間ｔ₇〜ｔ₁において
は、下位バイト用のＲチャネルアドレスＡ_RがＲＡＭ２
４０１へ指定される。

【０３８７】アドレスコンバータ４１１４は、Ｌチャネ
ルアドレスＡ_Lの指定時には、列アドレスｉとしてＬチ
ャネル列アドレスｉL を、行アドレスｊとしてＬチャネ
ル行アドレスｊL を、バンクアドレスｋとしてＬチャネ
ルバンクアドレスｋL を、それぞれ図２４のゲート２４
３４からアドレスバス２４０８を介してＲＡＭ２４０１
に出力し、ＲチャネルアドレスＡ_Rの指定時には、列ア
ドレスｉとしてＲチャネル列アドレスｉR を、行アドレ
スｊとしてＲチャネル行アドレスｊR を、バンクアドレ
スｋとしてＲチャネルバンクアドレスｋR を、それぞれ
出力する。

【０３８８】そして、アドレスコンバータ４１１４が、
上位バイト及び下位バイトのＬチャネルアドレスＡ_Lと
ＲチャネルアドレスＡ_Rを出力するタイミングは、図６
の説明で前述した符号化装置におけるオーディオサンプ
ルデータの記憶回路５０３への書込み動作の場合と全く
同様であり、また、アドレスコンバータ４１１４がＬチ
ャネルアドレスＡ_L及びＲチャネルアドレスＡ_Rを算出
するために実行する演算は、図７〜図１２、及び数２２
式〜数２７式を用いて説明したものと全く同様である。

【０３８９】このようにして、図５の符号化装置におけ
るオーディオサンプルデータの記憶回路５０３への書込
み動作時と全く同様のアドレス指定動作が、図２４の復
号装置のオーディオ部２４３２によるＲＡＭ２４０１か
らのリード・ソロモン符号の読出し動作時に行われるこ
とにより、図６〜図１２を使って説明した符号化装置に
おける上記書込み動作時のインタリーブ処理と全く逆の
処理であるデ・インタリーブ処理が、オーディオ部２４
３２による上記読出し動作時に実現される。

【０３９０】次に、図４１において、１つのサンプリン
グ周期内における時点ｔ₂で図２５の優先順位決定回路
２５０１から発生された図４２(c) に示されるオーディ
オブロックＲＡＭＡＣＫに同期して、図２４のＲＡＭ２
４０１からデータバス２４０７を介してラッチ４２４３
３からは、入力データＤ_inとして、図４２(e) に示され
るように、ＬチャネルオーディオサンプルデータＳ_Lの
上位バイトであるシンボルｗ_i,jが入力され、また、図
４２には特には図示しないが、フラグＦＰ_iとＦＱ
_j（フラグＰ_iは無視される）が入力される。そして、
時点ｔ₃でアンドゲート４１０５から図４２(b) に示さ
れるオーディオブロックＲＡＭ要求が出力されるタイミ
ングで、図４２(f) に示されるように、シンボルｗ_i,j
はラッチ４１０７にラッチされ、同時に、フラグＦＰ_i
とＦＱ_jの論理値が共に１である場合に、アンドゲート
４１０９がオンになることにより、論理値１がラッチ４
１０８にラッチされる。

【０３９１】続いて、１つのサンプリング周期内の時点
ｔ₄で発生した図４２(c) に示されるオーディオブロッ
クＲＡＭＡＣＫに同期して、図４２(e) に示されるよう
に、ＬチャネルオーディオサンプルデータＳ_Lの下位バ
イトであるシンボルｗ_i,jが入力され、また、フラグＦ
Ｐ_iとＦＱ_jが入力される。

【０３９２】補間回路４１１０は、例えばエッジ検出回
路４１０２がサンプリングクロックＦs のエッジを検出
する時点ｔ₅において、ラッチ４１０７にラッチされて
いる上位バイトと現在シンボルｗ_i,jとして入力してい
る下位バイトとを合成することにより、図４２(g) に示
されるように、１６ビットのＬチャネルオーディオサン
プルデータＳ_Lに対する補間処理を実行する。ここで、
ラッチ４１０８の出力の論理値が１で、かつ、現在入力
している下位バイトのフラグＦＰ_i、ＦＱ_jの論理値が
共に１でアンドゲート４１０９の出力の論理値が１の場
合に、オアゲート４１１５の出力の論理値が１となる。
補間回路４１１０は、このオアゲート４１１５の論理値
が０の場合には、図４２(g) に示されるように入力され
たＬチャネルオーディオサンプルデータＳ_LをＤ／Ａ変
換器４１１１に出力し、一方、オアゲート４１１５の出
力の論理値が１の場合には、現在入力されているＬチャ
ネルオーディオサンプルデータＳ_Lを無視し、内部にラ
ッチしていた１周期前のサンプリング周期におけるＬチ
ャネルオーディオサンプルデータＳ_Lを現在のサンプリ
ング周期におけるＬチャネルオーディオサンプルデータ
Ｓ_Lとして、Ｄ／Ａ変換器４１１１に出力する。即ち、
補間回路４１１０は、上位バイト及び下位バイトの２つ
のシンボルｗ_i,jの全てのフラグＦＰ_i、ＦＱ_jの値
が、誤り訂正に成功した旨を示す値０である場合に限っ
て、ＲＡＭ２４０１から読み出したＬチャネルオーディ
オサンプルデータＳ_LをＤ／Ａ変換器４１１１に出力す
る。

【０３９３】次に、１つのサンプリング周期内の時点ｔ
₆で発生した図４２(c) に示されるオーディオブロック
ＲＡＭＡＣＫに同期し、図４２(e) に示されるように、
ＲチャネルオーディオサンプルデータＳ_Rの上位バイト
であるシンボルｗ_i,jが入力され、また、フラグＦＰ_i
とＦＱ_jが入力される。そして、時点ｔ₇でアンドゲー
ト４１０５から図４２(b) に示されるオーディオブロッ
クＲＡＭ要求が出力されるタイミングで、図４２(f) に
示されるように、シンボルｗ_i,jはラッチ４１０７にラ
ッチされ、同時に、フラグＦＰ_iとＦＱ_jの論理値が共
に１である場合に、アンドゲート４１０９がオンになる
ことにより、論理値１がラッチ４１０８にラッチされ
る。

【０３９４】続いて、１つのサンプリング周期内の時点
ｔ₈での図４２(c) に示されるオーディオブロックＲＡ
ＭＡＣＫに同期して、図４２(e) に示されるように、Ｒ
チャネルオーディオサンプルデータＳ_Rの下位バイトで
あるシンボルｗ_i,jが入力され、また、フラグＦＰ_iと
ＦＱ_jが入力される。

【０３９５】補間回路４１１０は、時点ｔ₈の後の、例
えばエッジ検出回路４１０２がサンプリングクロックＦ
s のエッジを検出する時点ｔ₁において、ラッチ４１０
７にラッチされている上位バイトと現在シンボルｗ_i,j
として入力している下位バイトとを合成することによ
り、図４２(g) に示されるように、１６ビットのＲチャ
ネルオーディオサンプルデータＳ_Rに対する補間処理を
実行する。ここで、補間回路４１１０は、オアゲート４
１１５の論理値が０の場合は、図４２(g) に示されるよ
うに入力されたＲチャネルオーディオサンプルデータＳ
_RをＤ／Ａ変換器４１１１に出力し、一方、オアゲート
４１１５の出力の論理値が１の場合には、現在入力され
ているＲチャネルオーディオサンプルデータＳ_Rを無視
し、内部にラッチしていた１周期前のサンプリング周期
におけるＲチャネルオーディオサンプルデータＳ_Rを現
在のサンプリング周期におけるＲチャネルオーディオサ
ンプルデータＳ_Rとして、Ｄ／Ａ変換器４１１１に出力
する。

【０３９６】このようにして、Ｌチャネルオーディオサ
ンプルデータＳ_L及びＲチャネルオーディオサンプルデ
ータＳ_Rが再生され、それぞれＤ／Ａ変換器４１１１で
Ｄ／Ａ変換器４１１１された後、ステレオの出力端子４
１１２からオーディオ出力として出力される。

【０３９７】前述したように、図２４のＲＡＭ２４０１
の１フレーム内の各バンクにおけるＣ１符号系列の誤り
訂正処理とＣ２符号系列の誤り訂正処理は、フレーム変
更信号によって規定される１周期内（図６参照）で、可
能な限り繰り返される。そして、この処理が途中で打ち
切られた時点において、それが含まれる系列のフラグＦ
Ｐ_i及びフラグＦＱ_jの両方の値が誤り訂正に成功して
いない旨を示す値１となっている位置のシンボルｗ_i,j
は、その時点までに誤り訂正に成功しなかったシンボル
である。このようなシンボルを含むデータについては、
上述しように、補間回路４１１０が、そのシンボルｗ
_i,jを含むオーディオデータをその直前のサンプリング
周期において出力されたオーディオデータで置き換えて
出力する補間処理を実行するのである。このようにし
て、フレーム変更信号によって規定される１周期の範囲
内で、最適な誤り訂正処理を実行することができ、その
結果に基づく最良の補間処理によって、例えばオーディ
オ音響信号の再生時に雑音の発生を極力回避することが
できる。この場合、１〜２サンプルのオーディオデータ
がその前のサンプリング周期のオーディオデータによっ
て補間された程度では、聴覚的に雑音は検知されないた
め、上述の補間処理は妥当である。復号装置：フラグイニシャル部２４３７最後に、図２４のフラグイニシャル部２４３７の詳細な
動作を説明する。

【０３９８】イニシャルブロック２４０６内のフラグイ
ニシャル部２４３７は、１タイミング前のフレーム変更
タイミングにおいて図２４のオーディオブロック２４０
５による前述したオーディオデータの再生処理（ＤＡ動
作）が完了したＲＡＭ２４０１内のフレームのフラグに
対するイニシャライズ処理（Ｉ）を実行する。

【０３９９】図４３は、フラグイニシャル部２４３７の
ブロック図である。まず、図２４のオーディオ部２４３
２からのフレーム変更信号は、カウンタ４３０１、４３
０２、及びＦ／Ｆ４３０３のそれぞれのリセット端子Ｒ
に入力し、この結果、これら各部がリセットされる。

【０４００】続いて、まず、Ｆ／Ｆ４３０３の出力端子
Ｑの出力の論理値が０となることにより、インバータ４
３０４の出力の論理値が１となり、カウンタ４３０１が
カウント可能となる。

【０４０１】そして、カウンタ４３０１は、クロックＣ
ＬＫの入力に同期して、０〜３１までの値をカウント
し、そのカウンタ値を列アドレスｉ及び行アドレスｊと
して順次出力する。この間、カウンタ４３０２は、バン
クアドレスｋとして値０を出力している。

【０４０２】上述の列アドレスｉ、行アドレスｊ、及び
バンクアドレスｋ＝０からなるアドレスは、図２４のゲ
ート２４３９を介してアドレスバス２４０８に出力され
る。同時に、前述したように、図２４のゲート２４４０
からフレームバス２４０９には、フレームアドレスｆ＝
７が出力され、また、ゲート２４４１からＷＥバス２４
１０へは、ライトイネーブルを示す信号値１が出力され
る。これと共に、ゲート２４３８からデータバス２４０
７のＰフラグ、ＦＰフラグ、及びＦＱフラグに対応する
３本線にはイニシャルデータ０、１、１が出力される。

【０４０３】アドレスバス２４０８に出力されたバンク
アドレスｋ、列アドレスｉ、及び行アドレスｊは、ＲＡ
Ｍ２４０１の下位アドレス入力端子Ａ（下位）に入力さ
れ、フレームバス２４０９に出力されたフレームアドレ
スｆ＝７は、ｍｏｄ８加算器２４１１において、アンド
ゲート２４１３を介して入力される８進カウンタ２４１
２の出力Ｃと、剰余８の加算演算により加算される。そ
して、ｍｏｄ８加算器２４１１から出力されるフレーム
アドレスｆ′が、ＲＡＭ２４０１の上位アドレス入力端
子Ａ（上位）に入力される。これによって、図２８の説
明で前述したようにして、イニシャルブロック２４０６
がアクセスするフレームアドレスが決定される。また、
ＷＥバス２４１０に出力されたライトイネーブルを示す
信号値１は、ＲＡＭ２４０１のＷＥ端子に入力される。

【０４０４】この結果、データバス２４０７に出力され
たイニシャルデータ０、１、１が、図２４のＲＡＭ２４
０１内のフレームアドレスｆ′によって定まるフレーム
のバンク０におけるそれぞれの列アドレスｉ（０≦ｉ≦
３１）及び行アドレスｊ（０≦ｊ≦３１）に、イニシャ
ルフラグ（Ｐ_i、ＦＰ_i、ＦＱ_j）（０≦ｉ≦３１、０
≦ｊ≦３１）として書き込まれる。なお、データバス２
４０７からは不定のシンボル値も書き込まれるが、この
値は任意でよい。

【０４０５】なお、上述の各アドレスに対応するアクセ
スが行われる毎に、そのアクセスに先立ってフラグイニ
シャル部２４３７内の特には図示しない制御回路は、イ
ニシャルブロックＲＡＭ要求を発生する。この結果、図
２５の優先順位決定回路２５０１からのイニシャルブロ
ックＲＡＭＡＣＫに基づいてゲート２４３８〜２４４１
がアクティブとなる。これによって、ＲＡＭ２４０１へ
のアクセスが可能となる。

【０４０６】図４３のカウンタ４３０１が０〜３１まで
の値をカウントした後、更にクロックＣＬＫが入力する
と、カウンタ４３０１のキャリーアウト端子ＣＯからカ
ウンタ４３０２のキャリーイン端子ＣＩに、キャリーア
ウト信号が出力される。この結果、カウンタ４３０２が
出力するバンクアドレスｋの値は１になる。

【０４０７】その後、カウンタ４３０１は、再び、クロ
ックＣＬＫの入力に同期して、０〜３１までの値をカウ
ントし、そのカウンタ値を列アドレスｉ及び行アドレス
ｊとして順次出力する。

【０４０８】この結果、バンクアドレスｋ＝０の場合と
同様にして、ＲＡＭ２４０１がアクセスされ、イニシャ
ルデータ０、１、１が、バンク１におけるそれぞれの列
アドレスｉ（０≦ｉ≦３１）及び行アドレスｊ（０≦ｊ
≦３１）に、イニシャルフラグ（Ｐ_i、ＦＰ_i、Ｆ
Ｑ_j）（０≦ｉ≦３１、０≦ｊ≦３１）として書き込ま
れる。

【０４０９】このようにして、バンクアドレスｋの値が
０から７まで変化すると共に上述のカウント動作が繰り
返されることにより、イニシャルデータ０、１、１が、
フレームアドレスｆ′によって定まるフレーム内の全て
のバンク０〜７におけるそれぞれの列アドレスｉ（０≦
ｉ≦３１）及び行アドレスｊ（０≦ｊ≦３１）に、イニ
シャルフラグ（Ｐ_i、ＦＰ_i、ＦＱ_j）（０≦ｉ≦３
１、０≦ｊ≦３１）として書き込まれる。

【０４１０】カウンタ４３０２が出力するバンクアドレ
スｋの値が７の状態で、図４３のカウンタ４３０１が０
〜３１までの値をカウントした後、更にクロックＣＬＫ
が入力すると、カウンタ４３０１のキャリーアウト端子
ＣＯからカウンタ４３０２のキャリーイン端子ＣＩに、
キャリーアウト信号が出力される。この結果、カウンタ
４３０２のキャリーアウト端子ＣＯからＦ／Ｆ４３０３
のセット端子Ｓにキャリーアウト信号が出力され、Ｆ／
Ｆ４３０３がセットされて、その出力の論理値が１とな
る。これにより、インバータ４３０４の出力の論理値が
０となり、カウンタ４３０１がカウント動作を停止す
る。

【０４１１】以上説明したようにして１つのフレーム内
の全てのバンクの全ての列及び行のフラグのイニシャラ
イズが終了すると、そのフレームに対するテープからＲ
ＡＭ２４０１への新たなシンボルの書込みが可能となる
（図２８参照）。＜他の実施例の態様＞以上説明した本発明の実施例で
は、Ｃ１符号系列にＦＰフラグとＰフラグが付加され、
Ｃ２符号系列にＦＱフラグが付加された上で、誤り訂正
処理が２つの系列でその記憶領域に割り当てられた時間
の範囲内で可能な限り繰り返される構成を有している
が、本発明の構成はこれに限られるものではない。即
ち、誤り訂正処理が２つの系列でその記憶領域に割り当
てられた時間の範囲内で可能な限り繰り返されるという
最も基本的な構成、或いは、Ｃ１符号系列にＰフラグは
付加されずＦＰフラグのみが付加されＣ２符号系列にＦ
Ｑフラグが付加される構成なども本発明の適用範囲であ
る。

【０４１２】また、上述の実施例では、符号シンボルの
訂正は、２シンボル誤りまでの誤りが検出された場合に
行われ、１シンボル誤りが訂正された場合のみ自系列フ
ラグが誤りなしの状態に設定されたが、本発明はこれら
のシンボル数に限定されるものではなく、誤り訂正処理
の方式によっては他のシンボル数の条件で訂正及び自系
列フラグの設定が行われるようにしてもよい。

【０４１３】更に、再生されるデジタル情報は、必ずし
もテープ（ＤＡＴ）などの記録媒体からの再生動作でな
くてもよく、無線通信などによって受信されたものであ
ってもよい。

【０４１４】

【発明の効果】本発明の第１の態様によれば、第１の符
号シンボル系列に対する第１の誤り訂正手段による誤り
訂正処理と、第２の符号シンボル系列に対する第１の誤
り訂正手段による誤り訂正処理とが、記憶領域に割り当
てられた時間の範囲内で、交互に実行させられることに
より、記憶領域に割り当てられた時間の範囲内で可能な
限りの誤り訂正処理を実行することが可能となる。

【０４１５】本発明の第２の態様によれば、第１及び第
２の符号シンボル系列に対応して第１及び第２のフラグ
が設けられ、これらのフラグによって正しくない誤り訂
正の可能性を防止することが可能となる。

【０４１６】より具体的には、自系列に対応して設けら
れる第１又は第２のフラグの状態が自系列にシンボル誤
りがあることを示す状態に設定されている場合に、自系
列上のシンボル誤りが検出され訂正されることにより、
誤り訂正処理が終了した系列に対するそれ以上の無駄な
誤り訂正処理の実行を防止することが可能となる。

【０４１７】この場合、例えば３シンボル以上の誤りが
検出された場合には誤り訂正処理を実行されず、例えば
２シンボル誤りが検出された場合は誤ったシンボルは一
応訂正されるが訂正が行われた自系列に対応する自系列
フラグの値はシンボル誤りがあることを示す状態のまま
にされることにより、次回の同じ系列の処理においても
う１回誤り訂正処理が実行させることができ、正しくな
い誤り訂正の可能性を防止することが可能となる。

【０４１８】更に、自系列上の何れかの符号シンボルに
対して訂正が行われた場合に、その符号シンボルが含ま
れる逆系列に対応して設けられる逆系列フラグの状態
が、その逆系列にシンボル誤りがあることを示す状態に
設定されることにより、その符号シンボルに対してその
符号シンボルが含まれる逆系列の訂正時に再度誤り訂正
処理が試みられることにより、自系列でのその符号シン
ボルに対する訂正が正しくない訂正であった場合に、そ
の誤った符号シンボルがそのまま出力されてしまう事態
を防止することができ、例えばオーディオ音響信号の再
生時における雑音発生を抑止することが可能となる。

【０４１９】そして、記憶領域に割り当てられた時間が
経過した時点において、記憶領域上の各情報シンボルに
おいて、それが含まれる第１の符号シンボル系列の第１
のフラグ及び第２の符号シンボル系列の第２のフラグの
少なくとも一方の状態がシンボル誤りがあることを示す
状態である場合には、その情報シンボルからはそれに対
応するデジタル情報は再生されず、そのデジタル情報は
他のデジタル情報から補間して再生されるように構成さ
れることにより、最適な誤り訂正処理及びその結果に基
づく最良の補間処理を実行することができ、例えばオー
ディオ音響信号の再生時に雑音の発生を極力回避するこ
とが可能となる。

【０４２０】本発明の第３の態様によれば、記憶領域上
の書込み符号シンボル系列のそれぞれにおいて、その系
列に対して符号シンボル書込み手段により１つでも符号
シンボルの書込みが行われたか否かを示す第３のフラグ
（Ｐフラグ）が設けられ、第３のフラグの状態が符号シ
ンボルの書込みが行われたことを示す状態に設定されて
いる書込み符号シンボル系列に対してのみ、第１回目の
シンボル誤りの検出及び訂正が行われることによって、
全ての符号シンボルが誤っている符号シンボル系列に対
して正しくない誤り訂正がなされてしまう可能性を防止
することが可能となる。

【０４２１】加えて、本発明の第１〜第３の態様におい
て、各第１の符号シンボル系列に付加される第１及び第
３のフラグ、並びに各第２の符号シンボル系列に付加さ
れる第２のフラグは、各符号シンボル系列毎に例えば１
ビットの容量しか必要としないため、フラグを設けたこ
とによるメモリ容量の増大は最小限に抑えることが可能
となる。

【０４２２】しかも、上述した単純なフラグ制御アルゴ
リズムを、各符号シンボル系列に対する誤り訂正処理の
繰り返し処理と組み合せることで、より訂正能力の高い
誤り訂正処理を実現することが可能となる。

【図面の簡単な説明】

【図１】２重化リード・ソロモン符号の説明図である。

【図２】フラグを使用した誤り訂正処理の説明図であ
る。

【図３】フラグを使用した誤り訂正処理の動作例の説明
図（その１）である。

【図４】フラグを使用した誤り訂正処理の動作例の説明
図（その２）である。

【図５】符号化装置のブロック図である。

【図６】オーディオサンプルデータの入出力タイミング
チャートである。

【図７】オーディオサンプルデータの入出力動作の説明
図（その１）である。

【図８】オーディオサンプルデータの入出力動作の説明
図（その２）である。

【図９】オーディオサンプルデータの入出力動作の説明
図（その３）である。

【図１０】オーディオサンプルデータの入出力動作の説
明図（その４）である。

【図１１】オーディオサンプルデータの入出力動作の説
明図（その５）である。

【図１２】オーディオサンプルデータの入出力動作の説
明図（その６）である。

【図１３】符号化／復号化の説明図である。

【図１４】オーディオサンプルデータの記録／再生動作
の説明図（その１）である。

【図１５】オーディオサンプルデータの記録／再生動作
の説明図（その２）である。

【図１６】オーディオサンプルデータの記録／再生動作
の説明図（その３）である。

【図１７】オーディオサンプルデータの記録／再生動作
の説明図（その４）である。

【図１８】オーディオサンプルデータの記録／再生動作
の説明図（その５）である。

【図１９】テープ上のトラック配置を示した図である。

【図２０】トラックフォーマットを示した図である。

【図２１】ブロックフォーマットを示した図である。

【図２２】回転ヘッドの説明図である。

【図２３】メインＩＤのデータ構成図である。

【図２４】復号装置のブロック図（その１）である。

【図２５】復号装置のブロック図（その２）である。

【図２６】回転ヘッドのトレース例を示した図である。

【図２７】再生データの例を示した図である。

【図２８】復号装置の各ブロックのフレームアクセス動
作を示した動作タイミングチャートである。

【図２９】復号装置の各ブロックのアクセス時にＲＡＭ
２４０１に対して指定されるフレームアドレスの関係を
示した図である。

【図３０】シンドローム計算部のブロック図である。

【図３１】フラグ判定回路３００２の動作説明図であ
る。

【図３２】シンドローム制御回路の動作フローチャート
である。

【図３３】シンドローム計算部の動作タイミングチャー
ト（その１）である。

【図３４】シンドローム計算部の動作タイミングチャー
ト（その２）である。

【図３５】ＥＣＣ訂正部のブロック図である。

【図３６】訂正制御装置の動作フローチャートである。

【図３７】シンボル訂正と逆系列フラグのセットに関す
る動作フローチャートである。

【図３８】ＥＣＣ訂正部の動作タイミングチャート（そ
の１）である。

【図３９】ＥＣＣ訂正部の動作タイミングチャート（そ
の２）である。

【図４０】シンドローム計算部とＥＣＣ訂正部の動作タ
イミングの関係図である。

【図４１】オーディオ部のブロック図である。

【図４２】オーディオ部の動作タイミングチャートであ
る。

【図４３】フラグイニシャル部のブロック図である。

【符号の説明】

５０１Ｃ２符号器５０２Ｃ１符号器５０３記憶回路２２０１シリンダ２２０１Ａ、２２０１Ｂ回転ヘッド２２０２磁気テープ２４０１ＲＡＭ、２４０２受信ブロック２４０３シンドロームブロック２４０４ＥＣＣブロック２４０５オーディオブロック２４０６イニシャルブロック２４０７データバス２４０８アドレスバス２４０９フレームバス２４１０ＷＥバス２４１１ｍｏｄ８加算器２４１２８進カウンタ２４１３アンドゲート２４１４インバータ２４１５入力端子２４１６再生データ受信部２４１７〜２４２０、２４２３〜２４２５、２４２８〜
２４３１、２４２３〜２４２５、２４３４〜２４３６、
２４３８〜２４４１ゲート２４２１シンドローム計算部２４２２、２４２７、２４３３ラッチ２４２６ＥＣＣ訂正部２４３２オーディオ部２４３７フラグイニシャル部２５０１優先順位決定回路３００１シンドローム計算回路３００２フラグ判定回路３００３シンドローム制御回路３００４Ｊカウンタ３００５Ｉカウンタ３００６Ｋカウンタ３００７Ｔ型Ｆ／Ｆ３００８、３０１０ＳＲ型Ｆ／Ｆ３００９オアゲート３０１１〜３０１４ゲート３０１５インバータ３５０１訂正用ＲＡＭ３５０２訂正制御回路３５０３、３５０４〜３５０７ゲート３５０８、３５１２インバータ３５０９〜３５１１ゲート３５１３〜３５１６アンドゲート３５１７、３５１８オアゲート４１０１Ｆs カウンタ４１０２エッジ検出回路４１０３、４１０４Ｆ／Ｆ４１０５、４１０９アンドゲート４１０６、４１１５オアゲート４１０７、４１０８ラッチ４１１０補間回路４１１１Ｄ／Ａ変換器４１１２出力端子４１１３Ｆs 発振器４１１４アドレスコンバータ４３０１、４３０２カウンタ４３０３Ｆ／Ｆ４３０４インバータｗ_i,j、ｚ_i,j シンボルＦＰ、ＦＰ_i、ＦＱ、ＦＱ_j、ＰフラグＳ_L ＬチャネルオーディオサンプルデータＳ_R ＲチャネルオーディオサンプルデータＦs サンプリングクロックｎカウンタ値 Lower 下位バイト指定クロックＡ_L ＬチャネルアドレスＡ_R Ｒチャネルアドレスｉ_L Ｌチャネル列アドレスｊ_L Ｌチャネル行アドレスｋ_L Ｌチャネルバンクアドレスｉ_R Ｒチャネル列アドレスｊ_R Ｒチャネル行アドレスｋ_R ＲチャネルバンクアドレスＡ_RD 読出しアドレスｉ_RD 読出し列アドレスｊ_RD 読出し行アドレスｋ_RD 読出しバンクアドレスＷ₁、Ｗ₂ メインＩＤｉ列アドレスｊ行アドレスｋバンクアドレスｆ、ｆ′ フレームアドレスＲ／Ｗリードライト信号Ｄ_in 入力データＤ_out 出力データ

Claims

【特許請求の範囲】

【請求項１】情報シンボルとその誤りを訂正するパリ
ティシンボルとかなる符号シンボルを入力し、該符号シ
ンボルを複数の列と複数の行とからなる記憶領域上の所
定の領域に書き込む符号シンボル書込み手段と、前記符号シンボルが書き込まれた前記記憶領域上の前記
行又は列の符号シンボル系列の何れか一方に対応する第
１の符号シンボル系列のそれぞれについて、該第１の符
号シンボル系列上のシンボル誤りを検出し訂正する第１
の誤り訂正手段と、前記符号シンボルが書き込まれた前記記憶領域上の前記
第１の符号シンボル系列とは異なる前記行又は列の何れ
か一方に対応する第２の符号シンボル系列のそれぞれに
ついて、該第２の符号シンボル系列上のシンボル誤りを
検出し訂正する第２の誤り訂正手段と、前記第１の誤り訂正手段と前記第２の誤り訂正手段に対
して、前記記憶領域に割り当てられた時間の範囲内で、
交互にそれぞれの誤り訂正処理を実行させ、前記記憶領
域に割り当てられた時間が経過した時点における前記記
憶領域上の情報シンボルに基づいて該情報シンボルに対
応するデジタル情報を再生する誤り訂正実行制御手段
と、を有することを特徴とする誤り訂正装置。
【請求項２】情報シンボルとその誤りを訂正するパリ
ティシンボルとかなる符号シンボルを入力し、該符号シ
ンボルを複数の列と複数の行とからなる記憶領域上の所
定の領域に書き込む符号シンボル書込み手段と、前記符号シンボルが書き込まれた前記記憶領域上の前記
行又は列の符号シンボル系列の何れか一方に対応する第
１の符号シンボル系列のそれぞれについて、該第１の符
号シンボル系列に対応して設けられる第１のフラグの状
態が該第１の符号シンボル系列にシンボル誤りがあるこ
とを示す状態に設定されている場合に、該第１の符号シ
ンボル系列上のシンボル誤りを検出し訂正すると共に、
該第１の符号シンボル系列上の何れかの前記符号シンボ
ルに対して訂正を行った場合に、該符号シンボルが含ま
れる前記第２の符号シンボル系列に対応して設けられる
第２のフラグの状態を、該第２の符号シンボル系列にシ
ンボル誤りがあることを示す状態に設定し、前記第１の
符号シンボル系列上でシンボル誤りを検出しなかった場
合又は所定数までのシンボル誤りの検出及び訂正を行っ
た場合に、前記第１の符号シンボル系列に対応して設け
られる前記第１のフラグの状態を、前記第１の符号シン
ボル系列にシンボル誤りがないことを示す状態に設定す
る第１の誤り訂正手段と、前記符号シンボルが書き込まれた前記記憶領域上の前記
第１の符号シンボル系列とは異なる前記行又は列の何れ
か一方に対応する第２の符号シンボル系列のそれぞれに
ついて、該第２の符号シンボル系列に対応して設けられ
る前記第２のフラグの状態が該第２の符号シンボル系列
にシンボル誤りがあることを示す状態に設定されている
場合に、該第２の符号シンボル系列上のシンボル誤りを
検出し訂正すると共に、該第２の符号シンボル系列上の
何れかの前記符号シンボルに対して訂正を行った場合
に、該符号シンボルが含まれる前記第１の符号シンボル
系列に対応して設けられる前記第１のフラグの状態を、
該第１の符号シンボル系列にシンボル誤りがあることを
示す状態に設定し、前記第２の符号シンボル系列上でシ
ンボル誤りを検出しなかった場合又は所定数までのシン
ボル誤りの検出及び訂正を行った場合に、前記第２の符
号シンボル系列に対応して設けられる前記第２のフラグ
の状態を、前記第２の符号シンボル系列にシンボル誤り
がないことを示す状態に設定する第２の誤り訂正手段
と、前記第１の誤り訂正手段と前記第２の誤り訂正手段に対
して、前記記憶領域に割り当てられた時間の範囲内で、
交互にそれぞれの誤り訂正処理を実行させ、前記記憶領
域に割り当てられた時間が経過した時点における前記記
憶領域上の情報シンボル及び該情報シンボルに対応する
前記第１のフラグ及び前記第２のフラグの状態に基づい
て該情報シンボルに対応するデジタル情報を再生する誤
り訂正制御手段と、を有することを特徴とする誤り訂正装置。
【請求項３】前記第１の誤り訂正手段は、前記第１の
符号シンボル系列上で２シンボルまでのシンボル誤りを
検出した場合に、該シンボル誤りを検出した前記第１の
符号シンボル系列上の前記符号シンボルを訂正し、前記第２の誤り訂正手段は、前記第２の符号シンボル系
列上で２シンボルまでのシンボル誤りを検出した場合
に、該シンボル誤りを検出した前記第２の符号シンボル
系列上の前記符号シンボルを訂正する、ことを特徴とする請求項２に記載の誤り訂正装置。
【請求項４】前記第１の誤り訂正手段は、前記第１の
符号シンボル系列上でシンボル誤りを検出しなかった場
合又は任意の１つのみのシンボル誤りの検出及び訂正を
行った場合に、前記第１の符号シンボル系列に対応して
設けられる前記第１のフラグの状態を、前記第１の符号
シンボル系列にシンボル誤りがないことを示す状態に設
定し、前記第２の誤り訂正手段は、前記第２の符号シンボル系
列上でシンボル誤りを検出しなかった場合又は任意の１
つのみのシンボル誤りの検出及び訂正を行った場合に、
前記第２の符号シンボル系列に対応して設けられる前記
第２のフラグの状態を、前記第２の符号シンボル系列に
シンボル誤りがないことを示す状態に設定する、ことを特徴とする請求項２又は３の何れか１項に記載の
誤り訂正装置。
【請求項５】前記符号シンボル書込み手段は、前記入
力した符号シンボルを前記記憶領域に書き込む場合に、
前記第１の符号シンボル系列又は前記第２の符号シンボ
ル系列のうち書込みが行われる方向の符号シンボル系列
である書込み符号シンボル系列のそれぞれにおいて、１
つでも前記符号シンボルの書込みを行った場合には該書
込み符号シンボル系列に対応して設けられる第３のフラ
グの状態を、該書込み符号シンボル系列に前記符号シン
ボルの書込みが行われたことを示す状態に設定し、前記第１の誤り訂正手段又は前記第２の誤り訂正手段の
うち前記書込み符号シンボル系列に対応するものは、前
記符号シンボルが書き込まれた前記記憶領域上の前記書
込み符号シンボル系列のそれぞれに対する第１回目のシ
ンボル誤りの検出及び訂正時に、該書込み符号シンボル
系列に対応する前記第３のフラグの状態が該書込み符号
シンボル系列に前記符号シンボルの書込みが行われたこ
とを示す状態に設定されている場合においてのみ、該書
込み符号シンボル系列上のシンボル誤りを検出し訂正す
る、ことを特徴とする請求項２乃至４の何れか１項に記載の
誤り訂正装置。
【請求項６】前記誤り訂正制御手段は、前記記憶領域
上の情報シンボルを再生する場合に、該情報シンボルに
対応する前記第１のフラグ及び前記第２のフラグの状態
が、それらに対応する前記第１の符号シンボル系列及び
前記第２の符号シンボル系列の両方にシンボル誤りがな
いことを示す状態である場合に、該情報シンボルからそ
れに対応する前記デジタル情報を再生し、前記第１のフ
ラグ及び前記第２のフラグの状態に対応する前記第１の
符号シンボル系列及び前記第２の符号シンボル系列の少
なくとも一方にシンボル誤りがあることを示す状態であ
る場合に、該情報シンボルからはそれに対応する前記デ
ジタル情報は再生せず、該デジタル情報を他の前記デジ
タル情報から補間して再生する、ことを特徴とする請求項２乃至５の何れか１項に記載の
誤り訂正装置。
【請求項７】前記記憶領域に記憶される前記符号シン
ボルは、インタリーブ処理が施されている、ことを特徴とする請求項１乃至７の何れか１項に記載の
誤り訂正装置。