JPH0783275B2 - エラ−訂正符号の復号装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタルビデオ信号を回転ヘッドにより
磁気テープに記録し、また、磁気テープからディジタル
ビデオ信号を回転ヘッドにより再生する構成のディジタ
ルVTRのエラー訂正符号の復号装置に使用して好適な復
号装置に関する。

〔発明の概要〕

この発明は、ディジタルデータの２次元配列の互いに異
なる２つの方向例えば横方向及び縦方向の夫々に第１の
エラー訂正符号（外符号と称する）及び第２のエラー訂
正符号（内符号と称する）の符号化がなされたエラー訂
正符号の復号装置において、 内符号の復号装置12により復号された出力を大容量のメ
モリ13に供給し、このメモリ13により、ディジタルデー
タの時系列を外符号のデータ系列に変換し、メモリの出
力を外符号の復号装置14に供給することにより、このメ
モリ13を外符号のデータ系列への変換のみならず、ディ
シャフリング及び変速再生時のデータの復元にも兼用す
ることを可能としたもののエラー情報の処理に関する。

この発明は、メモリ13から外符号の復号装置14にエラー
情報が出力されることに注目し、ディジタルVTRの再生
動作によって、エラー情報の処理の制御を変えるもので
ある。つまり、この発明は、通常再生時或いはスローモ
ーション再生時には、内符号の復号結果のデータ及びエ
ラーフラグを外符号の復号装置に供給し、高速再生時に
は、内符号の符号により、エラーが検出されたデータの
書き込みを禁止し、エラーが無い再生データのみをバッ
ファメモリに書き込むと共に、以前に再生に供せられた
データか、新たに再生されたデータかを区別するフラグ
を形成するようにしたものである。

〔従来の技術〕

ディジタルビデオ信号の記録／再生を行うディジタルVT
Rにおいて、ドロップアウト等によるバーストエラーに
対して有効なエラー訂正符号として、データの２次元配
列に対して、横方向及び縦方向の夫々の符号化を行う積
符号が知られている。

第７図は、積符号をエラー訂正符号として用いた従来の
ディジタルVTRの再生回路の構成を示す。磁気テープ38
から回転ヘッド37により再生されたディジタル信号が図
示せずも回転トランスを介して再生入力部41に供給され
る。再生入力部41には、クロック再生用のPLL回路，直
列→並列変換回路，ブロック同期信号検出回路，アドレ
ス再生回路等が設けられている。再生入力部41の出力が
内符号のデコーダ42に供給され、内符号の復号処理が行
われる。

再生データの時系列は、内符号のデータ系列の順序と一
致している。従って、内符号のデコーダ42では、データ
の並び替えを行う必要がない。

内符号により訂正された再生データが外符号のデコーダ
43及びマルチプレクサ44の一方の入力に供給され、デコ
ーダ43により外符号の復号処理を受ける。マルチプレク
サ44の他方の入力には、外復号のデコーダ43の出力が供
給されている。このマルチプレクサ44は、再生時のテー
プ速度が記録時のテープ速度に等しい通常再生時には、
外符号のデコーダ43の出力を選択して出力し、再生時の
テープ速度が記録時のテープ速度とは異なる変速再生時
には、外符号のデコーダ43をバイパスする。

外符号のデコーダ43の出力には、内符号及び外符号の夫
々のエラー訂正処理がなされたディジタルデータが得ら
れる。このディジタルデータがマルチプレクサ44を介し
て大容量のバッファメモリ45に書き込まれる。このバッ
ファメモリ45は、例えば３フィールド分のディジタルデ
ータを記憶することができる。

バッファメモリ45への書き込みは、内符号の符号ブロッ
クの２個毎に付加されているブロックアドレスに従って
なされる。バッファメモリ45は、磁気テープ38に形成さ
れているトラックの傾きと回転ヘッド37の走査軌跡の傾
きとが一致しなくなる変速再生時のデータ処理のために
設けられている。変速再生時には、データが断片的に再
生され、バッファメモリ45に記憶されるデータも断片的
なものとなる。バッファメモリ45では、断片的に再生さ
れるデータの同一フィールドのもの同士をまとめて出力
する。変速再生時では、外符号の符号ブロックを形成す
るデータがそろわないために、マルチプレクサ44によ
り、外符号のデコーダ43がバイパスされ、外符号の復号
がなされない。

バッファメモリ45から読み出された出力がディシャフリ
ング回路46に供給される。ディシャフリング回路46は、
データ系列の順序を元の順序に戻すために、記録回路に
設けられているシャフリング回路と逆のデータの並び替
えの処理を行う。シャフリングした状態で記録／再生を
行い、ディシャフリングを施すことにより、エラーが１
箇所に集中することが防止される。ディシャフリング回
路46は、メモリにより構成されている。このメモリの容
量は、シャフリングの単位の長さに応じたものとなる。

ディシャフリング回路46の出力がエラー修整回路47に供
給される。エラー修整回路47は、エラーサンプルデータ
をその周辺の正しいサンプルデータにより補間する。エ
ラー修整回路47の出力がD/Aコンバータ48に供給され、
出力端子49にアナログ再生ビデオ信号が得られる。

〔発明が解決しようとする問題点〕

上述の従来のエラー訂正装置の復号装置は、外符号のデ
コーダ43において、内符号の系列から外符号の系列への
並び替えのために、大容量のメモリを必要とする欠点が
あった。また、ディシャフリング回路46において、ディ
シャフリングの単位長に応じた容量のメモリが必要とさ
れる。

そこで本出願人は、内符号のデコーダと外符号のデコー
ダとの間に、大容量のバッファメモリを配し、このバッ
ファメモリにより外符号系列への変換，ディシャフリン
グ及び変速再生時のデータ復元を兼用するようにしたエ
ラー訂正符号の復号装置を出願した。

ところで、従来の復号装置は、変速再生時に外符号の復
号をバイパスし、内符号の復号のみを行い、内符号の復
号によりエラーが無いとされたデータのみをバッファメ
モリ45に書き込んでいた。特に、変速再生時には、再生
データが断片的なものとなるため、バッファメモリ45に
更新されずに残っている過去のデータが多くなる。この
ような過去のデータは、再生画質を劣化させるので、上
述のように、書き込まれたデータを一旦読み出したら、
過去のデータであることを示すフラグを発生させてい
た。

しかしながら、上述の先に出願したエラー訂正符号の復
号装置のようなバッファメモリを内符号のデコーダ及び
外符号のデコーダの間に配する構成の場合、従来のよう
に、内符号の復号の結果、エラーが残留している時に、
バッファメモリへの書き込みを禁止すると、内符号の符
号ブロックの中の一部のデータしかエラーでない場合で
も、その符号ブロック全体が書き込まれず、外符号のエ
ラー訂正能力を充分に引き出せない欠点があった。

従って、この発明の目的は、通常再生時或いはスローモ
ーション再生時において、外符号の訂正能力を有効に利
用でき、エラー訂正能力の向上が図られたエラー訂正符
号の復号装置を提供することにある。

〔問題点を解決するための手段〕

この発明は、所定量単位のディジタルデータからなる２
次元配列の互いに異なる第１の方向及び第２の方向に位
置するディジタルデータの系列の夫々に、第１のエラー
訂正符号及び第２のエラー訂正符号の符号化がなされた
ディジタル信号が所定速度で走行する記録媒体に記録さ
れ、この記録媒体から再生したディジタル信号の復号を
行うエラー訂正符号の復号装置において、 第２のエラー訂正符号の復号を行う第２の復号装置と、
第２の復号装置の復号出力が供給され、復号出力の時系
列を第１のエラー訂正符号の系列に変換するメモリと、
メモリの出力が供給される第１のエラー訂正符号の復号
を行う第１の復号装置と、メモリに書き込まれるデータ
の付随情報を記憶するフラグメモリと、記録媒体を所定
速度で走行させて再生する通常再生時には、第２の復号
装置の復号出力をメモリに書き込むと共に復号出力のエ
ラーフラグを付随情報としてフラグメモリに書き込み、
記録媒体を所定速度よりも大なる速度で走行させて再生
する高速再生時には、第２の復号装置の復号出力のうち
で、エラーがないデータのみをメモリに書き込むと共
に、エラーがないデータであることを示す第１のフラグ
を付随情報として、フラグメモリに書き込み、メモリか
らエラーがないデータが読み出される際には、読み出さ
れたことを示す第２のフラグを第１のフラグに代えてフ
ラグメモリに書き込むように制御するメモリ制御手段と
を備えたことを特徴とするエラー訂正符号の復号装置で
ある。

〔作用〕

内符号のデコーダ12と外符号のデコーダ14との間にバッ
ファメモリを設け、このバッファメモリによって内符号
の系列から外符号の系列への変換を行なう。従って、変
速再生時のデータ復元とデータ系列の並び替えとをバッ
ファメモリによって兼用することができ、必要とするメ
モリ容量が減少し、ハードウエアの規模を小さくでき
る。また、スローモーション再生動作時に、再生データ
をバッファに貯えることができるので、外符号の復号が
可能となる。

また、通常再生時及びスローモーション再生動作時に
は、内符号のデコーダ12により復号されたデータ及びエ
ラーフラグをバッファメモリ及びフラグメモリに記憶
し、これらデータ及びエラーフラグを外符号のデコーダ
14に出力している。一方、高速再生時には、エラーがな
いデータのみをバッファメモリに書き込み、エラーがな
いデータであることを示す第１のフラグをフラグメモリ
に書き込み、このエラーがないデータが読み出される
と、読み出されたことを示す第２のフラグが第１のフラ
グに替えてフラグメモリに書き込まれる。このような動
作によって、外符号のエラー訂正能力を有効に利用する
ことができ、エラー訂正能力を向上させることができ
る。

〔実施例〕

以下、この発明をディジタルVTRのエラー訂正符号の復
号装置に適用した実施例について図面を参照して説明す
る。この実施例の説明は、以下の順序に従ってなされ
る。

a.記録回路 b.再生回路 c.バッファメモリ13の構成 d.エラー情報の処理 a.記録回路 第３図は、この一実施例の記録回路の構成を示すもので
ある。１で示す入力端子からA/Dコンバータ２にアナロ
グビデオ信号が供給去れ、１サンプルが例えば８ビット
に量子化されたディジタルビデオ信号が形成され、この
ディジタルビデオ信号が外符号のエンコーダ３に供給さ
れる。外符号のエンコーダ３において、外符号例えば
（ｍ＋2,m）リード・ソロモン符号の符号化がなされ
る。

外符号のエンコーダ３からのディジタルビデオデータ及
び外符号のパリティシンボルがシャフリング回路４に供
給される。シャフリング回路４は、ディジタルビデオデ
ータの順序を変更することにより、変速再生時のような
エラーが多い時でも、エラーが集中することを防止する
ために設けられている。シャフリング回路４の出力デー
タが内符号のエンコーダ５に供給され、内符号例えば
（ｉ＋2,i）リード・ソロモン符号の符号化がなされ
る。この一実施例では、従来から知られている第５図に
示すような積符号を用いている。

つまり、ディジタルビデオデータの連続するｍ個のシン
ボル（サンプル）毎に外符号の符号化がなされ、２個の
パリティシンボルが生成され、この（ｍ＋２）個のシン
ボルにより、外符号の符号ブロックBOが形成される。外
符号の符号ブロックBOがｉ列並べられ、複数の外符号の
符号ブロックBOを横断するｉ個のシンボルに対して、内
符号の符号化がなされる。（ｉ＋２）個のシンボルから
なる内符号ブロックBIが横方向にｎ個並べられ、全体と
して、〔（ｍ＋２）×ｎ〕個の内符号ブロックBIによ
り、積符号の単位が構成される。

内符号のエンコーダ５からの出力データが記録出力部６
に供給される。記録出力部６には、並列→直列変換器，
記録アンプ等が含まれている。記録出力部６からの記録
信号が回転トランス（図示せず）を介して回転ヘッド７
に供給され、磁気テープ８に記録される。

磁気テープ８に記録する場合には、第６図に示すよう
に、２個の内符号ブロックBI（斜線がパリティを示す）
の先頭に同期信号SYNC及びアドレスADが付加されて、１
個の同期ブロックBSが構成される。実際には、回転ヘッ
ド７は、２個１組の回転ヘッドが２組180゜の角間隔で
配された４個の回転ヘッドの構成とされている。一方の
回転ヘッドの対の１回の走査の後半区間と、他方の回転
ヘッドの対の１回の走査の前半区間とで形成されるトラ
ックに50H（H:水平区間）分のカラービデオデータを記
録している。50H分のデータの中で、１個の回転ヘッド
により記録／再生されるデータ量により、第５図に示す
積符号のブロックが形成される。

b.再生回路 磁気テープ８から回転ヘッド７により再生された信号
は、回転トランス（図示せず）を介して第４図に示すよ
うに、再生入力部11に供給される。再生入力部11には、
再生データと同期しているクロックを再生するPLL回
路，直列→並列変換回路，ブロック同期検出回路，アド
レス再生回路等が設けられている。再生データの時系列
は、内符号の時系列と対応しており、内符号のデコーダ
12に供給されることにより、内符号の復号がなされる。
内符号のデコーダ12は、（ｉ＋2,i）リード・ソロモン
符号のエラー訂正及び残留エラーの検出を行うものであ
る。

内符号のデコーダ12の出力データがバッファメモリ13に
供給される。バッファメモリ13は、後述するようにデー
タを記憶する大容量のバッファメモリとエラー情報を記
憶するフラグメモリとにより構成されている。フラグメ
モリには、通常再生時及びスローモーション再生時に、
内符号のデコーダ12の復号出力データに付随するエラー
フラグが記憶される。一方、高速再生時には、過去のデ
ータと新たな再生データとを区別するためのN/Oフラグ
がフラグメモリに記憶される。

バッファメモリ13から出力される再生ビデオデータ及び
エラーフラグが外符号のデコーダ14に供給される。外符
号のデコーダ14は、（ｍ＋2,m）リード・ソロモン符号
の復号を行うものである。バッファメモリ13からの出力
データの時系列は、外符号の系列であるため、外符号の
デコーダ14には、内符号系列から外符号系列への変換の
ためのメモリを設ける必要がない。この外符号のデコー
ダ14では、バッファメモリ13から読み出されたエラーフ
ラグがエラー情報として扱われ、外符号のデコーダ14に
おいては、１個の外符号のブロックBO内の１個のエラー
シンボルを訂正する通常のエラー訂正又はエラーフラグ
を用いたポインタイレージャ訂正がなされる。

外符号のデコーダ14の出力データがエラー修整回路15に
供給される。エラー修整回路15は、外符号のデコーダ14
により訂正できないエラーデータを補間するためのもの
である。このエラー修整回路15の出力データがD/Aコン
バータ16を介して出力端子17に取り出される。磁気テー
プ８の速度が記録時より高速とされる高速再生時では、
外符号ブロックを構成するデータが殆どそろわないため
に、内符号の復号のみがなされ、外復号の復号が行われ
ない。この場合には、エラー修整回路15だけで、エラー
の修整がなされる。

c.バッファメモリ13の構成 バッファメモリ13について、第１図を参照して説明す
る。この第１図は、バッファメモリ13として、ダイナミ
ックRAMを用いた構成である。

第１図において、21は、ディジタルビデオ信号を記憶す
るバッファメモリであり、22は、エラー情報を記憶する
フラグメモリであり、23は、メモリ制御回路である。バ
ッファメモリ21には、８個の直列→並列変換回路24A,24
B,・・・24Hを介して入力データが供給される。また、
バッファメモリ21の出力データは、８個の並列→直列変
換回路25A,25B,・・・25Hを介して取り出される。

入力データは、１サンプルデータの８ビット並列のもの
で、最上位ビットから順に１ビットずつ、直列→並列変
換回路24A〜24Hの夫々に供給される。直列→並列変換回
路24A〜24Hの夫々からは、各ビット毎に15ビット並列と
されたデータが形成される。バッファメモリ21の15ビッ
ト並列の出力データの夫々が並列→直列変換回路25A〜2
5Hの夫々により、直列データとされ、８ビット並列の出
力データが得られる。

フラグメモリ22には、ラッチ26からの１ビットのエラー
フラグが供給され、フラグメモリ22から読み出されたエ
ラーフラグがラッチ27に取り込まれる。端子28からラッ
チ26に、内符号のデコーダ12からのエラーフラグが供給
される。ラッチ27から出力端子29に取り出されたエラー
フラグがバッファメモリ21から読み出されたデータと共
に、外符号のデコーダ14に供給される。

メモリ制御回路23には、端子30からの書き込みクロック
が供給されると共に、端子31からの読み出しクロックが
供給される。更に、メモリ制御回路23に、端子32からの
再生モード信号が供給される。再生モード信号は、記録
時のテープ速度と再生時のテープ速度とが等しい通常再
生動作並びに記録時のテープ速度より再生時のテープ速
度が遅いスローモーション再生動作の時に例えばハイレ
ベルとなり、記録時のテープ速度より再生時のテープ速
度が早い時に例えばローレベルとなる。

メモリ制御回路23は、バッファメモリ21及びフラグメモ
リ22に共通のアドレス（ADD），行アドレスストローブ
信号（RAS），列アドレスストローブ信号（CAS）を発生
すると共に、バッファメモリ21のライトイネーブル信号
WE,フラグメモリ22のライトイネーブル信号RWE及びラッ
チパルスを発生する。書き込みクロックは、入力データ
と同期し、読み出しクロックは、基準のクロックから形
成される。従って、バッファメモリ21により時間軸変動
分の除去が行われる。

また、第１図では、省略されているが、同期ブロックBS
毎の再生アドレスがメモリ制御回路23に供給され、書き
込みアドレスがこの再生アドレスに基づいて決定され
る。メモリ制御回路23では、書き込みアドレス又は読み
出しアドレスの一方又は両者を制御することにより、内
符号系列から外符号系列への変換と、ディシャフリング
とが実行される。アドレス制御は、バッファメモリ21と
フラグメモリ22とで共通になされるので、出力データの
各サンプルデータとエラーフラグとは、同期したものと
なる。

d.エラー情報の処理 内符号のデコーダ12からのデータの内で、サンプルグル
ープ毎に入力されるエラーフラグの処理について第１図
及び第２図を参照して説明する。

第２図Ａは、読み出しサイクル（Ｒ）及び書き込みサイ
クル（Ｗ）を規定するタイミング信号である。第２図Ｂ
は、バッファメモリ21及びフラグメモリ22に供給される
アドレスADDを示す。アドレスは、最初に列アドレスが
セットされ、次ぎに行アドレスがセットされる。第２図
Ｃは、列アドレスストローブ信号RASを示し、第２図Ｄ
は、行アドレスストローブ信号CASを示す。

バッファメモリ21は、アドレスADDが確定し、アドレス
ストローブ信号RAS,CASが順次ローレベルとされて列ア
ドレス及び行アドレスが順次読み込まれ、ライトイネー
ブル信号が立ち上がることにより、読み出し動作を行
い、ストローブ信号RAS,CASが順次ローレベルとされて
アドレスが読み込まれ、ライトイネーブル信号が立ち下
がると、書き込み動作を行う。フラグメモリ22の書き込
み動作及び読み出し動作も同様であるが、バッファメモ
リ21とは別のライトイネーブル信号RWEにより制御され
る。

第２図Ｅ及び第２図Ｆは、通常再生動作時のライトイネ
ーブル信号WE及びRWEの例を夫々示している。第２図Ｅ
に示すライトイネーブル信号WEは、書き込みサイクルで
常にローレベルに立ち下がる。従って、バッファメモリ
21には、入力される再生データが順次書き込まれる。

第２図Ｆにおいて、33a及び34aで示すように、フラグメ
モリ22のライトイネーブル信号RWEは、指定されたアド
レスのエラーフラグの読み出し直後にローレベルとさ
れ、この指定されたアドレスにエラーが有ることを示す
エラーフラグが一旦書き込まれる。ライトイネーブル信
号WEのローレベルの区間33bにバッファメモリ21に書き
込まれるデータがエラーの無い場合には、ライトイネー
ブル信号RWEのローレベルの区間33cにおいて、エラーの
無いことを示すエラーフラグがフラグメモリ22に書き込
まれ、既に一旦書き込まれたエラーが有ることを示すエ
ラーフラグとの書き替えがなされる。

一方、区間34bでバッファメモリ21に書き込まれるデー
タがエラーの有る場合には、区間34cでライトイネーブ
ル信号RWEがハイレベルのままとされ、既に一旦書き込
まれたエラーがあることを示すエラーフラグとの書き替
えがなされない。このように、通常再生動作時並びに外
符号ブロックBOのデータが数フィールドで再生されるス
ローモーション再生動作時では、内符号のデコーダ12か
らのデータ及びエラーフラグの両者がバッファメモリ21
及びフラグメモリ22に書き込まれる。

また、第２図Ｇ及び第２図Ｈは、高速再生動作時のライ
トイネーブル信号WE及びRWEの例を夫々示している。フ
ラグメモリ22は、前述の通常再生動作時及びスローモー
ション再生動作時と同様に、バッファメモリ21からデー
タが読み出された後に、エラーフラグが書き込まれ、そ
のアドレスのデータが一度読み出されて再生処理に使わ
れたものであることが示される。また、バッファメモリ
21には、エラーのあるデータの書き込みがなされない。
エラーの無いデータは、バッファメモリ21に書き込ま
れ、エラーの無いことを示すエラーフラグがフラグメモ
リ22に書き込まれ、エラーフラグの書き替えがなされ
る。バッファメモリ21及びブラグメモリ22の夫々から読
み出されたデータ及びエラーフラグは、外符号のデコー
ダ14によるエラー訂正処理を受けずに、エラー修整回路
15に供給され、エラー修整がなされる。

〔発明の効果〕

この発明に依れば、内符号のデコーダと外符号のデコー
ダとの間に大容量のバッファメモリが設けられ、このバ
ッファメモリにより、外符号系列への変換，ディシャフ
リング及び変速再生時のデータ復元を行うようにしたエ
ラー訂正符号の復号装置において、ディジタルビデオ信
号が通常再生の場合には、内符号のデコーダの出力をバ
ッファメモリに書き込むと共に、対応するエラーフラグ
をフラグメモリに書き込み、高速再生時には、内符号の
デコーダの出力のうちのエラーのないデータのみをバッ
ファメモリに書き込むと共に、エラーがないデータであ
ることを示すフラグをフラグメモリに書き込み、バッフ
ァメモリからエラーがないデータが読み出されたとき
は、既に書き込まれたエラーのないことを示すフラグ
を、この読みだしが行われたことを示すフラグに書き替
えるようにしたので、外符号の訂正能力を有効に利用で
き、エラー訂正能力を向上させることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例におけるバッファメモリの
構成を示すブロック図、第２図はバッファメモリの動作
説明のためのタイムチャート、第３図はこの発明の一実
施例の記録回路のブロック図、第４図はこの発明の一実
施例の再生回路のブロック図、第５図及び第６図はこの
発明の一実施例におけるエラー訂正符号及び記録データ
のフォーマットを夫々示す略線図、第７図は従来のディ
ジタルVTRの再生回路のブロック図である。 図面における主要な符号の説明 12:内符号のデコーダ、13:バッファメモリ、14:外符号
のデコーダ、21:データを記憶するためのバッファメモ
リ、22:フラグメモリ、23:メモリ制御回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】所定量単位のディジタルデータからなる２
   次元配列の互いに異なる第１の方向及び第２の方向に位
   置する上記ディジタルデータの系列の夫々に、第１のエ
   ラー訂正符号及び第２のエラー訂正符号の符号化がなさ
   れたディジタル信号が所定速度で走行する記録媒体に記
   録され、この記録媒体から再生した上記ディジタル信号
   の復号を行うエラー訂正符号の復号装置において、 上記第２のエラー訂正符号の復号を行う第２の復号装置
   と、上記第２の復号装置の復号出力が供給され、上記復
   号出力の時系列を上記第１のエラー訂正符号の系列に変
   換するメモリと、上記メモリの出力が供給される上記第
   １のエラー訂正符号の復号を行う第１の復号装置と、上
   記メモリに書き込まれるデータの付随情報を記憶するフ
   ラグメモリと、上記記録媒体を上記所定速度で走行させ
   て再生する通常再生時には、上記第２の復号装置の復号
   出力を上記メモリに書き込むと共に上記復号出力のエラ
   ーフラグを上記付随情報として上記フラグメモリに書き
   込み、上記記録媒体を上記所定速度よりも大なる速度で
   走行させて再生する高速再生時には、上記第２の復号装
   置の復号出力のうちで、エラーがないデータのみを上記
   メモリに書き込むと共に、上記エラーがないデータであ
   ることを示す第１のフラグを上記付随情報として、上記
   フラグメモリに書き込み、上記メモリから上記エラーが
   ないデータが読み出される際には、読み出されたことを
   示す第２のフラグを上記第１のフラグに代えて上記フラ
   グメモリに書き込むように制御するメモリ制御手段とを
   備えたことを特徴とするエラー訂正符号の復号装置。