JPH0633700Y2 - 信号加算オン・オフ回路 - Google Patents
信号加算オン・オフ回路Info
- Publication number
- JPH0633700Y2 JPH0633700Y2 JP17795486U JP17795486U JPH0633700Y2 JP H0633700 Y2 JPH0633700 Y2 JP H0633700Y2 JP 17795486 U JP17795486 U JP 17795486U JP 17795486 U JP17795486 U JP 17795486U JP H0633700 Y2 JPH0633700 Y2 JP H0633700Y2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- input terminal
- input
- inverting input
- transistor switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Amplifiers (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 この考案は第１の入力信号に対して第２の入力信号を選
択的に加算することで、出力端に第１の入力信号又は第
１と第２の入力信号の加算出力信号をもたらすようにし
た信号加算オン・オフ回路の改良に関する。
択的に加算することで、出力端に第１の入力信号又は第
１と第２の入力信号の加算出力信号をもたらすようにし
た信号加算オン・オフ回路の改良に関する。
第１の入力信号に対して第２の入力信号を必要に応じて
選択的に加算する必要性が生ずる場合がある。
選択的に加算する必要性が生ずる場合がある。
例えば第３図は室内の音場補正を行なうようにしたステ
レオ再生装置の一例を示したものであり、左右の信号
Ｌ、Ｒはそれぞれ第１と第２の加算回路1L,1Rに正相入
力として印加されると共に第３の加算回路１に対して一
方の信号Ｌは正相として、又他方の信号は逆相として印
加される。この第３の加算回路１の出力は時間遅延回路
２、フィルタ３、増幅器４を介して減衰器５に印加さ
れ、この減衰器５によってレベル調整された信号は前記
第１の加算回路1Lに対して正相で、又前記第２の加算回
路1Rに対して逆相で印加され、それぞれの出力は、増幅
器6L,6Rで増幅された後、スピーカ7L,7Rによって再生さ
れる。
レオ再生装置の一例を示したものであり、左右の信号
Ｌ、Ｒはそれぞれ第１と第２の加算回路1L,1Rに正相入
力として印加されると共に第３の加算回路１に対して一
方の信号Ｌは正相として、又他方の信号は逆相として印
加される。この第３の加算回路１の出力は時間遅延回路
２、フィルタ３、増幅器４を介して減衰器５に印加さ
れ、この減衰器５によってレベル調整された信号は前記
第１の加算回路1Lに対して正相で、又前記第２の加算回
路1Rに対して逆相で印加され、それぞれの出力は、増幅
器6L,6Rで増幅された後、スピーカ7L,7Rによって再生さ
れる。
ところで、この種のステレオ再生装置は、前記した第３
の加算回路１、時間遅延回路２、フィルタ３等によって
生成される補正信号を必ずしも必要としない場合もあ
る。この場合には前記補正信号を第１と第２の加算回路
1L,1Rに印加するのを阻止すればよく、又必要な時はこ
の印加を許容すればよい。
の加算回路１、時間遅延回路２、フィルタ３等によって
生成される補正信号を必ずしも必要としない場合もあ
る。この場合には前記補正信号を第１と第２の加算回路
1L,1Rに印加するのを阻止すればよく、又必要な時はこ
の印加を許容すればよい。
第４図はこの様な要請に基づいて提案されている従来の
信号加算オン・オフ回路の一例を示したものであり、８
は第１の入力信号、すなわち前記Ｌ又はＲの信号の入力
端である。又９は第２の入力信号、すなわち前記補正信
号の入力端であり、この第１と第２の信号は加算回路1
0、すなわち前記第１又は第２の加算回路（1L又は1R）
に加わる。この加算回路10の第２の入力信号の入力端と
基準電位点との間には例えばNPN型のトランジスタスイ
ッチ11が接続されており、その制御入力端12にＨ信号を
印加させることで第２の入力信号を遮断し、又Ｌ信号を
印加させることで第２の入力信号の通過を許容するよう
に成されている。
信号加算オン・オフ回路の一例を示したものであり、８
は第１の入力信号、すなわち前記Ｌ又はＲの信号の入力
端である。又９は第２の入力信号、すなわち前記補正信
号の入力端であり、この第１と第２の信号は加算回路1
0、すなわち前記第１又は第２の加算回路（1L又は1R）
に加わる。この加算回路10の第２の入力信号の入力端と
基準電位点との間には例えばNPN型のトランジスタスイ
ッチ11が接続されており、その制御入力端12にＨ信号を
印加させることで第２の入力信号を遮断し、又Ｌ信号を
印加させることで第２の入力信号の通過を許容するよう
に成されている。
この結果、加算回路10の出力端13には第１の入力信号の
み又は第１と第２の入力信号の加算出力がもたらされ
る。
み又は第１と第２の入力信号の加算出力がもたらされ
る。
第５図は第４図に示した信号加算オン・オフ回路の具体
的な結線図を示したものであり、第４図と同一符号は同
一部分を示す。この第５図においては加算回路10として
オペアンプを用いており、その反転入力端に入力信号を
印加し、非反転入力端を基準電位点に接続した構成とな
っており、14〜17は抵抗を示す。
的な結線図を示したものであり、第４図と同一符号は同
一部分を示す。この第５図においては加算回路10として
オペアンプを用いており、その反転入力端に入力信号を
印加し、非反転入力端を基準電位点に接続した構成とな
っており、14〜17は抵抗を示す。
次にこの第５図に示したものの作用について説明する。
先ず制御力端12へ印加される制御信号がＬの場合に、第
１の入力信号の入力端８から出力端13までの利得および
第２の入力信号の入力端９から出力端13までの利得がそ
れぞれ0dBとなるように構成されるとすれば、 （ただしR14〜R17は抵抗14〜17の各抵抗値、RTrはトラ
ンジスタ11のコレクタ・エミッタ間のインピーダンスで
制御信号がＬの場合はRTr＝∞）となる。
先ず制御力端12へ印加される制御信号がＬの場合に、第
１の入力信号の入力端８から出力端13までの利得および
第２の入力信号の入力端９から出力端13までの利得がそ
れぞれ0dBとなるように構成されるとすれば、 （ただしR14〜R17は抵抗14〜17の各抵抗値、RTrはトラ
ンジスタ11のコレクタ・エミッタ間のインピーダンスで
制御信号がＬの場合はRTr＝∞）となる。
また入力端子８及び９に入力される信号は、その信号源
インピーダンスが０Ωでそれぞれに入力されるだい１の
信号S1および第２の信号S2はＳ とすると、出力端13の出力信号S13L（S1，S2の加算出
力）は となり、入力端子８及び９に入力された信号が加算さ
れ、位相反転して出力端13に出力される。
インピーダンスが０Ωでそれぞれに入力されるだい１の
信号S1および第２の信号S2はＳ とすると、出力端13の出力信号S13L（S1，S2の加算出
力）は となり、入力端子８及び９に入力された信号が加算さ
れ、位相反転して出力端13に出力される。
次に制御信号入力端12へ印加される制御信号がＨの場合
の出力端13の出力信号S13H（S1のみ出力）は、トランジ
スタ11のコレクタ端信号S11を考えるとトランジスタ11
の抵抗値RTroN≒０Ωであるから、 となるので、 となり、端子８に入力された第１の信号のみが位相反転
して出力端13にもたらされる。
の出力端13の出力信号S13H（S1のみ出力）は、トランジ
スタ11のコレクタ端信号S11を考えるとトランジスタ11
の抵抗値RTroN≒０Ωであるから、 となるので、 となり、端子８に入力された第１の信号のみが位相反転
して出力端13にもたらされる。
ところが第４図に示した信号加算回路は直流動作につい
て考察すると、トランジスタ11がオンした時はコレクタ
・エミッタ間の飽和電圧VCE(Sat)が必ず発生するため、
トランジスタ11のコレクタ端電位VCE(Sat)、すなわち図
中Ｂ点が上昇し、オペアンプ10の出力端の直流電位が の値変化するという不都合が生ずる。この様子を示した
のが第６図であり、Ａ〜Ｆで示した各タイムチャートは
第５図中に符号Ａ〜Ｆで示した各部の直流電位を示して
いる。すなわち、Ａ点がＨレベルとなった場合、Ｂ点が
前述のとおりVCE(Sat)に上昇する。C,D,E点は０ボルト
であり、結果として前述のとおりＦ点に に相当する直流電圧の変化が生ずる。従って信号加算の
オン・オフ時に出力端13に直流レベルの変化が生じ、こ
れがポップノイズを発生させる原因となっている。
て考察すると、トランジスタ11がオンした時はコレクタ
・エミッタ間の飽和電圧VCE(Sat)が必ず発生するため、
トランジスタ11のコレクタ端電位VCE(Sat)、すなわち図
中Ｂ点が上昇し、オペアンプ10の出力端の直流電位が の値変化するという不都合が生ずる。この様子を示した
のが第６図であり、Ａ〜Ｆで示した各タイムチャートは
第５図中に符号Ａ〜Ｆで示した各部の直流電位を示して
いる。すなわち、Ａ点がＨレベルとなった場合、Ｂ点が
前述のとおりVCE(Sat)に上昇する。C,D,E点は０ボルト
であり、結果として前述のとおりＦ点に に相当する直流電圧の変化が生ずる。従って信号加算の
オン・オフ時に出力端13に直流レベルの変化が生じ、こ
れがポップノイズを発生させる原因となっている。
この考案は上記した従来のものの欠点を除去するために
成されたものであり、第１の入力信号に対して必要に応
じて第２の信号を加算させるようにしたものにおいて、
そのオン・オフ時に直流レベルの変化を出力端にもたら
すことのない信号加算オン・オフ回路を提供しようとす
るものである。
成されたものであり、第１の入力信号に対して必要に応
じて第２の信号を加算させるようにしたものにおいて、
そのオン・オフ時に直流レベルの変化を出力端にもたら
すことのない信号加算オン・オフ回路を提供しようとす
るものである。
上記の目的を達成するために、この考案においては第１
の入力信号に対して第２の入力信号の加算を許容又は阻
止する第１のトランジスタに加え、出力端の直流電位の
変化分をキャンセルさせる第２のトランジスタを具備す
ることで、出力端の直流電位の変化をなくすようにした
点に特徴を有する。
の入力信号に対して第２の入力信号の加算を許容又は阻
止する第１のトランジスタに加え、出力端の直流電位の
変化分をキャンセルさせる第２のトランジスタを具備す
ることで、出力端の直流電位の変化をなくすようにした
点に特徴を有する。
以下この考案の一実施例を図に基づいて説明する。第１
図において第５図と同一符号は同一部分を示し、相異点
について説明すると、第１の入力信号の入力端８には位
相反転回路18が接続されており、この出力は抵抗14を介
してオペアンプ10の非反転入力端に印加されている。
図において第５図と同一符号は同一部分を示し、相異点
について説明すると、第１の入力信号の入力端８には位
相反転回路18が接続されており、この出力は抵抗14を介
してオペアンプ10の非反転入力端に印加されている。
又上記非反転入力端と基準電位点との間には抵抗19,20
の直列回路が接続され、抵抗20には並列にレベルシフト
用のスイッチングトランジスタ21のコレクタ・エミッタ
が接続されている。そしてこのトランジスタ21のベース
はトランジスタ11のベースに並列に接続されている。
の直列回路が接続され、抵抗20には並列にレベルシフト
用のスイッチングトランジスタ21のコレクタ・エミッタ
が接続されている。そしてこのトランジスタ21のベース
はトランジスタ11のベースに並列に接続されている。
次に第１図に示したこの考案の実施例における作用を説
明する。
明する。
先ず、制御信号入力端12のレベルをＬとした時、第１の
入力信号の入力端８から出力端13までの利得および第２
の入力信号の入力端９から出力端13までの利得がそれぞ
れ0dBとなるように構成させるとすれば、抵抗14,19,20
および15,16,17の抵抗値は第４図に示した例と同様にR
17＝R14＝R15＋R16またはR19＝R16、R20＝R15（ただしR
14〜R17およびR19，R20は抵抗14〜17および19,20の各抵
抗値）となり、この場合の出力端13の出力信号S13Lは、
第５図に示した従来例と同様に入力端８および９に入力
される信号は、その信号源インピーダンズを０Ωとし、
それぞれの入力信号S1およびS2を および とすると、前記Ｓ１の位相反転回路18での出力はS18＝-
Aeｊωｔ、オペアンプ10における非反転入力端での信号
は、 となるので、 となり、入力端８および９に入力された第１と第２の信
号が加算され、位相反転された形で出力端13にもたらさ
れる。
入力信号の入力端８から出力端13までの利得および第２
の入力信号の入力端９から出力端13までの利得がそれぞ
れ0dBとなるように構成させるとすれば、抵抗14,19,20
および15,16,17の抵抗値は第４図に示した例と同様にR
17＝R14＝R15＋R16またはR19＝R16、R20＝R15（ただしR
14〜R17およびR19，R20は抵抗14〜17および19,20の各抵
抗値）となり、この場合の出力端13の出力信号S13Lは、
第５図に示した従来例と同様に入力端８および９に入力
される信号は、その信号源インピーダンズを０Ωとし、
それぞれの入力信号S1およびS2を および とすると、前記Ｓ１の位相反転回路18での出力はS18＝-
Aeｊωｔ、オペアンプ10における非反転入力端での信号
は、 となるので、 となり、入力端８および９に入力された第１と第２の信
号が加算され、位相反転された形で出力端13にもたらさ
れる。
次に制御入力端12がＨの場合には、出力端13の出力信号
S13Hは、第１のトランジスタ11のコレクタ端信号S11はS
Tr＝０であるから となり、一方、この時のオペアンプ10の非反転入力端の
信号は となるので となり、第１の入力信号のみが位相反転した形で出力端
13にもたらされる。
S13Hは、第１のトランジスタ11のコレクタ端信号S11はS
Tr＝０であるから となり、一方、この時のオペアンプ10の非反転入力端の
信号は となるので となり、第１の入力信号のみが位相反転した形で出力端
13にもたらされる。
この時の信号加算回路の直流動作について考察すると、
第１と第２のトランジスタ11,12がオンしている時のそ
れぞれのコレクタ端子電位はそれぞれVCE(Sat)上昇し、
オペアンプ10の出力端子の直流電位V4Hは となり、トランジスタ11および21がオン・オフしても出
力端13の直流電位は変化しない。
第１と第２のトランジスタ11,12がオンしている時のそ
れぞれのコレクタ端子電位はそれぞれVCE(Sat)上昇し、
オペアンプ10の出力端子の直流電位V4Hは となり、トランジスタ11および21がオン・オフしても出
力端13の直流電位は変化しない。
この様子を示したものが第２図であり、Ａ〜Ｈで示した
タイムチャートは第１図中に符号Ａ〜Ｈで示した各部の
直流電位を示している。すなわちＡ点がＨレベルとなっ
た場合、ＢおよびＧ点は前述のとおりVCE(Sat)に上昇す
る。C,D点は直流的には０ボルトであり、この時Ｅ点お
よびＨ点は共に に相当する直流電位分上昇することになる。しかしオペ
アンプの非反転入力端並びに反転入力端が同時に同一の
レベルで変化するために、出力端Ｆの直流レベルの変化
は０である。
タイムチャートは第１図中に符号Ａ〜Ｈで示した各部の
直流電位を示している。すなわちＡ点がＨレベルとなっ
た場合、ＢおよびＧ点は前述のとおりVCE(Sat)に上昇す
る。C,D点は直流的には０ボルトであり、この時Ｅ点お
よびＨ点は共に に相当する直流電位分上昇することになる。しかしオペ
アンプの非反転入力端並びに反転入力端が同時に同一の
レベルで変化するために、出力端Ｆの直流レベルの変化
は０である。
〔考案の効果〕 以上のようにこの考案によると、信号加算のオン・オフ
時に出力端に直流レベルの変化をもたらすことがなく、
従来のもののようにポップノイズを発生させるという不
都合が除去できる。
時に出力端に直流レベルの変化をもたらすことがなく、
従来のもののようにポップノイズを発生させるという不
都合が除去できる。
第１図はこの考案の実施例を示した結線図、第２図は第
１図における各部の直流動作を示したタイムチャート、
第３図はこの考案を応用する場合の一例を示した結線
図、第４図は従来のものの例を示した概念図、第５図は
その詳細を示した結線図、第６図は第５図における各部
の直流動作を示したタイムチャートである。 ８…第１の信号入力端、９…第２の信号の入力端、10…
オペアンプ、11…第１のトランジスタスイッチ、12…制
御信号入力端、18…位相反転回路、19…第２のトランジ
スタスイッチ。
１図における各部の直流動作を示したタイムチャート、
第３図はこの考案を応用する場合の一例を示した結線
図、第４図は従来のものの例を示した概念図、第５図は
その詳細を示した結線図、第６図は第５図における各部
の直流動作を示したタイムチャートである。 ８…第１の信号入力端、９…第２の信号の入力端、10…
オペアンプ、11…第１のトランジスタスイッチ、12…制
御信号入力端、18…位相反転回路、19…第２のトランジ
スタスイッチ。
Claims (1)
- 【請求項１】非反転入力端子と反転入力端子を備えたオ
ペアンプによって構成され、該非反転入力端子と反転入
力端子に与えられる入力信号を加算して出力するように
された信号加算回路において、 前記反転入力端子には、スイッチ・オンされた時に該反
転入力端子を基準電位点に短絡接続する第２のトランジ
スタスイッチ（11）が接続されていると共に、 前記非反転入力端子には、前記第２のトランジスタスイ
ッチと同期してオン・オフされる第１のトランジスタス
イッチ（21）を備え、かつ該第１のトランジスタスイッ
チがスイッチ・オンされた時に、該第１のトランジスタ
スイッチのコレクタ・エミッタ間飽和電圧を前記第２の
トランジスタスイッチのコレクタ・エミッタ間飽和電圧
を打ち消すような電圧に分圧して前記非反転入力端子に
与える電圧分圧回路が接続されていること を特徴とする信号加算オン・オフ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17795486U JPH0633700Y2 (ja) | 1986-11-19 | 1986-11-19 | 信号加算オン・オフ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17795486U JPH0633700Y2 (ja) | 1986-11-19 | 1986-11-19 | 信号加算オン・オフ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6383900U JPS6383900U (ja) | 1988-06-01 |
| JPH0633700Y2 true JPH0633700Y2 (ja) | 1994-08-31 |
Family
ID=31119636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17795486U Expired - Lifetime JPH0633700Y2 (ja) | 1986-11-19 | 1986-11-19 | 信号加算オン・オフ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0633700Y2 (ja) |
-
1986
- 1986-11-19 JP JP17795486U patent/JPH0633700Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6383900U (ja) | 1988-06-01 |
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