JPH063378B2

JPH063378B2 - エンコ−ダ出力補間回路

Info

Publication number: JPH063378B2
Application number: JP59252396A
Authority: JP
Inventors: 正秋田; 和雄浅川; 信彦恩田; 徹鎌田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1984-11-29
Filing date: 1984-11-29
Publication date: 1994-01-12
Anticipated expiration: 2009-01-12
Also published as: JPS61131011A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はインクリメンタル形エンコーダにより位置又は
回転角を検知する場合において、その検知情報の量子化
誤差を電子回路的処理により小さくするようにしたディ
ジタル形のエンコーダ出力補間回路に関する。

モータや、該モータに駆動される物体の位置及び速度を
検出する場合ロータリエンコーダあるいはリニアエンコ
ーダ等が使用されている。

例えば、ロータリエンコーダはモータの回転に応じて互
いにπ/2の位相差を有するＡ相、Ｂ相の正弦波信号を発
生するもので、その周波数はモータの回転速度に比例し
ている。そしてこれらＡ相、Ｂ相の正弦波信号から位置
（変位）信号、速度信号が、例えば第８図に示す如くし
て検出される。

第８図において、Ｍはモータ、ＲＥはロータリエンコー
ダ、ＰＧは第１１図に示す如く、Ａ相、Ｂ相の２相の正
弦波信号が零ボルトを横切るときにパルスを発生するパ
ルス発生器、ＰＤは位相検出器でＡ相信号が進んでいる
とき加算信号ＡＤを、遅れていれば減算信号ＳＢをアッ
プ・ダウン・カウンタＵＤＣに与えるもの、ＵＤＣはア
ップ・ダウン・カウンタでパルス発生器ＰＧの発生する
パルスをアップまたはダウンカウントするもの、ＤＡは
ディジタル・アナログ変換器、ＦＶＣはパルス発生器Ｐ
Ｇの発生するパルス周波数に応じた電圧を出力し速度信
号を発生するＦＶコンバータである。

例えばモータＭが時計方向に回転しており、次第に減速
し、時刻t₀で回転方向を反転するとすれば、ロータリエ
ンコーダＲＥから、初め第１１図Ａ，Ｂに示す如く、Ａ
相信号がＢ相信号よりπ/2だけ進んだ２つの正弦波信号
が発生する。位相検出器ＰＤはこれを検出し、アップ・
ダウン・カウンタＵＤＣに加算信号ＡＤを出力する。こ
のときパルス発生器ＰＧはＡ相、Ｂ相の正弦波信号が零
ボルトを横切る毎に、第１１図に示す如く、アップパル
スＵＰＰを発生し、アップ・ダウン・カウンタＵＤＣ及
びＦＶコンバータＦＶＣに入力する。

アップ・ダウン・カウンタＵＤＣはアップパルスＵＰＰ
が入力される度にカウントアップし、このカウント値が
ＤＡ変換器によりＤＡ変換され、位置信号ＰＳとなる。

したがって、第９図に示す如く、時刻t₀まで位置信号Ｐ
Ｓは階段的に歩進し、また速度信号ＶＳは階段的に減衰
する。時刻t₀後はモータＭの回転方向が反転するため、
Ａ相信号がＢ相信号より遅れ、今度は位相検出器ＰＤか
ら減算信号ＳＢが発生し、パルス発生器ＰＧから、第１
１図に示す如く、ダウンパルスＤＮＰが発生し、アップ
・ダウン・カウンタＵＤＣのカウンタ値は減算される。
それ故、第９図に示す如く、時刻t₀後は位置信号ＰＳは
階段的に減少し、速度信号ＶＳは階段的に負方向へ増大
する。

このような第８図に示す方式によれば、位置信号ＰＳ、
速度信号ＶＳ共に階段状となり滑めらかに変化する位置
信号や速度信号が得られなかった。ところで第９図にお
ける位置信号ＰＳおよび速度信号ＶＳのフラットな部分
においても実際にモータは回転しており、速度も変化し
ている。即ちこのような方式では瞬時の正確な位置及び
速度信号が得られないという欠点があった。

〔従来の技術〕

前記欠点を改善するため、本特許出願人は特開昭５５−
７６９０５号公報に示すように、第１０図の如き方式を
提案した。

第１０図では、ロータリエンコーダＲＥのＡ相信号とＢ
相信号をパルス発生器ＰＧおよび位相検出器ＰＤに伝達
してアップパルスＵＰＰまたはダウンパルスＤＮＰを出
力させこれをアップ・ダウン・カウンタＵＤＣにて位相
検出器ＰＤより出力される加算信号ＡＤまたは減算信号
ＳＢにより加算または減算し、これがディジタル・アナ
ログ変換器ＤＡでアナログ化されることは前記第８図と
同じである。

しかし第１０図ではこのＡ相信号とＢ相信号をスライサ
ＳＬ、加算器ＡＡＤ、減算器ＡＳＢに伝達する。スライ
サＳＬではこれらの信号をあるレベルでスライスして、
第１１図に示す矩形波信号Ｐ，Ｑに変換するものであ
り、加算器ＡＡＤおよび減算器ＡＳＢはこれらの信号を
加算または減算して、第１１図に示す(A+B)信号、(A-B)
信号を出力する。これらの(A+B)信号および(A-B)信号は
マルチプレクサＭＰＸ₁に伝達される。ところで前記矩
形波信号Ｐ，Ｑは排他的論理和回路ＥＯＲに入力されて
その排他的論理和（ＰＱ）が計算され、この排他的論
理和回路ＥＯＲが「1」のときマルチプレクサＭＰＸ₁は、
パルス発生回路ＰＧの出力パルスに同期して(A+B)信号
を出力し、「0」のとき(A-B)信号を出力する。このマルチ
プレクサＭＰＸ₁の出力はアッテネータＡＴＮによりＤ
Ａ変換器ＤＡの１ステップ分の電圧値に減衰される。そ
してこれがマルチプレクサＭＰＸ₂の一方の入力信号に
なり、このマルチプレクサＭＰＸ₂の他方の入力信号は
インバータＩＮより出力された前記アッテネータＡＴＮ
の反転信号となる。したがってマルチプレクサＭＰＸ₂
の出力ＩＮＰＳは、第１１図にＩＮＰＳとして示す信号
のうち点線で示すものとなり、これが補間器ＩＮＰに伝
達される。ところで補間器ＩＮＰには前記ディジタル・
アナログ変換器ＤＡから出力されたアップ・ダウン・カ
ウンタＵＤＣのカウント値のアナログ信号ＰＳ（第１１
図においてステップ状の信号として示されるもの）が伝
達されている。このため、この補間器ＩＮＰではステッ
プ状のアナログ信号ＰＳと前記マルチプレクサＭＰＸ₂
の出力ＩＮＰＳを加算することにより、このステップ信
号ＰＳの不連続性を除去した、連続状の位置信号ＰＳＳ
が得られる。

この位置信号ＰＳＳを使用して速度検出制御を行う場
合、例えば第１２図に示す如く、加減算器ＡＤ₁〜ＡＤ₃
と、積分器ＩＮＴＧ₁，ＩＮＴＧ₂、アンプＡＰ₁，ＡＰ₂
等を使用した回路を構成し、モータの駆動電流ｉに比例
した信号Ｉ_iを加減算器ＡＤ₁に伝達し、前記位置信号Ｐ
ＳＳを加減算器ＡＤ₃に伝達する。例えば駆動モータと
してＤＣモータを使用するとき、モータの電機子電流ｉ
が角加速度に比例するので、この電流ｉを積分器ＩＮＴ
Ｇ₁により積分して速度信号ＶＳＳを得、さらにこの速
度信号ＶＳＳを積分器ＩＮＴＧ₂により積分して位置信
号PSS′を得、これを前記なめらかな位置信号ＰＳＳと
加減算器ＡＤ₃で比較し、この差が零となるように制御
して速度信号ＶＳＳを得ることができる。

〔発明が解決しようとする問題点〕

このように、第１０図の回路で得られた位置情報をフィ
ードバックし、サーボ系を構成すると、量子化誤差によ
るリミットサイクルが防止できるなどそれなりの効果を
上げていた。しかしながらこの回路はアナログで信号処
理を行う部分が多く、装置の小形化、低価格化が難かし
いという欠点があった。

特にサーボ系の制御装置をマイクロコンピユータを用い
て行う場合にはディジタル化することが必要となる。こ
のため、第１３図に示す如く、マルチプレクサＭＰＸ₂
の出力をＡＤ変換器Ａ／Ｄによりディジタル信号化し、
これをアップ・ダウン・カウンタＵＤＣから計数出力さ
れる上位桁に対する下位桁の信号として補間することが
必要となり、第１３図に示すような複雑な回路構成とな
り、これまた装置の小形化、低価格化が難かしいという
問題点がある。

〔問題点を解決するための手段〕

前記の如き問題点を解決するため、本発明のエンコーダ
出力補間回路では、物体の移動または回転に応じて互に
π/2の位相差を有する２相の正弦波状信号を発生するエ
ンコーダと、前記各正弦波信号の１周期の間に物体の移
動または回転方向に応じて加算計数または減算計数を行
う計数手段を備えた物体の位置検出装置において、前記
計数手段で検出できる位置情報よりさらに小さい補間用
位置情報を出力する記憶手段と、前記２相の正弦波状信
号をそれぞれディジタル量に変換するアナログ・ディジ
タル変換手段を設け、これらのディジタル量にもとづき
前記記憶手段をアクセスする際、記憶番地をマトリック
ス状に配列した構成とし、その行番号、列番号の値をそ
れぞれ前記２相の各正弦波状信号をディジタル量に変換
した情報により選択する手段を設け、これらのディジタ
ル量に応じて前記記憶手段から補間用位置情報を出力
し、これにもとづき前記計数手段で検出した位置情報を
補間するとともに、前記正弦波状信号の１周期の間に前
記計数手段が計数する回数をｎとし、前記記憶手段に記
入されている補間用位置情報のビット数をｍとしたと
き、前記マトリックスの中心に中心同志が重なる仮想的
な円を考えてその円の中心において平面角３６０°をｎ
×２^ｍ等分したｎ×２^ｍ個の仮想的な扇形を導入し、そ
のｎ×２^ｍ個の扇形に対してそれぞれ２^ｍとおりの補間
情報を割り当て、各扇形に重なる前記マトリックスの各
記憶番地にその補間情報の値を記憶することを特徴とす
る。

〔作用〕

本発明ではエンコーダの２相出力をそれぞれＡ／Ｄ変換
してディジタル量とし、次にこれらの信号をＲＯＭ（Re
ad Only Memory）のアドレス入力として導くことにより
あらかじめＲＯＭに書かれた対応表に基づいて補間デー
タを得ることができるの、きわめてコンパクトな形にこ
の補間データの生成手段をまとめることができ、しかも
エンコーダの２相正弦波状信号の振幅、オフセット、位
相差の多少の変動に対しても影響されることなく連続的
に補間データを生成することができ、正確な制御を行う
ことができる。

〔実施例〕

本発明の一実施例を第１図乃至第７図にもとづき説明す
る。

第１図は本発明の一実施例構成図、第２図はＲＯＭの状
態説明図、第３図は第２図のＲＯＭを使用したときの問
題点説明図、第４図は本発明の一実施例で使用されるＲ
ＯＭの構成図である。

図中、１はモータで第８図、第１０図におけるモータＭ
に対応するもの、２はインクリメンタル形のロータリエ
ンコーダであってπ/2の位相差を有する正弦波Ａ相信
号、Ｂ相信号を発生するものでありモータ１の回転軸に
結合されたモータ軸の回転角を検知するセンサとして構
成され、ロータリエンコーダＲＥに対応するもの、３は
前記正弦波のＡ相信号を後述するようにディジタル信号
Ａ′に変換するアナログ・ディジタル(A/D)変換回路、
４は前記正弦波のＢ相信号を後述するようにディジタル
信号Ｂ′に変換するA/D変換回路、５は後述する第２図
に示す如きデータの記入されたＲＯＭ、６は位相判別回
路であって前記Ａ相信号とＢ相信号のうちいずれかが進
んでいるのか判別するものであり、第８図、第１０図に
おけるパルス発生器ＰＧに対応するものであり後述する
ように、Ａ相信号が進みのときカウントアップ信号upが
「1」、逆にＢ相が進みのときカウントダウン信号dNが「1」
となる。７はアップ・ダウン・カウンタであり位相判別
回路６から出力される前記カウントアップ信号upまたは
カウントダウン信号dNによりパルスをアップ・ダウン・
カウントするものであり第８図、第１０図のカウンタＵ
ＤＣに対応するものである。

A/D変換回路３はＡ相信号を０〜Ｆまでの１６段階にデ
ィジタル信号で出力するものであり、その負の最大値「-
8」を０とし、正の最大値をＦとしたディジタル信号Ａ′
を出力する。そしてA/D変換回路４は、同様に、Ｂ相信
号を０〜Ｆまでの１６段階にディジタル信号で出力する
ものであって、その負の最大値「-8」を０とし、正の最大
値をＦとしたディジタル信号Ｂ′を出力する。

ＲＯＭ５は、前記アップ・ダウン・カウンタ７の出力を
補間するデータが保持されるものであって、第２図(a)
に示す演算則に基づいて第２図(b)に示す対応表が書込
まれており、この例では２５６通りのアドレスに対して
それぞれ４ビットの補間データが対応している。ここで
第２図(a)の演算則にある(A+B+1)の１は第２図(b)の表
の値を対象にするために付け加えものであって、０でも
よく、またビット数を大きくするにつれて無視できるも
のである。

位相判別器６はＲＯＭ５より出力される信号Ｐ，Ｑにも
とづきＡ相信号とＢ相信号のいずれが進相状態にあるの
かを判別するものであり、ＲＯＭ５からはＡ≧０のときＰ＝「1」、Ａ＜０のときＰ＝「0」Ｂ≧０のときＱ＝「1」Ｂ＜０のときＱ＝「0」が出力される。このため、ＲＯＭ５において、第２図
(b)に示す、前記補間データとなる対応表が記入されて
いるＲＯＭ５−１と同じアドレスにより、それぞれ作成
された第２図(c),(d)に示す如きＰテーブル５−２，Ｑ
テーブル５−３を設けて前記Ａ，Ｂの条件に応じてそれ
ぞれのＰ，Ｑの値を出力する。この第２図(c),(d)の代
りに、第２図(b)の補間データを６ビット出力とし、そ
のうち２ビットをＰ，Ｑに割当てることもできる。

このようにして入力されたＡ相信号、Ｂ相信号に応じ
て、位相判別器６は次の第１表に示す如きカウントアッ
プ信号upまたはカウントダウン信号dNを出力する。そし
てこれらの信号によりアップ・ダウン・カウンタ７は、
ＲＯＭ５から出力される補間データＩＮＰＳと同期して
計数動作を行う。

ここで前記位相判別器６の構成を、第１４図により簡単
に説明する。この位相判別器は、第１４図(a)に示す如
く、４個のフリップフロップＦＦ１〜ＦＦ４と２個のイ
ンバータＩＮ１〜ＩＮ２と４個のアンド回路ａ１〜ａ４
で構成される矩形信号出力部と、同(b)に示す如く４個
のアンド回路ａ５〜ａ８とオア回路ＯＲ１により構成さ
れるupパルス出力部と、同(c)に示す如く４個のアンド
回路ａ９〜ａ１２とオア回路ＯＲ２により構成されるdN
パルス出力部等により構成されている。なお第１４図
（ａ）に示す４個のフリップフロップＦＦ１〜ＦＦ４
は、同図（ｆ）に示す如き、入出力動作を行う。ここで
Ｊ，Ｋは入力端子、Ｑ，は出力端子、ＣＬはクロック
端子である。第１４図(a)に示す如く、信号Ｐ，Ｑが入
力されたときインバータＩＮ１，ＩＮ２より出力される
，およびアンド回路ａ１〜ａ４より出力されるＰ，
Ｑのそれぞれの立上り、立下り信号を同(b),(c)に示すu
pパルス出力部とdNパルス出力部の各アンド回路ａ５〜
ａ８，ａ９〜ａ１２に図示の状態で入力することによ
り、それぞれオア回路ＯＲ１，ＯＲ２よりupパルスおよ
びdNパルスが得られる。なお信号Ｐ，Ｑとこれらのupパ
ルスとdNパルスの関係は、第１４図(d),(e)に示す通り
である。

次にＲＯＭ５として第２図に示すものを使用したときの
第１図の動作を説明する。

モータ１が回転するとロータリエンコーダ２の出力信号
はモータ軸の１回転について数百〜数千サイクルの正弦
波信号を互に９０°の位相差をもつ２相信号としてＡ相
信号、Ｂ相信号を出力している。いまこれらの信号をで表わすと、ωはモータ１の回転速度に比例している。
ここで復号±は、正回転のとき＋、逆回転のとき−であ
る。

次にこれらＡ相信号とＢ相信号をA/D変換回路３，４に
より−Ｖ〜＋Ｖを含む範囲をディジタル量に変換し、こ
れらをA′,B′とする。いまA/D変換回路３，４を４ビッ
トのA/D変換回路とすると、−Ｖのとき(0000)_変2、＋Ｖ
のとき(1111)₂のようにして１６段階のディジタル量に
対応させることができる。そしてこれら４ビットのディ
ジタル信号Ａ′，Ｂ′のデータをまとめて８ビットのデ
ータとし、ＲＯＭ５のアドレス選択入力に導く。この場
合のＲＯＭ５は２⁸＝２５６通りのアドレス選択が可能
なものとする。前記の如く、ＲＯＭ５には第２図(b)の
ような対応表が書込まれており、この例では２５６通り
のアドレスに対してそれぞれ４ビットの補間データが対
応している。

これによりある瞬時においては、モータ１の回転角に対
応してＲＯＭ５の２５６通りのアドレスのうちのただ一
つが選択されてこれに対応した補間データの値がただ一
つ選ばれることになる。ここで先に示したようにＡ相信
号、Ｂ相信号がの場合には、第２図(b)の補間値のＲＯＭ５−１におい
て斜線部分の円形の軌跡上を、正回転のときは左廻り
に、逆回転のときは右廻りにＲＯＭ５−１のアドレスが
選択されてゆく。したがって例えば正回転の場合には、
Ａ′＝(F)₁₆，Ｂ′＝(0)₁₆からスタートすると、補間デ
ータ1,2,3,4,5,6,7,8,9,A……となって、この軌跡を１
周りする間に４周期の鋸歯状波形が得られる。逆回転の
場合には1,F,E,D,C,B,A……と逆の傾斜をもった鋸歯状
波形が得られる。このようにして、前記第１０図のマル
チプレクサＭＰＸ₂の補間信号出力ＩＮＰＳと同様な補
間データをディジタル値として得ることができる。これ
をアップ・ダウン・カウンタ７で計数したデータの下位
に付加することにより、モータ１の回転角の検知データ
の量子化誤差をアップ・ダウン・カウンタ７のみの場合
に比べてさらに1/2⁴＝1/16だけ小さくできることにな
る。

ところで前記の例では説明を簡単にするため、A/D変換
回路３，４の出力を４ビット、ＲＯＭ５−１の出力を４
ビットの場合について説明したが、勿論これらは５ビッ
ト、６ビット…と拡張していくことができる。このよう
にA/D変換回路３，４の出力ビット数と、ＲＯＭ５−１
の出力ビット数は自在に変えることができ、例えばA/D
変換回路３，４のビット数を７ビット、ＲＯＭ５−１の
出力ビット数を６ビットのようにすることができる。こ
の場合は、第２図(a)の演算則に1/4のスケーリングを行
なえばよい。また第２図(b)の補間データには零の値が
なく、……D,E,F,1,2,3……のように１段階飛ぶところ
があったが、これは第２図(b)の16×16の表を１まわり
外側に拡張して18×18にすれば、零の値を挿入できるこ
とからより完全な補間が可能となる。

アップ・ダウン・カウンタ７は前記の如き手法で制御さ
れるもののみ限定されるものではなく、補間データと同
期して計数できるものであればよい。

また第２図(b)では説明の簡単のためにＡ相信号、Ｂ相
信号が０(V)を中心に±Ｖのように正負に振れる場合に
ついて説明しているが、勿論０(V)を中心にしない場合
も可能であり、その場合は、例えばA/D変換回転３，４
の入力アナログ信号の変換範囲を単にシフトすればよ
い。

このようにすれば、前記第１０図に示すものを構成簡単
とすることができる。しかしこの場合、第１０図及び第
２図に示すＲＯＭには、それぞれ第３図について示す如
き問題がある。本発明はこれを改善するものである。

第３図は問題点説明図、第４図は本発明の第１実施例に
おけるＲＯＭの説明図、第５図はＲＯＭアドレス選択軌
跡説明図、第６図はロータリエンコーダの２相出力が基
準値から変動した場合のＲＯＭアドレス選択軌跡説明
図、第７図は補間データの値の等しいデータ配置状態説
明図である。

ところで、第１０図に示す装置では、ロータリエンコー
ダＲＥの２相出力つまりＡ相信号、Ｂ相信号の振幅、オ
フセット、位相差等が基準値から変動した場合には、曲
線Ｓ₂で示す如く、変動のない場合の曲線Ｓ₁と異なり、
第３図(a)に示す補間データのつなぎ目の部分Ｓ₀で不連
続になり易い。そのためこの２相出力つまりＡ相信号と
Ｂ相信号の変動が大きい場合には連続性が保たれている
つなぎ目とつなぎ目の中央部分にのみ位置決めさせるこ
とが行われていた。

これを例えばロータリエンコーダＲＥの２相出力の振幅
を自動利得調整(AGC)を行って一定化しようとしても、
ロータリエンコーダＲＥの出力は直流から数十KHzまで
変化すること、他のオフセット変動、位相差変動の影響
を分離しなければならない等難かしく、例えできたとし
ても大がかりなものとなる。

前記第２図(b)に示すＲＯＭ５−１を使用しても、Ａ相
信号やＢ相信号の振幅が小さい場合には同様な問題が存
在する。例えば第２図(b)のＲＯＭ５−１において、第
１象限の部分より第２象限の部分に移るとき、例えばＢ
相信号のA/D変換値Ｂ′が最大ＥのときでＡ相信号のA/D
変換値Ａ′が８のとき、補間データはＥ→２となり、第
３図(b)に示す如く、つぎ目部分Ｓ₀に大きな段差が存在
する。したがってこのつぎ目部分Ｓ₀で停止させようと
しても、第３図(c)に示す如く、Ｅと２の間を往復する
振動状態が発生し、この部分で停止させることは非常に
困難であった。

それ故、本発明の目的は、第２図(b)に示すＲＯＭを改
善して、エンコーダの２相出力に多少の振幅、オフセッ
ト、位相差が多少変動した場合でも、この変動が補償さ
れた形で、つぎ目のない補間データを生成できるように
したものである。

本発明の特徴は、第４図に示す如く、ＲＯＭ５′を複数
の連続した領域に区分して、この区分内には同一であり
隣接した区分とは連続的な補間データが書込まれてい
る。この第４図の例ではＲＯＭ５′をアクセスするA/D
変換回路の出力は６ビットのディジタル出力であり、Ｒ
ＯＭ５′には３ビットの補間データが書込まれている。

いま、第１図においてA/D変換回路３，４として６ビッ
トのデータをそれぞれ出力し、合計１２ビットのデータ
で第４図に示すＲＯＭ５′をアクセスして３ビットの補
間データを求める場合について説明する。

それ故、モータを回転するとロータリエンコーダも回転
して前記２相信号Ａ，Ｂを出力する。これらＡ相信号お
よびＢ相信号はA/D変換器３，４により６ビットのディ
ジタル信号Ａ′，Ｂ′に変換され、前記−Ｖ〜＋Ｖを完
全に含むアナログ量の範囲に対して(000000)₂〜(11111
1)₂のように、６４段階のディジタル量に対応させるこ
とができる。これらの６ビットのディジタル信号Ａ′，
Ｂ′のデータをまとめて１２ビットのデータとして、第
４図に示すＲＯＭ５′のアドレス選択入力に導く。この
場合のＲＯＭ５′は、2¹²=4096通りのアドレス選択が可
能なものである。

このＲＯＭ５′には、第４図に示す如く、０〜７の値が
３ビットの補間データとして記入され、原点から放射状
に延びた３角形の範囲の中は同じ値が書込まれているこ
とを示している。

第４図の例に示す如く、補間データが３ビットのとき
は、360゜を2³×4=32分割した11.25゜ずつに等分された領
域に同一の補間データが書込まれている。補間データの
情報量がｎビット必要なときは2ⁿ×４分割すればよい。
実際には第４図で示すＲＯＭ５′はマトリックスであ
り、１つのアドレスが占める領域が微小な正方形である
のに対し、補間データの値の境界は斜線であるが、その
境界にあるアドレスの補間データの値はどちらか面積の
広い方にまるめ込めばよい。

このような対応表をサーボの運転中に例えばマイクロコ
ンピユータで計算しながら補間データを作るには多少面
倒な計算を必要とし、リアルタイム化できなかったり、
たとえできたとしても貴重な演算時間を長時間使用する
ことになるので、あらかじめ対応表を作り第４図に示す
ようにＲＯＭ（ＲＡＭでもよい）に書込んでおけば、こ
のＲＯＭの動作速度でリアルタイムに連続的な補間がで
きる。

かくしてある瞬間においてはモータの回転角に対応して
ＲＯＭの4096通りのアドレスのうちただ一つが選択され
これに対応した補間データの値がただ一つ選ばれること
になる。

ここで、前述した如く、の場合には、第５図に示す円形の軌跡上を正回転の場合
は左廻りに、逆回転の場合には右廻りにＲＯＭ５′のア
ドレスが選択されてゆく。したがって、例えば正回転の
場合には、円形の右端の所からスタートすると、補間デ
ータは0,1,2,3,4,5,6,7,0,1,2……となって、この軌跡
を１周りする間に４周期の鋸歯状波形が得られ、逆回転
の場合には0,7,6,5,4,3,2,1,0,7,6……と逆の傾斜をも
った鋸歯状波形が得られることになる。これをアップ・
ダウン・カウンタ７で計数したデータの下位に付加する
ことにより、モータの回転角の検知データの量子化誤差
をアップ・ダウン・カウンタ７のみの場合に比べてさら
に1/2³＝1/8に小さくすることができる。

次に第４図に示すＲＯＭ５′を使用する他の理由と効果
について説明する。

これまでの前記説明ではエンコーダの２相出力をＢ＝Ｖ sinωｔのように簡単な形で表わしてきたが、
現実のエンコーダ２相出力は、のように、信号のオフセット成分、振動成分、位相差成
分に多少の変動を許さなければならない。これは、エン
コーダが微細なスリットパターンを用いた精密部品であ
り、数μｍ〜数十μｍのわずかな機械的な位置関係のず
れがこれらに変動を与えるためであり、これらの変動の
ないエンコーダを希望すると、ほとんどすべてのエンコ
ーダが不良品ということになってしまうためである。こ
のような変動がある場合の第５図の円形の軌跡の変化を
第６図に示す。第６図(a)は振幅の変動のある場合を示
し、同(b)はオフセットの変動のある場合を示し、同(c)
は位相差の変動のある場合を示す。

そしてこのような振幅変動、オフセット変動、位相差変
動があれば、第１０図に示す方式では、第３図に示す如
く、つなぎ目部分Ｓ₀にジャンプが生ずる。これは第２
図(b)のＲＯＭ５−１を使用した場合でも、振幅が小さ
くなったときは、第２図(b)の斜線部分の基準の軌跡の
内側を通るから、補間データは、例えばA,B,C,D,E,2,3
……の軌跡を通ったり、A,B,C,D,2,3,4,5……のような
軌跡を通ったりし、Ｅ→２（第３図参照）、あるいはＤ
→２のようにジャンプすることがわかる（もっとも補間
回路を用いないときよりもジャンプ量は小さいが）。

エンコーダ２相出力が基準値から変動したときこのよう
なジャンプ現象が生じる理由を解析すると、第２図(b)
のＲＯＭ５−１における補間データの値が等しい点を結
んだ線は第７図(a)に示す如く、第１象限と第３象限で
は右上がりになり、第２象限と第４象限では右下がりの
パタンをしている。このため、第２図(b)よりあきらか
な如く、各象限の境界部分の隣接値はジャンプしている
部分が多数存在することになる。

これに対して本発明におけるＲＯＭ５′では、第７図
(b)に示す如く、補間データの値の等しい所の境界線は
原点を中心とした半径方向に並んでおり、しかもこの境
界線の隣接値は互に連続値であるので、第６図(a)〜(c)
に示す如く、エンコーダ２相出力に振幅変動、オフセッ
ト変動、位相差変動があっても、第３図に示すようなジ
ャンプを生じることはない。

このように、本発明ではエンコーダ検知信号である２相
出力に多少の変動がある場合でも正しい連続的な補間が
行われるために正確に制御することができる。

なお、本発明ではA/D変換回路の出力を６ビットとし、
ＲＯＭの出力を３ビットの例について説明したが、勿論
本発明はこれのみに限定するものではなく、これらは適
宜変更できるものであり、ビット数を大きくする程、よ
り量子化誤差の小さい位置（又は回転角）のデータが得
られる。また第４図では説明の簡単のため、Ａ相信号、
Ｂ相信号が０(V)を中心に±Ｖ(V)のように正負に振れる
場合について説明したが、勿論０(V)を中心にしない場
合も可能であり、その場合は例えばA/D変換回路の入力
アナログ信号の変換範囲を単にシフトすればよい。

またＲＯＭに示す補間データはアップ・ダウン・カウン
タの計数が、エンコーダ出力の２相正弦波信号が１周期
に４回計数される場合について示しているが、１周期に
２回とか１回の場合でも可能であり、またその場合ＲＯ
Ｍ出力の補間データのビット数が３ビットのものを４ビ
ット、５ビット等とし、変換表の数値が０〜７の４組を
０〜(F)₁₆を２組、０〜(1F)₁₆を１組としても本発明の
主旨に沿ったものであり、同じ効果が得られる。

それから前記説明では補間データをＲＯＭに書込んだ場
合について説明したが、勿論ＲＡＭを使用することもで
きる。

本発明では、サーボ系の制御装置をマイクロコンピユー
タにより構成する場合のように、第１３図に示す如く、
補間出力をA/D変換してディジタル化するようなものの
ように、位置情報を完全な連続量として得る必要はなく
量子化誤差を必要な値まで小さくできれば充分であると
いうことがあるとき、事実リミットサイクルが発生する
場合でも量子化誤差を小さくすれば、リミットサイクル
の振幅はそれにつれて小さくなり無視できるような場合
がある等に使用して、非常に効果がある。

〔発明の効果〕

本発明によればマイクロコンピユータ等によるディジタ
ル制御用に使用される位置（又は回転角）情報をディジ
タル量として出力するときに、そのカウンタ出力の補間
データをきわめて簡単な構成により得ることができる。

しかもインクリメンタル形エンコーダの検知出力である
２相正弦波状信号の振幅、オフセット、位相差の多少の
変動に対しても影響されることなく、位置（又は回転
角）情報の量子化誤差を任意の値に小さくした補間デー
タの生成を高速に実行することができる。

【図面の簡単な説明】

第１図は本発明の一実施例構成図、第２図はＲＯＭの説
明図、第３図は問題点説明図、第４図は本発明の第１実
施例におけるＲＯＭの説明図、第５図はＲＯＭのアドレ
ス選択軌跡説明図、第６図はロータリエンコーダの２相
出力が基準値から変動した場合のＲＯＭアドレス選択軌
跡説明図、第７図は補間データの値の等しいデータ配置
状態説明図、第８図は従来のインクリメンタル形エンコ
ーダにより位置及び速度を検出する方式、第９図は第８
図の特性、第１０図は第８図の欠点を改善した従来の位
置及び速度検出方式、第１１図は第１０図の動作特性
図、第１２図は第１０図により得られた位置信号を用い
て位置制御及び速度検出方式、第１３図は第１０図の位
置信号のディジタル化方式、第１４図は位相判別器の構
成および動作説明図を示す。図中、１はモータ、２はロータリエンコーダ、３，４は
アナログ・ディジタル変換回路、５はＲＯＭ、６は位相
判別器、７はアップ・ダウン・カウンタである。

───────────────────────────────────────────────────── フロントページの続き (72)発明者鎌田徹神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (56)参考文献特開昭50−26975（ＪＰ，Ａ) 特開昭55−76905（ＪＰ，Ａ) 特開昭54−19773（ＪＰ，Ａ) 特開昭59−202008（ＪＰ，Ａ) 実開昭55−127214（ＪＰ，Ｕ) 実開昭59−14516（ＪＰ，Ｕ) 特公平１−19084（ＪＰ，Ｂ２) 特公平４−524（ＪＰ，Ｂ２) 特開昭61−110005（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】物体の移動または回転に応じて互にπ／２
の位相差を有する２相の正弦波状信号を発生するエンコ
ーダと、前記各正弦波信号の１周期の間に物体の移動ま
たは回転方向に応じて加算計数または減算計数を行う計
数手段を備えた物体の位置検出装置において、前記計数
手段で検出できる位置情報よりさらに小さい補間用位置
情報を出力する記憶手段と、前記２相の正弦波状信号を
それぞれディジタル量に変換するアナログ・ディジタル
変換手段を設け、これらのディジタル量にもとづき前記
記憶手段をアクセスする際、記憶番地をマトリックス状
に配列した構成とし、その行番号、列番号の値をそれぞ
れ前記２相の各正弦波状信号をディジタル量に変換した
情報により選択する手段を設け、これらのディジタル量
に応じて前記記憶手段から補間用位置情報を出力し、こ
れにもとづき前記計数手段で検出した位置情報を補間す
るとともに、前記正弦波状信号の１周期の間に前記計数
手段が計数する回数をｎとし、前記記憶手段に記入され
ている補間用位置情報のビット数をｍとしたとき、前記
マトリックスの中心に中心同志が重なる仮想的な円を考
えてその円の中心において平面角３６０°をｎ×２^ｍ等
分したｎ×２^ｍ個の仮想的な扇形を導入し、そのｎ×２
^ｍ個の扇形に対してそれぞれ２^ｍとおりの補間情報を割
り当て、各扇形に重なる前記マトリックスの各記憶番地
にその補間情報の値を記憶することを特徴とするエンコ
ーダ出力補間回路。