JPH06338539A - 半導体素子の接続方法 - Google Patents
半導体素子の接続方法Info
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- JPH06338539A JPH06338539A JP5151542A JP15154293A JPH06338539A JP H06338539 A JPH06338539 A JP H06338539A JP 5151542 A JP5151542 A JP 5151542A JP 15154293 A JP15154293 A JP 15154293A JP H06338539 A JPH06338539 A JP H06338539A
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- wiring
- electrode
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/941—Dispositions of bond pads
- H10W72/9413—Dispositions of bond pads on encapsulations
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 配線基板に実装した半導体素子の電極に接続
する配線パターンの隣接する配線ピッチを狭くし、かつ
半導体素子の実装部分の小型化する。 【構成】 絶縁性フィルム（１）に導電体層（２）を積
層した配線パターンを具備する配線基板（３）に、電極
（５）を有するベアＩＣチップ（４）を直接実装し配線
接続する方法で、配線基板（３）の電極（５）の配置に
対応する位置に、導電体層（２）と絶縁性フィルム
（１）を貫通するスルーホール（６）を形成し、この配
線基板（３）の導電体層（２）が積層されている面の裏
面に、ベアＩＣチップ（４）の電極（５）されている面
を装着して、電極（５）とスルーホール（６）の位置合
わせをし、スルーホール（６）内部に導電体部材（７）
を充填して、導電体層（２）と電極（５）を電気的に接
続する。
する配線パターンの隣接する配線ピッチを狭くし、かつ
半導体素子の実装部分の小型化する。 【構成】 絶縁性フィルム（１）に導電体層（２）を積
層した配線パターンを具備する配線基板（３）に、電極
（５）を有するベアＩＣチップ（４）を直接実装し配線
接続する方法で、配線基板（３）の電極（５）の配置に
対応する位置に、導電体層（２）と絶縁性フィルム
（１）を貫通するスルーホール（６）を形成し、この配
線基板（３）の導電体層（２）が積層されている面の裏
面に、ベアＩＣチップ（４）の電極（５）されている面
を装着して、電極（５）とスルーホール（６）の位置合
わせをし、スルーホール（６）内部に導電体部材（７）
を充填して、導電体層（２）と電極（５）を電気的に接
続する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の実装方法
に関し、特に配線基板にベアＩＣチップのような半導体
素子を直接実装して接続する際、配線基板の半導体素子
搭載面の反対の面に形成された配線パターンと半導体素
子の電極とを、配線基板に形成されたスルーホールを介
して接続することにより、配線ピッチを狭め、かつ実装
部分を小型化する技術に関する。
に関し、特に配線基板にベアＩＣチップのような半導体
素子を直接実装して接続する際、配線基板の半導体素子
搭載面の反対の面に形成された配線パターンと半導体素
子の電極とを、配線基板に形成されたスルーホールを介
して接続することにより、配線ピッチを狭め、かつ実装
部分を小型化する技術に関する。
【０００２】
【従来の技術】近年、ＩＣチップ等の半導体素子が大型
化、多端子化するにつれて、その半導体素子を回路基板
に効率よく確実に実装する技術が強く要求されるように
なってきた。
化、多端子化するにつれて、その半導体素子を回路基板
に効率よく確実に実装する技術が強く要求されるように
なってきた。
【０００３】そのような半導体素子を実装する技術とし
て、半導体素子を個別のパッケージに封入せずに、配線
パターンを形成した配線基板に直接接着し、半導体素子
の電極と配線パターンの配線接続を行って実装する方法
がある。この方法によれば、半導体素子を個別封止して
その外部接続端子を配線基板の配線パターンに半田付け
することにより実装する場合と比べて、実装面積を縮小
して高密度実装を行なうことが可能となり、また封止部
材のコストを削減できる等の利点がある。
て、半導体素子を個別のパッケージに封入せずに、配線
パターンを形成した配線基板に直接接着し、半導体素子
の電極と配線パターンの配線接続を行って実装する方法
がある。この方法によれば、半導体素子を個別封止して
その外部接続端子を配線基板の配線パターンに半田付け
することにより実装する場合と比べて、実装面積を縮小
して高密度実装を行なうことが可能となり、また封止部
材のコストを削減できる等の利点がある。
【０００４】従来、このように半導体素子を配線基板に
直接実装する場合において、半導体素子の電極と配線パ
ターンを接続する具体的な方法としては、図４に示すよ
うな、ワイヤボンディングによるものが一般的であっ
た。これは、配線パターンを形成した配線基板１０にベ
アＩＣチップ４を搭載し、このベアＩＣチップ４の電極
１２と配線パターンに形成されたセカンドパッド１１に
Ａｕ等の金属細線１３の両端を熱圧着等により接続する
ものである。
直接実装する場合において、半導体素子の電極と配線パ
ターンを接続する具体的な方法としては、図４に示すよ
うな、ワイヤボンディングによるものが一般的であっ
た。これは、配線パターンを形成した配線基板１０にベ
アＩＣチップ４を搭載し、このベアＩＣチップ４の電極
１２と配線パターンに形成されたセカンドパッド１１に
Ａｕ等の金属細線１３の両端を熱圧着等により接続する
ものである。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の接続方法では、半導体素子の電極と配線パタ
ーンをワイヤボンディングする際に、ボンディング位置
精度により生じる接続不良や、ボンディングワイヤのた
わみ等によるボンディングワイヤ同士の接触等の不要接
触が発生するために、配線ピッチをあまり小さくするこ
とができず、２５０μｍ程度が実用的となっていた。従
って、ＩＣチップの高集積化に伴う多端子化および電極
の狭ピッチ化に対応するためには、さらに狭ピッチで接
続できる方法が求められていた。
うな従来の接続方法では、半導体素子の電極と配線パタ
ーンをワイヤボンディングする際に、ボンディング位置
精度により生じる接続不良や、ボンディングワイヤのた
わみ等によるボンディングワイヤ同士の接触等の不要接
触が発生するために、配線ピッチをあまり小さくするこ
とができず、２５０μｍ程度が実用的となっていた。従
って、ＩＣチップの高集積化に伴う多端子化および電極
の狭ピッチ化に対応するためには、さらに狭ピッチで接
続できる方法が求められていた。
【０００６】また、半導体素子表面のファーストパッド
と配線基板のセカンドパッドをワイヤボンディング接続
するためには、まずファーストパッドにワイヤの一端を
圧着してから該ワイヤを一旦持ち上げ、半導体素子の角
部に接触しないように、ある程度離れて形成されたセカ
ンドパッドに他端を圧着している。従って、半導体素子
表面の上方向にはワイヤを持ち上げるための高さが必要
であり、かつ素子周辺部にはセカンドパッドを形成する
ための領域が必要であるため、半導体素子の実装部分の
占有容積を低減するには限界があった。
と配線基板のセカンドパッドをワイヤボンディング接続
するためには、まずファーストパッドにワイヤの一端を
圧着してから該ワイヤを一旦持ち上げ、半導体素子の角
部に接触しないように、ある程度離れて形成されたセカ
ンドパッドに他端を圧着している。従って、半導体素子
表面の上方向にはワイヤを持ち上げるための高さが必要
であり、かつ素子周辺部にはセカンドパッドを形成する
ための領域が必要であるため、半導体素子の実装部分の
占有容積を低減するには限界があった。
【０００７】従って、本発明の目的は、半導体素子の電
極に接続する配線パターンの配線ピッチを狭くすること
である。また、本発明の他の目的は、半導体素子の実装
部分の高さを低くしかつ実装面積を縮小して、半導体素
子の実装接続部分の占有容積を低減することである。
極に接続する配線パターンの配線ピッチを狭くすること
である。また、本発明の他の目的は、半導体素子の実装
部分の高さを低くしかつ実装面積を縮小して、半導体素
子の実装接続部分の占有容積を低減することである。
【０００８】
【課題を解決するための手段】上記問題点の解決のた
め、本発明によれば、絶縁体基板に導電体層を積層した
配線パターンを具備する配線基板に、素子表面に電極を
有する半導体素子を装着し、この該半導体素子の電極と
該電極に対応する配線パターンとを接続する半導体素子
の接続方法において、記配線基板の半導体素子の電極の
配置と対応する位置に導電体層と絶縁体基板を貫通する
スルーホールを形成する段階と、配線基板の半導体素子
の電極に対応する配線パターンが形成されている面の裏
面に半導体素子の電極形成面を対向させて装着し半導体
素子の電極とスルーホールの位置合わせをする段階と、
スルーホール内部に導電性部材を充填して導電体層と半
導体素子の電極とを電気的に接続する段階とを設ける。
め、本発明によれば、絶縁体基板に導電体層を積層した
配線パターンを具備する配線基板に、素子表面に電極を
有する半導体素子を装着し、この該半導体素子の電極と
該電極に対応する配線パターンとを接続する半導体素子
の接続方法において、記配線基板の半導体素子の電極の
配置と対応する位置に導電体層と絶縁体基板を貫通する
スルーホールを形成する段階と、配線基板の半導体素子
の電極に対応する配線パターンが形成されている面の裏
面に半導体素子の電極形成面を対向させて装着し半導体
素子の電極とスルーホールの位置合わせをする段階と、
スルーホール内部に導電性部材を充填して導電体層と半
導体素子の電極とを電気的に接続する段階とを設ける。
【０００９】また、前記導電体層と半導体素子の電極と
の電気的接続は、金属細線の先端をボール状に溶融させ
て、スルーホール内部に圧着することにより行うと好都
合である。
の電気的接続は、金属細線の先端をボール状に溶融させ
て、スルーホール内部に圧着することにより行うと好都
合である。
【００１０】
【作用】このように、本発明によれば、配線基板に設け
られたスルーホールを介して、配線基板の半導体素子が
装着された面の裏面に形成された配線パターンと半導体
素子の電極とを接続しているので、線部材を使用するこ
となく、短い距離でほぼ直接的に配線パターンと半導体
素子の電極を接続することができる。従って、ワイヤボ
ンディングで接続する時のような、ワイヤの接続不良や
不要接触が発生せず、半導体素子の電極と配線パターン
の接続ピッチを大幅に狭くすることができ、かつ半導体
素子から導出できる端子数を大幅に増やすことができ
る。
られたスルーホールを介して、配線基板の半導体素子が
装着された面の裏面に形成された配線パターンと半導体
素子の電極とを接続しているので、線部材を使用するこ
となく、短い距離でほぼ直接的に配線パターンと半導体
素子の電極を接続することができる。従って、ワイヤボ
ンディングで接続する時のような、ワイヤの接続不良や
不要接触が発生せず、半導体素子の電極と配線パターン
の接続ピッチを大幅に狭くすることができ、かつ半導体
素子から導出できる端子数を大幅に増やすことができ
る。
【００１１】また、半導体素子の電極と配線パターンは
配線基板内部で接続されるため、ワイヤボンディング接
続のように、半導体素子周辺部にワイヤを引き回した
り、セカンドパッドを形成したりするためのスペースが
不要で、半導体素子実装部分を薄型化することができ、
かつ半導体素子実装面積を縮小することができる。
配線基板内部で接続されるため、ワイヤボンディング接
続のように、半導体素子周辺部にワイヤを引き回した
り、セカンドパッドを形成したりするためのスペースが
不要で、半導体素子実装部分を薄型化することができ、
かつ半導体素子実装面積を縮小することができる。
【００１２】また、配線基板の配線パターンと半導体素
子の電極の接続は、例えば通常のワイヤを用いてボール
ボンディングを行うワイヤボンディング装置を使用し、
そのワイヤの先端の溶融により形成されたボール状の部
分を、半導体素子の電極と導電体層に接続するように、
スルーホール内部に圧着することにより行うことができ
る。従って、従来の装置を使用することができるので製
造コストを削減することができ、また接続を極めて容易
に行うことができる。
子の電極の接続は、例えば通常のワイヤを用いてボール
ボンディングを行うワイヤボンディング装置を使用し、
そのワイヤの先端の溶融により形成されたボール状の部
分を、半導体素子の電極と導電体層に接続するように、
スルーホール内部に圧着することにより行うことができ
る。従って、従来の装置を使用することができるので製
造コストを削減することができ、また接続を極めて容易
に行うことができる。
【００１３】
【実施例】以下図面を用いて本発明の実施例につき説明
する。図１は本発明の一実施例に係る半導体素子の接続
方法によって接続された半導体素子の実装部分を示す。
絶縁性フィルム１に導電体層２を積層して配線パターン
を形成した配線基板２の、導電体層２が積層された面の
裏面に、ベアＩＣチップ４が装着されている。この配線
基板３のベアＩＣチップ４の電極５に対応する配線パタ
ーンが形成された部分で、かつベアＩＣチップ４の電極
５の配置に対応する位置に、導電体層２と絶縁性フィル
ム１を貫通するスルーホール６が形成されている。
する。図１は本発明の一実施例に係る半導体素子の接続
方法によって接続された半導体素子の実装部分を示す。
絶縁性フィルム１に導電体層２を積層して配線パターン
を形成した配線基板２の、導電体層２が積層された面の
裏面に、ベアＩＣチップ４が装着されている。この配線
基板３のベアＩＣチップ４の電極５に対応する配線パタ
ーンが形成された部分で、かつベアＩＣチップ４の電極
５の配置に対応する位置に、導電体層２と絶縁性フィル
ム１を貫通するスルーホール６が形成されている。
【００１４】また、ベアＩＣチップ４は、電極５の形成
されている面が配線基板３に対向するように配置されて
おり、電極５の位置とスルーホール６の位置が合うよう
に位置合わせされて接着されている。スルーホール６内
部にはＡｕ等の導電体部材７が充填されており、導電体
層２と電極５を電気的に接続している。この導電体部材
７は、ワイヤボンディング装置８を使用し、ボールボン
ディングを行うためのワイヤ９先端の溶融により形成さ
れたボール状の部分を、スルーホール６の内部に圧着す
ることにより充填される。
されている面が配線基板３に対向するように配置されて
おり、電極５の位置とスルーホール６の位置が合うよう
に位置合わせされて接着されている。スルーホール６内
部にはＡｕ等の導電体部材７が充填されており、導電体
層２と電極５を電気的に接続している。この導電体部材
７は、ワイヤボンディング装置８を使用し、ボールボン
ディングを行うためのワイヤ９先端の溶融により形成さ
れたボール状の部分を、スルーホール６の内部に圧着す
ることにより充填される。
【００１５】次に、本発明の１実施例による半導体素子
の接続方法における各工程を、図２、図３を用いて説明
する。図２は本実施例に使用される配線基板の説明図で
あり、（ａ）は平面図（ｂ）はＡ−Ａ線に沿った断面図
である。配線基板３は、ポリイミド（ＰＩ）やポリエチ
レンテレフタレート（ＰＥＴ）のような絶縁性フィルム
１に、ＣｕやＡｕ等の導電体層２をアディティブメッキ
法等により積層して、配線パターンを形成したものであ
る。この配線パターンは、後の工程で接着されるベアＩ
Ｃチップ４の電極５に対応するようなパターンで、隣接
する配線パターンの間隔が１００μｍ程度に形成されて
いる。またこの配線パターンの電極５に対応する位置に
は、導電体層２と絶縁性フィルム１を貫通するスルーホ
ール６が形成されている。このスルーホール６は例えば
エキシマレーザ等のレーザ光を配線基板３に照射するこ
とにより形成することができる。
の接続方法における各工程を、図２、図３を用いて説明
する。図２は本実施例に使用される配線基板の説明図で
あり、（ａ）は平面図（ｂ）はＡ−Ａ線に沿った断面図
である。配線基板３は、ポリイミド（ＰＩ）やポリエチ
レンテレフタレート（ＰＥＴ）のような絶縁性フィルム
１に、ＣｕやＡｕ等の導電体層２をアディティブメッキ
法等により積層して、配線パターンを形成したものであ
る。この配線パターンは、後の工程で接着されるベアＩ
Ｃチップ４の電極５に対応するようなパターンで、隣接
する配線パターンの間隔が１００μｍ程度に形成されて
いる。またこの配線パターンの電極５に対応する位置に
は、導電体層２と絶縁性フィルム１を貫通するスルーホ
ール６が形成されている。このスルーホール６は例えば
エキシマレーザ等のレーザ光を配線基板３に照射するこ
とにより形成することができる。
【００１６】図３は、配線基板３にベアＩＣチップ４を
位置合わせして接着する工程を示す。配線基板３の導電
体層２が形成されている面の裏面に、ベアＩＣチップ４
の電極５が形成されている面を対向させて配置し、図２
で形成された配線基板３のスルーホール６の位置と、ベ
アＩＣチップ４の電極５の位置が重なるように位置合わ
せを行う。また、図示されていないが、位置合わせされ
たベアＩＣチップ４は、絶縁性を有する接着剤により絶
縁性フィルム１に接着される。
位置合わせして接着する工程を示す。配線基板３の導電
体層２が形成されている面の裏面に、ベアＩＣチップ４
の電極５が形成されている面を対向させて配置し、図２
で形成された配線基板３のスルーホール６の位置と、ベ
アＩＣチップ４の電極５の位置が重なるように位置合わ
せを行う。また、図示されていないが、位置合わせされ
たベアＩＣチップ４は、絶縁性を有する接着剤により絶
縁性フィルム１に接着される。
【００１７】以上のようにして、ベアＩＣチップ４の電
極５に対応する配線パターンが形成された導電体層２と
絶縁性フィルム１とを貫通し電極５の配置に対応する位
置にスルーホール６が形成された配線基板３を用い、そ
の配線基板３の導電体層２が形成された面の裏面に接着
されたベアＩＣチップ４の電極５と導電体層２とをスル
ーホール６内部の導電体層７を介して接続することがで
きる。従って、半導体素子の電極と配線パターンとを、
短い距離でほぼ直接的に接続することができるので、ワ
イヤボンディングのようなワイヤの接続不良や不要接続
が発生することがなく、電極５に接続する配線パターン
の隣接する配線ピッチを極めて狭くすることができる。
具体的には、接続ピッチを、従来２５０μｍ程度が限界
であったものを例えば２００μｍ以下にすることもでき
る。
極５に対応する配線パターンが形成された導電体層２と
絶縁性フィルム１とを貫通し電極５の配置に対応する位
置にスルーホール６が形成された配線基板３を用い、そ
の配線基板３の導電体層２が形成された面の裏面に接着
されたベアＩＣチップ４の電極５と導電体層２とをスル
ーホール６内部の導電体層７を介して接続することがで
きる。従って、半導体素子の電極と配線パターンとを、
短い距離でほぼ直接的に接続することができるので、ワ
イヤボンディングのようなワイヤの接続不良や不要接続
が発生することがなく、電極５に接続する配線パターン
の隣接する配線ピッチを極めて狭くすることができる。
具体的には、接続ピッチを、従来２５０μｍ程度が限界
であったものを例えば２００μｍ以下にすることもでき
る。
【００１８】また、ベアＩＣチップ４の電極５と導電体
層２の接続は配線基板３の内部で行われるため、ワイヤ
ボンディング接続のように、半導体素子の電極にワイヤ
の一端を圧着して一旦持ち上げるための半導体素子上部
の空間が不要となり、半導体素子実装部分を薄型化する
ことができる。また、ワイヤの他端を接続するためのセ
カンドパッドを配線パターンに形成する必要がないた
め、半導体素子実装部分の面積を縮小することができ
る。具体的には、半導体素子実装部分の厚さは、従来１
ｍｍ程度必要であったが、本発明によれば、例えば、
０．５ｍｍ程度にまで薄型化することができる。
層２の接続は配線基板３の内部で行われるため、ワイヤ
ボンディング接続のように、半導体素子の電極にワイヤ
の一端を圧着して一旦持ち上げるための半導体素子上部
の空間が不要となり、半導体素子実装部分を薄型化する
ことができる。また、ワイヤの他端を接続するためのセ
カンドパッドを配線パターンに形成する必要がないた
め、半導体素子実装部分の面積を縮小することができ
る。具体的には、半導体素子実装部分の厚さは、従来１
ｍｍ程度必要であったが、本発明によれば、例えば、
０．５ｍｍ程度にまで薄型化することができる。
【００１９】また、導電体部材７をスルーホール６内部
に充填し、導電体層２と電極５とを接続する工程は、従
来のボールボンディングを行うワイヤボンディング装置
を使用し、ワイヤ先端の溶融したボール部分をスルーホ
ール６内部に圧着させることにより行うことができる。
従って、本発明の接続方法を実現するために、特別なボ
ンディング装置を必要とすることがなく、製造コストを
削減することができ、また接続を容易に行うことができ
る。
に充填し、導電体層２と電極５とを接続する工程は、従
来のボールボンディングを行うワイヤボンディング装置
を使用し、ワイヤ先端の溶融したボール部分をスルーホ
ール６内部に圧着させることにより行うことができる。
従って、本発明の接続方法を実現するために、特別なボ
ンディング装置を必要とすることがなく、製造コストを
削減することができ、また接続を容易に行うことができ
る。
【００２０】なお、上記実施例では、配線基板のベアＩ
Ｃチップ実装面とは反対側の面に形成した配線パターン
とベアＩＣチップの電極とを接続する場合について述べ
たが、配線パターンを配線基板のベアＩＣチップを実装
する面や、絶縁体基板内部に形成した多層配線基板であ
っても本発明を適用できる。このような多層配線基板に
実装する際は、スルーホールの位置を各配線層に対応さ
せて形成し、それぞれのスルーホールを介して各層の配
線パターンを選択的にベアＩＣチップの電極と接続する
ことができる。
Ｃチップ実装面とは反対側の面に形成した配線パターン
とベアＩＣチップの電極とを接続する場合について述べ
たが、配線パターンを配線基板のベアＩＣチップを実装
する面や、絶縁体基板内部に形成した多層配線基板であ
っても本発明を適用できる。このような多層配線基板に
実装する際は、スルーホールの位置を各配線層に対応さ
せて形成し、それぞれのスルーホールを介して各層の配
線パターンを選択的にベアＩＣチップの電極と接続する
ことができる。
【００２１】また、上記実施例では、配線基板にレーザ
を照射してスルーホールを形成しているが、エッチング
等の他の手段で形成することも可能である。
を照射してスルーホールを形成しているが、エッチング
等の他の手段で形成することも可能である。
【００２２】
【発明の効果】以上のように、本発明によれば、ベアＩ
Ｃチップ等の半導体素子の電極と配線基板の配線パター
ンとを、ボンディングワイヤ等を使用することなく短い
距離でほぼ直接的に接続することができるので、半導体
素子の電極に接続する配線パターンの配線ピッチを大幅
に狭ピッチ化することができる。従って、ＩＣチップか
ら導出できる出力端子の数を大幅に増やすことができ、
素子の多端子化にも対応することができる。
Ｃチップ等の半導体素子の電極と配線基板の配線パター
ンとを、ボンディングワイヤ等を使用することなく短い
距離でほぼ直接的に接続することができるので、半導体
素子の電極に接続する配線パターンの配線ピッチを大幅
に狭ピッチ化することができる。従って、ＩＣチップか
ら導出できる出力端子の数を大幅に増やすことができ、
素子の多端子化にも対応することができる。
【００２３】また、ＩＣチップの電極と配線パターンの
接続を配線基板内部で行うため実装部分を薄くすること
ができ、また配線基板の配線パターンにワイヤボンディ
ング用のセカンドパッドを形成する必要がないので実装
部分の面積を大幅に縮小できる。したがって、素子の実
装部分の占有容量を大幅に低減することができる。
接続を配線基板内部で行うため実装部分を薄くすること
ができ、また配線基板の配線パターンにワイヤボンディ
ング用のセカンドパッドを形成する必要がないので実装
部分の面積を大幅に縮小できる。したがって、素子の実
装部分の占有容量を大幅に低減することができる。
【００２４】また、従来のボールボンディングを行うボ
ンディング装置をそのまま使用することができるので、
製造コストが削減できるとともに、接続を容易に行うこ
とができる。
ンディング装置をそのまま使用することができるので、
製造コストが削減できるとともに、接続を容易に行うこ
とができる。
【図１】本発明の１実施例に係る半導体素子の接続方法
によって接続が行なわれたベアＩＣチップ付近の様子を
示す説明図である。
によって接続が行なわれたベアＩＣチップ付近の様子を
示す説明図である。
【図２】本発明の１実施例に係る半導体素子の接続方法
における一工程を示す説明図である。
における一工程を示す説明図である。
【図３】本発明の１実施例に係る半導体素子の接続方法
における一工程を示す説明図である。
における一工程を示す説明図である。
【図４】従来の半導体素子の接続方法を示す説明図であ
る。
る。
１ 絶縁性フィルム ２ 導電体層 ３ 配線基板 ４ ベアＩＣチップ ５ 電極 ６ スルーホール ７ 導電体層 ８ ワイヤボンディング装置 ９ ボンディングワイヤ １０ 配線基板 １１ セカンドパッド １２ 電極 １３ ボンディングワイヤ
Claims (1)
- 【請求項１】 絶縁体基板に導電体層を積層した配線パ
ターンを具備する配線基板に、素子表面に電極を有する
半導体素子を装着し、該半導体素子の電極と該電極に対
応する配線パターンとを接続する半導体素子の接続方法
であって、 前記配線基板の前記半導体素子の電極の配置と対応する
位置に前記導電体層と前記絶縁体基板を貫通するスルー
ホールを形成する段階と、前記配線基板の前記半導体素
子の電極に対応する配線パターンが形成されている面の
裏面に前記半導体素子の電極形成面を対向させて装着し
前記半導体素子の電極と前記スルーホールの位置合わせ
をする段階と、前記スルーホール内部に導電性部材を充
填して、前記導電体層と前記半導体素子の電極とを電気
的に接続する段階とを含むことを特徴とする半導体素子
の接続方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5151542A JPH06338539A (ja) | 1993-05-28 | 1993-05-28 | 半導体素子の接続方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5151542A JPH06338539A (ja) | 1993-05-28 | 1993-05-28 | 半導体素子の接続方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06338539A true JPH06338539A (ja) | 1994-12-06 |
Family
ID=15520794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5151542A Pending JPH06338539A (ja) | 1993-05-28 | 1993-05-28 | 半導体素子の接続方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06338539A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006112039A1 (ja) * | 2005-04-01 | 2006-10-26 | Matsushita Electric Industrial Co., Ltd. | 表面実装型光半導体装置およびその製造方法 |
| US8026584B2 (en) | 2007-10-18 | 2011-09-27 | Samsung Electronics Co., Ltd. | Semiconductor package, module, system having solder ball coupled to chip pad and manufacturing method thereof |
| CN117524892A (zh) * | 2023-10-26 | 2024-02-06 | 深圳市中舜半导体科技有限公司 | 一种封装工艺及ic芯片 |
| CN117711962A (zh) * | 2023-12-15 | 2024-03-15 | 北京万龙精益科技有限公司 | 集成电路低温失效的解决方法、封装结构 |
-
1993
- 1993-05-28 JP JP5151542A patent/JPH06338539A/ja active Pending
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| CN117524892B (zh) * | 2023-10-26 | 2024-10-08 | 深圳市中舜半导体科技有限公司 | 一种封装工艺及ic芯片 |
| CN117711962A (zh) * | 2023-12-15 | 2024-03-15 | 北京万龙精益科技有限公司 | 集成电路低温失效的解决方法、封装结构 |
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