JPH06338620A - 半導体不揮発性記憶装置およびその製造方法 - Google Patents

半導体不揮発性記憶装置およびその製造方法

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JPH06338620A
JPH06338620A JP6051662A JP5166294A JPH06338620A JP H06338620 A JPH06338620 A JP H06338620A JP 6051662 A JP6051662 A JP 6051662A JP 5166294 A JP5166294 A JP 5166294A JP H06338620 A JPH06338620 A JP H06338620A
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JP
Japan
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insulating film
film
oxide film
gate insulating
forming
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JP6051662A
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English (en)
Inventor
Toshiyuki Kishi
敏幸 岸
Takashi Toida
孝志 戸井田
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Citizen Watch Co Ltd
Original Assignee
Citizen Watch Co Ltd
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Publication date
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Abstract

(57)【要約】 【構成】 半導体基板１１に設けるトンネル酸化膜１３
と窒化シリコン膜１５とトップ酸化膜１７とからなるメ
モリゲート絶縁膜１９と、メモリゲート絶縁膜に隣接し
て設ける酸化シリコン膜２１と窒化シリコン膜１５とか
らなるＭＯＳゲート絶縁膜２３と、メモリゲート絶縁膜
とＭＯＳゲート絶縁膜との上に設けるゲート電極２７
と、ゲート電極の整合した領域に設けるソース領域３１
とドレイン領域３３と、コンタクトホール４１を有する
層間絶縁膜３９と、コンタクトホールを介してソース領
域ドレイン領域と接続する配線４３とを有する半導体不
揮発性記憶装置およびその製造方法。 【効果】 ゲート電極からの不純物の拡散を窒化シリコ
ン膜で抑えることができる。このため、ＭＯＳトランジ
スタのしきい値電圧の変動を抑えることが可能となり、
高い信頼性を有する半導体不揮発性記憶装置が得られ
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体不揮発性記憶装置
の構造とその製造方法とに関し、とくにゲート電極−シ
リコン酸化膜からなるトップ酸化膜−窒化シリコン膜−
シリコン酸化膜からなるトンネル酸化膜−半導体基板構
造からなる、いわゆるＭＯＮＯＳ構造を有する半導体不
揮発性記憶装置の構造と、その構造を形成するための製
造方法とに関する。
【０００２】
【従来の技術】ＭＯＮＯＳ構造を有するメモリトランジ
スタにおいては、窒化シリコン膜とトップ酸化膜との界
面に電荷を蓄積させたときのしきい値電圧と、電荷を蓄
積していないときのしきい値電圧との電圧差を利用し
て、情報を記憶させている。
【０００３】このＭＯＮＯＳ構造のメモリトランジスタ
は、電荷を蓄積していないときは、しきい値電圧が負で
あることから、ゲート電極下のチャネル領域にチャネル
が形成されてしまう。
【０００４】このとき、ソース領域からドレイン領域に
流れるドレイン電流が流れないように、メモリトランジ
スタが選択されたときのみ、ドレイン電流が流れるよう
にするためＭＯＳ（金属−酸化膜−半導体）トランジス
タを必要とする。
【０００５】このメモリトランジスタとＭＯＳトランジ
スタとを有する半導体不揮発性記憶装置として、たとえ
ば特開平４−３３７６７２号公報に記載のものがある。
この公報に記載のメモリトランジスタとＭＯＳトランジ
スタとの構造を、図１１の断面図を用いて説明する。
【０００６】図１１に示すように、ＭＯＳゲート絶縁膜
２３とメモリゲート絶縁膜１９とはお互いに接触するよ
うに、半導体基板１１上に設ける。そして、メモリゲー
ト絶縁膜１９はトップ酸化膜１７と窒化シリコン膜１５
とトンネル酸化膜１３とからなり、ＭＯＳゲート絶縁膜
２３は酸化シリコン膜２１からなる。
【０００７】そしてこのメモリゲート絶縁膜１９とＭＯ
Ｓゲート絶縁膜２３との上に、不純物を高濃度に含むゲ
ート電極２７を設ける。
【０００８】さらにこのゲート電極２７の整合した領域
の半導体基板１１にソース領域３１とドレイン領域３３
とを設ける。すなわちメモリトランジスタ３５とＭＯＳ
トランジスタ３７とを、お互いに接触するように隣接し
て設けている。
【０００９】
【発明が解決しようとする課題】この図１１を用いて説
明した半導体不揮発性記憶装置においては、メモリトラ
ンジスタ３５とＭＯＳトランジスタ３７とを接触するよ
うに設けているので、半導体不揮発性記憶装置の小型化
を図ることができるという利点を有する。
【００１０】しかし図１１に示す半導体不揮発性記憶装
置においては、ゲート電極２７の不純物がＭＯＳゲート
絶縁膜２３を介して、半導体基板１１に拡散するという
課題点を有する。
【００１１】ゲート電極２７に含まれる不純物が半導体
基板１１に導入されると、半導体基板１１の不純物濃度
が変化して、ＭＯＳトランジスタのしきい値電圧が変動
してしまうという問題点が発生する。
【００１２】本発明の目的は、上記課題を解決して、Ｍ
ＯＳトランジスタのしきい値電圧が変動しない半導体不
揮発性記憶装置の構造と、この構造を得るための製造方
法とを提供することである。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体不揮発性記憶装置の構造とその製造
方法とは、下記記載の手段を採用する。
【００１４】本発明における半導体不揮発性記憶装置
は、半導体基板に設けるトンネル酸化膜と窒化シリコン
膜とトップ酸化膜とからなるメモリゲート絶縁膜と、酸
化シリコン膜と窒化シリコン膜とからなるＭＯＳゲート
絶縁膜と、メモリゲート絶縁膜とＭＯＳゲート絶縁膜と
の上に設けるゲート電極と、ゲート電極の整合した領域
に設けるソース領域ドレイン領域と、コンタクトホール
を有する層間絶縁膜と、コンタクトホールを介してソー
ス領域ドレイン領域と接続する配線とを有することを特
徴とする。
【００１５】本発明における半導体不揮発性記憶装置の
製造方法は、半導体基板上に酸化シリコン膜を形成し、
酸化シリコン膜上に感光性樹脂を形成し、感光性樹脂を
エッチングマスクに用いて酸化シリコン膜をパターニン
グする工程と、トンネル酸化膜と窒化シリコン膜とトッ
プ酸化膜を形成し、トップ酸化膜上に感光性樹脂を形成
し、感光性樹脂をエッチングマスクに用いてトップ酸化
膜を除去する工程と、全面にゲート電極材料を形成し、
ゲート電極材料上に感光性樹脂を形成する工程と、感光
性樹脂をエッチングマスクに用いてゲート電極材料をパ
ターニングしてゲート電極を形成し、さらに窒化シリコ
ン膜をパターニングし、その後ゲート電極の整合した領
域の半導体基板に不純物を導入してソース領域とドレイ
ン領域を形成する工程と、全面に層間絶縁膜を形成し、
感光性樹脂を用いて層間絶縁膜をパターニングしてコン
タクトホールを形成し、配線を形成する工程とを有する
ことを特徴とする。
【００１６】
【作用】本発明の半導体不揮発性記憶装置は、ＭＯＳゲ
ート絶縁膜として、酸化シリコン膜と窒化シリコン膜と
の二層構造によって構成している。
【００１７】このため本発明の半導体不揮発性記憶装置
においは、ゲート電極からの不純物の拡散を窒化シリコ
ン膜によって抑制し、不純物の半導体基板への導入を抑
え、ＭＯＳトランジスタのしきい値電圧の変動は発生し
ない。
【００１８】
【実施例】以下図面を用いて本発明の実施例を説明す
る。なお本発明の半導体不揮発性記憶装置の構造と製造
方法とを示す図１から図１０においては、素子間の絶縁
分離を行う素子分離絶縁膜の図示は省略してある。
【００１９】まずはじめに、図５の断面図を用いて本発
明の半導体不揮発性記憶装置の構造を説明する。
【００２０】図５に示すように、本発明の半導体不揮発
性記憶装置は、半導体基板１１上に設けるトンネル酸化
膜１３と窒化シリコン膜１５とトップ酸化膜１７とから
なるメモリゲート絶縁膜１９を有する。
【００２１】さらにこのメモリゲート絶縁膜１９に隣接
して半導体基板１１上に、酸化シリコン膜２１と窒化シ
リコン膜１５とからなるＭＯＳゲート絶縁膜２３を設け
る。すなわち、メモリゲート絶縁膜１９とＭＯＳゲート
絶縁膜２３とはお互いに接触するように設ける。そし
て、メモリゲート絶縁膜１９の窒化シリコン膜１５と、
ＭＯＳゲート絶縁膜２３の窒化シリコン膜１５とは、ほ
ぼ同じ膜厚とする。
【００２２】そしてこのメモリゲート絶縁膜１９とＭＯ
Ｓゲート絶縁膜２３との上にゲート電極２７を設ける。
【００２３】さらにゲート電極２７に整合した領域に、
半導体基板１１と逆導電型のソース領域３１とドレイン
領域３３とを設ける。
【００２４】さらにコンタクトホール４１を有する層間
絶縁膜３９を設ける。そしてこのコンタクトホール４１
を介して、ソース領域３１とドレイン領域３３と接続す
る配線４３を設ける。
【００２５】本発明の半導体不揮発性記憶装置は、ＭＯ
Ｓゲート絶縁膜２３として、酸化シリコン膜２１と窒化
シリコン膜１５との二層構造によって構成している。
【００２６】このため本発明の半導体不揮発性記憶装置
においは、ゲート電極２７からの不純物の拡散を窒化シ
リコン膜２１によって抑制し、不純物の半導体基板１１
への導入を抑えることができる。この結果、ＭＯＳトラ
ンジスタのしきい値電圧の変動は発生しない。
【００２７】つぎにこの図５に示す半導体不揮発性記憶
装置を形成するための製造方法を、図１から図５の断面
図を用いて説明する。
【００２８】まず図１に示すように、導電型がＮ型の半
導体基板１１を酸化処理して、シリコン酸化膜からなる
酸化シリコン膜２１を２９ｎｍの膜厚で形成する。
【００２９】この酸化シリコン膜２１の形成は、酸素と
窒素との混合ガス雰囲気中で、温度１０００℃、時間３
０分の条件で行う。
【００３０】その後、回転塗布法により酸化シリコン膜
２１上の全面に感光性樹脂２９を形成し、所定のフォト
マスクを用いて露光処理と、現像処理を行い、ＭＯＳト
ランジスタの形成領域を含む領域に感光性樹脂２９を形
成するように、パターニングする。
【００３１】つぎに図２に示すように、感光性樹脂２９
をエッチングマスクに用いて酸化シリコン膜２１のパタ
ーニングを行う。
【００３２】この酸化シリコン膜２１のエッチングは、
フッ酸系のエッチング液を用いるウエットエッチングに
より行う。
【００３３】その後、エッチングマスクに用いた、酸化
シリコン膜２１上の感光性樹脂２９を除去する。
【００３４】その後、酸化処理を行い半導体基板１１上
の酸化シリコン膜２１を形成していない領域に、膜厚が
２ｎｍのシリコン酸化膜からなるトンネル酸化膜１３を
形成する。
【００３５】このトンネル酸化膜１３の形成は、酸素と
窒素との混合ガス雰囲気中で、温度９００℃で、時間３
０分の酸化処理を行うことで形成する。
【００３６】この酸化処理により酸化シリコン膜２１の
膜厚は増加し、前述の２９ｎｍの膜厚が３０ｎｍの膜厚
になる。
【００３７】その後、ジクロルシラン（ＳｉＨ2 Ｃｌ
2 ）とアンモニア（ＮＨ3 ）とを反応ガスとして用いる
化学気相成長法により、膜厚が１１ｎｍの窒化シリコン
膜１５を全面に形成する。
【００３８】その後、酸化処理を行って窒化シリコン膜
１５上にシリコン酸化膜からなるトップ酸化膜１７を膜
厚５ｎｍ形成する。このトップ酸化膜１７を窒化シリコ
ン膜１５上に形成することにより、窒化シリコン膜１５
の膜厚は減少し、当初の膜厚１１ｎｍから８ｎｍの膜厚
になる。
【００３９】このトップ酸化膜１７の形成は、水蒸気酸
化雰囲気中で、温度９５０℃、時間６０分の条件によっ
て行う。
【００４０】その後、回転塗布法により全面に感光性樹
脂２９を形成し、所定のフォトマスクを用いて露光、現
像処理を行い、ＭＯＳトランジスタの形成領域を含む領
域が開口するように、すなわち酸化シリコン膜２１上の
領域が開口するように感光性樹脂２９をパターニングす
る。
【００４１】つぎに図３に示すように、感光性樹脂２９
をエッチングマスクに用いて、感光性樹脂２９を形成し
ていない領域のトップ酸化膜１７を除去する。
【００４２】このトップ酸化膜１７のエッチングは、フ
ッ酸系のエッチング液を用いるウエットエッチングによ
り行う。
【００４３】その後、エッチングマスクに用いた、トッ
プ酸化膜１７上の感光性樹脂２９を除去する。
【００４４】この結果、ＭＯＳトランジスタの形成領域
に酸化シリコン膜２１と窒化シリコン膜１５とからなる
ＭＯＳゲート絶縁膜２３と、メモリトランジスタの形成
領域にトンネル酸化膜１３と窒化シリコン膜１５とトッ
プ酸化膜１７とからなるメモリゲート絶縁膜１９とを形
成することができる。ここでＭＯＳゲート絶縁膜２３を
構成する窒化シリコン膜１５と、メモリゲート絶縁膜１
９を構成する窒化シリコン膜１５とは、ほぼ同じ膜厚で
形成する。
【００４５】その後、反応ガスとしてモノシラン（Ｓｉ
Ｈ4 ）を用いる化学気相成長法により、膜厚が４００ｎ
ｍの多結晶シリコン膜からなるゲート電極材料２５を全
面に形成する。
【００４６】その後、回転塗布法によりゲート電極材料
２５上の全面に感光性樹脂２９を形成し、所定のフォト
マスクを用いて露光、現像処理を行い、メモリトランジ
スタとＭＯＳトランジスタの形成領域上に感光性樹脂２
９を形成するように、パターニングする。
【００４７】つぎに図４に示すように、感光性樹脂２９
をエッチングマスクに用いて、ゲート電極材料２５をエ
ッチングしてゲート電極２７を形成する。
【００４８】このゲート電極２７のエッチングは、反応
性イオンエッチング装置を用いて、エッチングガスとし
て六フッ化イオウ（ＳＦ6 ）と酸素（Ｏ2 ）との混合ガ
スを用いて行う。
【００４９】さらに感光性樹脂２９をエッチングマスク
に用いて窒化シリコン膜１５をエッチングする。
【００５０】この窒化シリコン膜１５のエッチングは、
反応性イオンエッチング装置を用いて、エッチングガス
として六フッ化イオウ（ＳＦ6 ）とヘリウム（Ｈｅ）と
三フッ化メタン（ＣＨＦ3 ）との混合ガスを用いて行
う。
【００５１】その後、ゲート電極材料２５と窒化シリコ
ン膜１５とのエッチングマスクに用いた感光性樹脂２９
を除去する。
【００５２】この結果、ゲート電極２７の下の領域にト
ンネル酸化膜１３と窒化シリコン膜１５とトップ酸化膜
１７とからなるメモリゲート絶縁膜１９と、酸化シリコ
ン膜２１と窒化シリコン膜１５とからなるＭＯＳゲート
絶縁膜２３とを形成することができる。
【００５３】その後、ゲート電極２７の整合した領域の
半導体基板１１に、この半導体基板１１と逆導電型の不
純物であるボロンを導入して、ソース領域３１とドレイ
ン領域３３とを形成する。このソース領域３１とドレイ
ン領域３３とを形成するためのボロンのイオン注入量
は、３×１０15ｃｍ-2程度の条件で行う。
【００５４】つぎに図５に示すように、リンとボロンと
を含む酸化シリコン膜からなる層間絶縁膜３９を４００
ｎｍ程度の膜厚で、化学気相成長法により形成する。
【００５５】その後、層間絶縁膜３９上に感光性樹脂
（図示せず）を回転塗布法により形成し、所定のフォト
マスクを用いて露光処理と現像処理とを行い、コンタク
トホールに対応する開口を有する感光性樹脂を形成する
ように、パターニングする。
【００５６】その後、このパターニングした感光性樹脂
をエッチングマスクに用いて層間絶縁膜３９をパターニ
ングしてコンタクトホール４１を形成する。
【００５７】その後、スパッタリング装置を用いて、シ
リコンと銅とを含むアルミニウムからなる配線材料を８
００ｎｍ程度の膜厚で形成する。
【００５８】その後、配線材料上に感光性樹脂（図示せ
ず）を回転塗布法により形成し、所定のフォトマスクを
用いて露光処理と現像処理とを行い、配線に対応する形
状を有する感光性樹脂をパターニングする。
【００５９】その後、このパターニングした感光性樹脂
をエッチングマスクに用いて配線材料をパターニング
し、配線４３を形成して、半導体不揮発性記憶装置を得
ることができる。
【００６０】この結果、メモリトランジスタ３５に隣接
してＭＯＳトランジスタ３７を有する半導体不揮発性記
憶装置を形成することができる。
【００６１】つぎに本発明の他の実施例における半導体
不揮発性記憶装置を説明する。まずはじめに、図１０の
断面図を用いて本発明の半導体不揮発性記憶装置の構造
を説明する。
【００６２】図１０に示すように、本発明の半導体不揮
発性記憶装置は、半導体基板１１上に設けるトンネル酸
化膜１３と窒化シリコン膜１５とトップ酸化膜１７とか
らなるメモリゲート絶縁膜１９を有する。
【００６３】さらにこのメモリゲート絶縁膜１９の両側
の領域の半導体基板１１に、メモリゲート絶縁膜１９と
接触するように、酸化シリコン膜２１と窒化シリコン膜
１５とからなるＭＯＳゲート絶縁膜２３を設ける。
【００６４】そしてこのメモリゲート絶縁膜１９とＭＯ
Ｓゲート絶縁膜２３との上にゲート電極２７を設ける。
【００６５】さらにゲート電極２７に整合した領域に、
半導体基板１１と逆導電型のソース領域３１とドレイン
領域３３とを設ける。
【００６６】さらにコンタクトホール４１を有する層間
絶縁膜３９を設ける。そしてこのコンタクトホール４１
を介して、ソース領域３１とドレイン領域３３と接続す
る配線４３を設ける。
【００６７】この図１０に示す半導体不揮発性記憶装置
と、図５に示す半導体不揮発性記憶装置との構成上の相
違点は、図５の構成ではメモリトランジスタ３５の片側
の領域にＭＯＳトランジスタ３７を設けているが、図１
０の構成ではメモリトランジスタ３５の両側の領域に、
このメモリトランジスタ３５と接触するようにＭＯＳト
ランジスタ３７を設けている点である。
【００６８】本発明の半導体不揮発性記憶装置は、ＭＯ
Ｓゲート絶縁膜２３として、酸化シリコン膜２１と窒化
シリコン膜１５との二層構造によって構成している。
【００６９】このため本発明の半導体不揮発性記憶装置
においは、ゲート電極２７からの不純物の拡散を窒化シ
リコン膜２１によって抑制し、不純物の半導体基板１１
への導入を抑えることができる。この結果、ＭＯＳトラ
ンジスタのしきい値電圧の変動は発生しない。
【００７０】つぎに、この図１０に示す半導体不揮発性
記憶装置を形成するための製造方法を、図６から図１０
の断面図を用いて説明する。
【００７１】まず図６に示すように、導電型がＮ型の半
導体基板１１を酸化処理して、シリコン酸化膜からなる
酸化シリコン膜２１を２９ｎｍの膜厚で形成する。
【００７２】その後、回転塗布法により酸化シリコン膜
２１上の全面に感光性樹脂２９を形成し、所定のフォト
マスクを用いて露光処理と、現像処理を行い、メモリト
ランジスタの形成領域が開口するように感光性樹脂２９
をパターニングする。
【００７３】つぎに図７に示すように、感光性樹脂２９
をエッチングマスクに用いて酸化シリコン膜２１のパタ
ーニングを行い、酸化シリコン膜２１にメモリトランジ
スタ形成領域に対応する開口部を形成する。その後、エ
ッチングマスクに用いた、酸化シリコン膜２１上の感光
性樹脂２９を除去する。
【００７４】その後、酸化処理を行い、酸化シリコン膜
２１の開口部内の半導体基板１１上に、膜厚が２ｎｍの
シリコン酸化膜からなるトンネル酸化膜１３を形成す
る。
【００７５】この酸化処理により酸化シリコン膜２１の
膜厚は増加し、前述の２９ｎｍの膜厚が３０ｎｍの膜厚
になる。
【００７６】その後、ジクロルシラン（ＳｉＨ2 Ｃｌ
2 ）とアンモニア（ＮＨ3 ）とを反応ガスとして用いる
化学気相成長法により、膜厚が１１ｎｍの窒化シリコン
膜１５を全面に形成する。
【００７７】その後、酸化処理を行って窒化シリコン膜
１５上にシリコン酸化膜からなるトップ酸化膜１７を膜
厚５ｎｍ形成する。このトップ酸化膜１７を窒化シリコ
ン膜１５上に形成することにより、窒化シリコン膜１５
の膜厚は減少し、当初の膜厚１１ｎｍから８ｎｍの膜厚
になる。
【００７８】その後、回転塗布法により全面に感光性樹
脂２９を形成し、所定のフォトマスクを用いて露光、現
像処理を行い、ＭＯＳトランジスタの形成領域を含む領
域が開口するように、すなわち酸化シリコン膜２１上の
領域が開口するように感光性樹脂２９をパターニングす
る。
【００７９】つぎに図８に示すように、感光性樹脂２９
をエッチングマスクに用いて、感光性樹脂２９を形成し
ていない領域のトップ酸化膜１７を除去する。その後、
エッチングマスクに用いた、トップ酸化膜１７上の感光
性樹脂２９を除去する。
【００８０】この結果、ＭＯＳトランジスタの形成領域
に酸化シリコン膜２１と窒化シリコン膜１５とからなる
ＭＯＳゲート絶縁膜２３と、メモリトランジスタの形成
領域にトンネル酸化膜１３と窒化シリコン膜１５とトッ
プ酸化膜１７とからなるメモリゲート絶縁膜１９とを形
成することができる。ここでＭＯＳゲート絶縁膜２３を
構成する窒化シリコン膜１５と、メモリゲート絶縁膜１
９を構成する窒化シリコン膜１５とは、ほぼ同じ膜厚で
形成する。
【００８１】その後、反応ガスとしてモノシラン（Ｓｉ
Ｈ4 ）を用いる化学気相成長法により、膜厚が４００ｎ
ｍの多結晶シリコン膜からなるゲート電極材料２５を全
面に形成する。
【００８２】その後、回転塗布法によりゲート電極材料
２５上の全面に感光性樹脂２９を形成し、所定のフォト
マスクを用いて露光、現像処理を行い、メモリトランジ
スタとＭＯＳトランジスタの形成領域に感光性樹脂２９
を形成するように、パターニングする。
【００８３】つぎに図９に示すように、感光性樹脂２９
をエッチングマスクに用いて、ゲート電極材料２５をエ
ッチングしてゲート電極２７を形成する。さらに感光性
樹脂２９をエッチングマスクに用いて窒化シリコン膜１
５をエッチングする。
【００８４】その後、ゲート電極材料２５と窒化シリコ
ン膜１５とのエッチングマスクに用いた感光性樹脂２９
を除去する。
【００８５】この結果、ゲート電極２７の下の領域にト
ンネル酸化膜１３と窒化シリコン膜１５とトップ酸化膜
１７とからなるメモリゲート絶縁膜１９の両側の領域
に、酸化シリコン膜２１と窒化シリコン膜１５とからな
るＭＯＳゲート絶縁膜２３を形成することができる。
【００８６】その後、ゲート電極２７の整合した領域の
半導体基板１１に、この半導体基板１１と逆導電型の不
純物であるボロンを導入して、ソース領域３１とドレイ
ン領域３３とを形成する。
【００８７】つぎに図１０に示すように、リンとボロン
とを含む酸化シリコン膜からなる層間絶縁膜３９を４０
０ｎｍ程度の膜厚で、化学気相成長法により形成する。
【００８８】その後、層間絶縁膜３９上に感光性樹脂
（図示せず）を回転塗布法により形成し、所定のフォト
マスクを用いて露光処理と現像処理とを行い、コンタク
トホールに対応する開口を有する感光性樹脂をパターニ
ングする。
【００８９】その後、このパターニングした感光性樹脂
をエッチングマスクに用いて層間絶縁膜３９をパターニ
ングしてコンタクトホール４１を形成する。
【００９０】その後、スパッタリング装置を用いて、シ
リコンと銅とを含むアルミニウムからなる配線材料を８
００ｎｍ程度の膜厚で形成する。
【００９１】その後、配線材料上に感光性樹脂（図示せ
ず）を回転塗布法により形成し、所定のフォトマスクを
用いて露光処理と現像処理とを行い、配線に対応する形
状を有する感光性樹脂をパターニングする。
【００９２】その後、このパターニングした感光性樹脂
をエッチングマスクに用いて配線材料をパターニング
し、配線４３を形成して、半導体不揮発性記憶装置を得
ることができる。
【００９３】この結果、メモリトランジスタ３５の両側
の領域にＭＯＳトランジスタ３７を有する半導体不揮発
性記憶装置を形成することができる。
【００９４】なお以上の説明においては、ゲート電極２
７に含まれる不純物としてボロンの例で説明したが、リ
ンや砒素を含むゲート電極を有する半導体不揮発性記憶
装置においても本発明の手段を適用することができる。
【００９５】
【発明の効果】以上の説明で明らかなように、本発明の
半導体不揮発性記憶装置の構造と製造方法とによれば、
ゲート電極からの不純物の拡散を窒化シリコン膜で抑え
ることができる。このため、ＭＯＳトランジスタのしき
い値電圧の変動を抑えることが可能となり、高い信頼性
を有する半導体不揮発性記憶装置が得られる。
【図面の簡単な説明】
【図１】本発明の実施例における半導体不揮発性記憶装
置の製造方法を示す断面図である。
【図２】本発明の実施例における半導体不揮発性記憶装
置の製造方法を示す断面図である。
【図３】本発明の実施例における半導体不揮発性記憶装
置の製造方法を示す断面図である。
【図４】本発明の実施例における半導体不揮発性記憶装
置の製造方法を示す断面図である。
【図５】本発明の実施例における半導体不揮発性記憶装
置の構造と製造方法とを示す断面図である。
【図６】本発明の実施例における半導体不揮発性記憶装
置の製造方法を示す断面図である。
【図７】本発明の実施例における半導体不揮発性記憶装
置の製造方法を示す断面図である。
【図８】本発明の実施例における半導体不揮発性記憶装
置の製造方法を示す断面図である。
【図９】本発明の実施例における半導体不揮発性記憶装
置の製造方法を示す断面図である。
【図１０】本発明の実施例における半導体不揮発性記憶
装置の構造と製造方法とを示す断面図である。
【図１１】従来例における半導体不揮発性記憶装置の構
造を示す断面図である。
【符号の説明】
１３ トンネル酸化膜 １５ 窒化シリコン膜 １７ トップ酸化膜 １９ メモリゲート絶縁膜 ２１ 酸化シリコン膜 ２３ ＭＯＳゲート絶縁膜 ２７ ゲート電極

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板に設けるトンネル酸化膜と窒
    化シリコン膜とトップ酸化膜とからなるメモリゲート絶
    縁膜と、酸化シリコン膜と窒化シリコン膜とからなるＭ
    ＯＳゲート絶縁膜と、メモリゲート絶縁膜とＭＯＳゲー
    ト絶縁膜との上に設けるゲート電極と、ゲート電極の整
    合した領域に設けるソース領域ドレイン領域と、コンタ
    クトホールを有する層間絶縁膜と、コンタクトホールを
    介してソース領域ドレイン領域と接続する配線とを有す
    ることを特徴とする半導体不揮発性記憶装置。
  2. 【請求項２】 半導体基板に設けるトンネル酸化膜と窒
    化シリコン膜とトップ酸化膜とからなるメモリゲート絶
    縁膜と、酸化シリコン膜と窒化シリコン膜とからなるＭ
    ＯＳゲート絶縁膜と、メモリゲート絶縁膜とＭＯＳゲー
    ト絶縁膜との上に設けるゲート電極と、ゲート電極の整
    合した領域に設けるソース領域ドレイン領域と、コンタ
    クトホールを有する層間絶縁膜と、コンタクトホールを
    介してソース領域ドレイン領域と接続する配線とを備
    え、メモリゲート絶縁膜の窒化シリコン膜とＭＯＳゲー
    ト絶縁膜の窒化シリコン膜とはほぼ同じ膜厚であること
    を特徴とする半導体不揮発性記憶装置。
  3. 【請求項３】 半導体基板に設けるトンネル酸化膜と窒
    化シリコン膜とトップ酸化膜とからなるメモリゲート絶
    縁膜と、メモリゲート絶縁膜に隣接して設ける酸化シリ
    コン膜と窒化シリコン膜とからなるＭＯＳゲート絶縁膜
    と、メモリゲート絶縁膜とＭＯＳゲート絶縁膜との上に
    設けるゲート電極と、ゲート電極の整合した領域に設け
    るソース領域ドレイン領域と、コンタクトホールを有す
    る層間絶縁膜と、コンタクトホールを介してソース領域
    ドレイン領域と接続する配線とを備え、メモリトランジ
    スタに隣接してＭＯＳトランジスタを設けることを特徴
    とする半導体不揮発性記憶装置。
  4. 【請求項４】 半導体基板に設けるトンネル酸化膜と窒
    化シリコン膜とトップ酸化膜とからなるメモリゲート絶
    縁膜と、メモリゲート絶縁膜の両側に設ける酸化シリコ
    ン膜と窒化シリコン膜とからなるＭＯＳゲート絶縁膜
    と、メモリゲート絶縁膜とＭＯＳゲート絶縁膜との上に
    設けるゲート電極と、ゲート電極の整合した領域に設け
    るソース領域ドレイン領域と、コンタクトホールを有す
    る層間絶縁膜と、コンタクトホールを介してソース領域
    ドレイン領域と接続する配線とを備え、メモリトランジ
    スタの両側にＭＯＳトランジスタを設けることを特徴と
    する半導体不揮発性記憶装置。
  5. 【請求項５】 半導体基板上に酸化シリコン膜を形成
    し、酸化シリコン膜上に感光性樹脂を形成し、感光性樹
    脂をエッチングマスクに用いて酸化シリコン膜をパター
    ニングする工程と、トンネル酸化膜と窒化シリコン膜と
    トップ酸化膜とを形成し、トップ酸化膜上に感光性樹脂
    を形成し、感光性樹脂をエッチングマスクに用いてトッ
    プ酸化膜を除去する工程と、全面にゲート電極材料を形
    成し、ゲート電極材料上に感光性樹脂を形成する工程
    と、感光性樹脂をエッチングマスクに用いてゲート電極
    材料をパターニングしてゲート電極を形成し、さらに窒
    化シリコン膜をパターニングし、その後ゲート電極の整
    合した領域の半導体基板に不純物を導入してソース領域
    とドレイン領域を形成する工程と、全面に層間絶縁膜を
    形成し、感光性樹脂を用いて層間絶縁膜をパターニング
    してコンタクトホールを形成し、配線を形成する工程と
    を有することを特徴とする半導体不揮発性記憶装置の製
    造方法。
  6. 【請求項６】 半導体基板上に酸化シリコン膜を形成
    し、酸化シリコン膜上に感光性樹脂を形成し、感光性樹
    脂をエッチングマスクに用いて酸化シリコン膜をパター
    ニングする工程と、トンネル酸化膜と窒化シリコン膜と
    トップ酸化膜とを形成し、トップ酸化膜上に感光性樹脂
    を形成し、感光性樹脂をエッチングマスクに用いて酸化
    シリコン膜上の領域のトップ酸化膜を除去する工程と、
    全面にゲート電極材料を形成し、ゲート電極材料上に感
    光性樹脂を形成する工程と、感光性樹脂をエッチングマ
    スクに用いてゲート電極材料をパターニングしてゲート
    電極を形成し、さらに窒化シリコン膜をパターニング
    し、その後ゲート電極の整合した領域の半導体基板にこ
    の半導体基板の導電型と逆導電型の不純物を導入してソ
    ース領域とドレイン領域とを形成する工程と、全面に層
    間絶縁膜を形成し、感光性樹脂を用いて層間絶縁膜をパ
    ターニングしてコンタクトホールを形成し、配線を形成
    する工程とを有することを特徴とする半導体不揮発性記
    憶装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7015542B2 (en) 2002-10-29 2006-03-21 Seiko Epson Corporation MONOS memory device
JP2008053270A (ja) * 2006-08-22 2008-03-06 Nec Electronics Corp 半導体記憶装置、及びその製造方法

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US7015542B2 (en) 2002-10-29 2006-03-21 Seiko Epson Corporation MONOS memory device
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