JPH0634205B2 - ベクトル演算処理装置 - Google Patents
ベクトル演算処理装置Info
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- JPH0634205B2 JPH0634205B2 JP59063563A JP6356384A JPH0634205B2 JP H0634205 B2 JPH0634205 B2 JP H0634205B2 JP 59063563 A JP59063563 A JP 59063563A JP 6356384 A JP6356384 A JP 6356384A JP H0634205 B2 JPH0634205 B2 JP H0634205B2
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- JP
- Japan
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- mask
- output
- pipeline
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 この発明は、マスク付ベクトル演算機能を有するベクト
ル演算処理装置に関する。
ル演算処理装置に関する。
大量のアレイ・オペランド・データを処理するベクトル
演算の一つとして、マスク付ベクトル演算が知られてい
る。このマスク付ベクトル演算は、オペランド・データ
に対して或るビット列（マスクビット列）のビット（マ
スクビット）をそれぞれ割当て、このビットに応じ、演
算を実行するか、或いはオペランド・データをそのまま
出力するかを制御する演算である。
演算の一つとして、マスク付ベクトル演算が知られてい
る。このマスク付ベクトル演算は、オペランド・データ
に対して或るビット列（マスクビット列）のビット（マ
スクビット）をそれぞれ割当て、このビットに応じ、演
算を実行するか、或いはオペランド・データをそのまま
出力するかを制御する演算である。
第１図は、マスク付ベクトル演算の一般的なフローチャ
ートを示す。マスク付ベクトル演算では、まずビット列
の中からオペランド・データに対応するビットが読出さ
れる。そして、このビットを分岐条件にして分岐し、演
算を実行するか、或いは演算を実行せずにオペランド・
データを出力し、次のデータの処理に移る。
ートを示す。マスク付ベクトル演算では、まずビット列
の中からオペランド・データに対応するビットが読出さ
れる。そして、このビットを分岐条件にして分岐し、演
算を実行するか、或いは演算を実行せずにオペランド・
データを出力し、次のデータの処理に移る。
ところで、ベクトル演算処理装置は、アレイ・オペラン
ド・データを高速に処理するために、一般にパイプライ
ン処理機能を有している。この種ベクトル演算処理装置
の演算単位ごとの基本構成を第２図に示す。同図におい
て、１１は第１演算部、１２はパイプラインレジスタ
（ＰＲ）、１３は第２演算部である。第２図のベクトル
演算処理装置では、パイプラインレジスタ１２により、
演算を上下２段に分割し、それぞれを（即ち第１演算部
１１、および第２演算部１３での各処理を）並列に動作
可能とすることにより、演算パイプライン処理が行なわ
れる構成となっている。
ド・データを高速に処理するために、一般にパイプライ
ン処理機能を有している。この種ベクトル演算処理装置
の演算単位ごとの基本構成を第２図に示す。同図におい
て、１１は第１演算部、１２はパイプラインレジスタ
（ＰＲ）、１３は第２演算部である。第２図のベクトル
演算処理装置では、パイプラインレジスタ１２により、
演算を上下２段に分割し、それぞれを（即ち第１演算部
１１、および第２演算部１３での各処理を）並列に動作
可能とすることにより、演算パイプライン処理が行なわ
れる構成となっている。
しかし、第２図のベクトル演算処理装置を用いて、第１
図のフローチャートで示されるマスク付ベクトル演算を
実行する場合、マスクビットの判断動作や、演算を実行
せずにオペランドデータをそのまま出力する動作によっ
て演算パイプラインが乱される問題があった。このた
め、従来のベクトル演算処理装置では、マスク付ベクト
ル演算の場合に演算パイプライン処理が適用できない欠
点があった。
図のフローチャートで示されるマスク付ベクトル演算を
実行する場合、マスクビットの判断動作や、演算を実行
せずにオペランドデータをそのまま出力する動作によっ
て演算パイプラインが乱される問題があった。このた
め、従来のベクトル演算処理装置では、マスク付ベクト
ル演算の場合に演算パイプライン処理が適用できない欠
点があった。
この発明は上記事情に鑑みてなされたものでその目的
は、マスク付ベクトル演算実行においても演算パイプラ
イン処理が適用できるベクトル演算処理装置を提供する
ことにある。
は、マスク付ベクトル演算実行においても演算パイプラ
イン処理が適用できるベクトル演算処理装置を提供する
ことにある。
この発明によれば、第１のアレイ・オペランド・データ
と第２のアレイ・オペランド・データ間の対応する要素
毎の演算を、ｎ段のパイプライン処理により実行する演
算部を備えたマイクロプログラム制御方式のベクトル演
算処理装置が提供されている。
と第２のアレイ・オペランド・データ間の対応する要素
毎の演算を、ｎ段のパイプライン処理により実行する演
算部を備えたマイクロプログラム制御方式のベクトル演
算処理装置が提供されている。
上記ベクトル演算処理装置では、マスク付ベクトル演算
に際し、マスクビット列がシフトレジスタに初期設定さ
れる。また、マスク付ベクトル演算が開始されると、第
１のアレイ・オペランド・データの各要素が、上記演算
部のパイプライン処理に同期して１要素ずつバッファレ
ジスタに順次保持され、その都度その保持要素は次段に
出力される。更に、シフトレジスタは初期設定されたマ
スクビット列を上記演算部のパイプライン処理に同期し
て１ビットずつシフトする。バッファレジスタから順に
出力される上記要素、およびシフトレジスタの所定位置
から順に出力されるマスクビットは、上記演算部のパイ
プライン処理に同期して、縦続ｎ−１段構成の各パイプ
ラインレジスタを順に介して出力される。選択出力手段
は、最終段のパイプラインレジスタからの出力データ中
の要素、または演算部の演算結果のいずれか一方を、マ
スク付ベクトル演算の演算結果の１要素として、最終段
のパイプラインレジスタからの出力データ中のマスクビ
ットに応じて選択出力する。
に際し、マスクビット列がシフトレジスタに初期設定さ
れる。また、マスク付ベクトル演算が開始されると、第
１のアレイ・オペランド・データの各要素が、上記演算
部のパイプライン処理に同期して１要素ずつバッファレ
ジスタに順次保持され、その都度その保持要素は次段に
出力される。更に、シフトレジスタは初期設定されたマ
スクビット列を上記演算部のパイプライン処理に同期し
て１ビットずつシフトする。バッファレジスタから順に
出力される上記要素、およびシフトレジスタの所定位置
から順に出力されるマスクビットは、上記演算部のパイ
プライン処理に同期して、縦続ｎ−１段構成の各パイプ
ラインレジスタを順に介して出力される。選択出力手段
は、最終段のパイプラインレジスタからの出力データ中
の要素、または演算部の演算結果のいずれか一方を、マ
スク付ベクトル演算の演算結果の１要素として、最終段
のパイプラインレジスタからの出力データ中のマスクビ
ットに応じて選択出力する。
第３図はこの発明の一実施例に係るベクトル演算処理装
置の構成を示す。同図において、２０はマイクロプログ
ラム制御部、２１はマイクロ制御部２０からのマイクロ
命令の転送路であるマイクロ命令バス（以下、ＭＩバス
と称す）である。２２は第１オペランドの転送路である
データバス（Ａバスと称す）、２３は第２オペランドの
転送路であるデータバス（Ｂバスと称す）、２４は演算
結果の転送路であるデータバス（Ｓバスと称す）であ
る。Ａ1〜Ａmは２段の演算パイプライン処理機能を有す
る演算部、Ｍはマスク付ベクトル制御部である。演算部
Ａ1〜Ａmは、固有の演算機能（例えば加算、乗算など）
を有している。演算部Ａi（i＝１〜m）において、３１
ｉはＡバス２２経由で導かれる第１オペランドを保持す
るバッファレジスタ（BR）、３２ｉはＢバス２３経由で
導かれる第２オペランドを保持するバッファレジスタ
（BR）である。３３ｉは第１演算部（初段演算部）、３
４ｉはパイプラインレジスタ（PR）、３５ｉは第２演算
部（最終段演算部）である。３６ｉはマスク付ベクトル
制御部Ｍからの後述する出力制御信号５６が導かれるイ
ンバータ、３７ｉはＭＩバス２１経由で導かれる（マイ
クロプログラム制御部２０からの）マイクロ命令に従っ
て演算部Ａi内の各部を制御する制御回路（CNT）であ
る。３８ｉは制御回路３７ｉからの出力制御信号３９ｉ
およびインバータ３６ｉからの出力信号が導かれるアン
ドゲート、４０ｉは出力ドライバである。出力ドライバ
４０ｉは、アンドゲート３８ｉからの出力信号である出
力制御信号４１ｉに応じ、第２演算部３５ｉの演算結果
をＳバス２４に出力する。
置の構成を示す。同図において、２０はマイクロプログ
ラム制御部、２１はマイクロ制御部２０からのマイクロ
命令の転送路であるマイクロ命令バス（以下、ＭＩバス
と称す）である。２２は第１オペランドの転送路である
データバス（Ａバスと称す）、２３は第２オペランドの
転送路であるデータバス（Ｂバスと称す）、２４は演算
結果の転送路であるデータバス（Ｓバスと称す）であ
る。Ａ1〜Ａmは２段の演算パイプライン処理機能を有す
る演算部、Ｍはマスク付ベクトル制御部である。演算部
Ａ1〜Ａmは、固有の演算機能（例えば加算、乗算など）
を有している。演算部Ａi（i＝１〜m）において、３１
ｉはＡバス２２経由で導かれる第１オペランドを保持す
るバッファレジスタ（BR）、３２ｉはＢバス２３経由で
導かれる第２オペランドを保持するバッファレジスタ
（BR）である。３３ｉは第１演算部（初段演算部）、３
４ｉはパイプラインレジスタ（PR）、３５ｉは第２演算
部（最終段演算部）である。３６ｉはマスク付ベクトル
制御部Ｍからの後述する出力制御信号５６が導かれるイ
ンバータ、３７ｉはＭＩバス２１経由で導かれる（マイ
クロプログラム制御部２０からの）マイクロ命令に従っ
て演算部Ａi内の各部を制御する制御回路（CNT）であ
る。３８ｉは制御回路３７ｉからの出力制御信号３９ｉ
およびインバータ３６ｉからの出力信号が導かれるアン
ドゲート、４０ｉは出力ドライバである。出力ドライバ
４０ｉは、アンドゲート３８ｉからの出力信号である出
力制御信号４１ｉに応じ、第２演算部３５ｉの演算結果
をＳバス２４に出力する。
マスク付ベクトル制御部Ｍにおいて、５１はＡバス２２
経由で導かれる第１オペランドを保持するバッファレジ
スタ（ＢＲ）、５２はＢバス２３経由で導かれるマスク
ビット列が初期設定されるシフトレジスタ（ＳＲ）、５
３はパイプラインレジスタ（ＰＲ）である。パイプライ
ンレジスタ５３には、バッファレジスタ５１からの出力
データ（第１オペランド）、およびシフトレジスタ５２
の所定位置、例えば最上位ビット位置からの出力ビット
（マスクビット）が、演算部Ａiの演算パイプライン処
理に同期して保持される。５４はＭＩバス２１経由で導
かれる（マイクロプログラム制御部２０からの）マイク
ロ命令に従ってマスク付ベクトル制御部Ｍ内の上記各部
を制御する制御回路（CNT）、５５は出力ドライバであ
る。出力ドライバ５５は、パイプラインレジスタ５３に
保持された上記マスクビットで生成される出力制御信号
５６に応じ、パイプラインレジスタ５３に保持された上
記第１オペランドをＳバス２４に出力する。
経由で導かれる第１オペランドを保持するバッファレジ
スタ（ＢＲ）、５２はＢバス２３経由で導かれるマスク
ビット列が初期設定されるシフトレジスタ（ＳＲ）、５
３はパイプラインレジスタ（ＰＲ）である。パイプライ
ンレジスタ５３には、バッファレジスタ５１からの出力
データ（第１オペランド）、およびシフトレジスタ５２
の所定位置、例えば最上位ビット位置からの出力ビット
（マスクビット）が、演算部Ａiの演算パイプライン処
理に同期して保持される。５４はＭＩバス２１経由で導
かれる（マイクロプログラム制御部２０からの）マイク
ロ命令に従ってマスク付ベクトル制御部Ｍ内の上記各部
を制御する制御回路（CNT）、５５は出力ドライバであ
る。出力ドライバ５５は、パイプラインレジスタ５３に
保持された上記マスクビットで生成される出力制御信号
５６に応じ、パイプラインレジスタ５３に保持された上
記第１オペランドをＳバス２４に出力する。
次に、この発明の一実施例の動作を第４図のタイミング
チャートを参照して説明する。演算部A1〜Ａmは独立に
動作可能であり、マイクロプログラム制御部２０からＭ
Ｉバス２１経由で転送されるマイクロ命令によって制御
される。演算部Ａ1〜Ａmは、それぞれに割当てられてい
るマイクロ命令によって起動される。ここで、例えば演
算部Ａ1によって処理される演算のマスク付ベクトル演
算の動作を説明する。マスク付ベクトル演算において
は、まずマスクビット列（Ｍ0，Ｍ1…Ｍn）を、Ｂバス
２３からマスク付ベクトル制御部Ｍ内のシフトレジスタ
（ＳＲ）５２に取込む処理が行なわれる。次に、第４図
のタイミングチャートに示される演算が行なわれる。第
４図において、Ｋは第１演算部３３1の動作、Ｌは第２
演算部３５1の動作を示す。またＳは（マスク付ベクト
ル制御部Ｍにおいて）バッファレジスタ（ＢＲ）５１か
らの出力データおよびシフトレジスタ（ＳＲ）５２の最
上位ビット位置からの出力ビットをパイプラインレジス
タ（ＰＲ）５３に取込むまでのタイミング、Ｔはパイプ
ラインレジスタ５３からＳバス２４へ結果を出力するま
でのタイミングを示す。
チャートを参照して説明する。演算部A1〜Ａmは独立に
動作可能であり、マイクロプログラム制御部２０からＭ
Ｉバス２１経由で転送されるマイクロ命令によって制御
される。演算部Ａ1〜Ａmは、それぞれに割当てられてい
るマイクロ命令によって起動される。ここで、例えば演
算部Ａ1によって処理される演算のマスク付ベクトル演
算の動作を説明する。マスク付ベクトル演算において
は、まずマスクビット列（Ｍ0，Ｍ1…Ｍn）を、Ｂバス
２３からマスク付ベクトル制御部Ｍ内のシフトレジスタ
（ＳＲ）５２に取込む処理が行なわれる。次に、第４図
のタイミングチャートに示される演算が行なわれる。第
４図において、Ｋは第１演算部３３1の動作、Ｌは第２
演算部３５1の動作を示す。またＳは（マスク付ベクト
ル制御部Ｍにおいて）バッファレジスタ（ＢＲ）５１か
らの出力データおよびシフトレジスタ（ＳＲ）５２の最
上位ビット位置からの出力ビットをパイプラインレジス
タ（ＰＲ）５３に取込むまでのタイミング、Ｔはパイプ
ラインレジスタ５３からＳバス２４へ結果を出力するま
でのタイミングを示す。
今、或るマイクロ命令によって演算部Ａ1にマスク付ベ
クトル演算の起動がかけられたものとする。このとき、
同じマイクロ命令によって、マスク付ベクトル制御部Ｍ
にも起動がかけられる。演算部Ａ1では、制御回路３７1
の制御により、第１のアレイ・オペランド・データ（Ｘ
0，Ｘ1，…Ｘn）の先頭要素である第１オペランドＸ0が
Ａバス２２からバッファレジスタ３１1に取込まれると
共に、第２のアレイ・オペランド・データ（Ｙ0，Ｙ1，
…Ｙn）の先頭要素である第２オペランドＹ0がＢバス２
３からバッファレジスタ３２1に取込まれる。そして、
バッファレジスタ３１1，３２2に取込まれたＸ0，Ｙ0間
の演算が第１演算部３３1で開始される。これが前記し
た動作Ｋ（第４図参照）である。一方、マスク付ベクト
ル制御部Ｍでは、上記第１オペランドＸ0がＡバス２２
からバッファレジスタ５１に取込まれ、前記した動作Ｓ
（第４図参照）が開始される。
クトル演算の起動がかけられたものとする。このとき、
同じマイクロ命令によって、マスク付ベクトル制御部Ｍ
にも起動がかけられる。演算部Ａ1では、制御回路３７1
の制御により、第１のアレイ・オペランド・データ（Ｘ
0，Ｘ1，…Ｘn）の先頭要素である第１オペランドＸ0が
Ａバス２２からバッファレジスタ３１1に取込まれると
共に、第２のアレイ・オペランド・データ（Ｙ0，Ｙ1，
…Ｙn）の先頭要素である第２オペランドＹ0がＢバス２
３からバッファレジスタ３２1に取込まれる。そして、
バッファレジスタ３１1，３２2に取込まれたＸ0，Ｙ0間
の演算が第１演算部３３1で開始される。これが前記し
た動作Ｋ（第４図参照）である。一方、マスク付ベクト
ル制御部Ｍでは、上記第１オペランドＸ0がＡバス２２
からバッファレジスタ５１に取込まれ、前記した動作Ｓ
（第４図参照）が開始される。
次のサイクルにおいて、演算部Ａ1では、第１演算部３
３1からのＸ0，Ｙ0に関する演算の中間結果がパイプラ
インレジスタ３４1に取込まれる。そして、パイプライ
ンレジスタ３４1に取込まれた中間結果に基づいてＸ0，
Ｙ0の最終演算結果Ｚ0を生成する演算が第２演算部３５
1で行なわれる。これが前記した動作Ｌ（第４図参照）
である。また、演算部Ａ1では、この動作Ｌと並行し
て、次の演算対象要素であるオペランドＸ1，Ｙ1をバス
２２，２３からバッファ３１1，３２1に取込みＸ1，Ｙ1
間の演算を開始する動作Ｋ（第４図参照）が行なわれ
る。一方、マスク付ベクトル制御部Ｍでは、バッファレ
ジスタ５１から出力される第１オペランド（この例では
Ｘ0）、およびシフトレジスタ５２から出力されるマス
クビット（この例ではマスクビット列の先頭ビット
Ｍ0）をパイプラインレジスタ５３に取込む動作Ｔ（第
４図参照）が行なわれる。また、マスク付ベクトル制御
部Ｍでは、この動作Ｔと並行して、次のオペランド（第
１オペランド）Ｘ1をＡバス２２からバッファ５１に取
込むと共に、シフトレジスタ５２を左１ビットシフトす
る動作Ｓ（第４図参照）が行なわれる。これにより、シ
フトレジスタ５２の最上位ビット位置からは、マスクビ
ットＭ1が出力される。なお、第４図において記号△
は、シフトレジスタ５２のシフトタイミングを示す。
３1からのＸ0，Ｙ0に関する演算の中間結果がパイプラ
インレジスタ３４1に取込まれる。そして、パイプライ
ンレジスタ３４1に取込まれた中間結果に基づいてＸ0，
Ｙ0の最終演算結果Ｚ0を生成する演算が第２演算部３５
1で行なわれる。これが前記した動作Ｌ（第４図参照）
である。また、演算部Ａ1では、この動作Ｌと並行し
て、次の演算対象要素であるオペランドＸ1，Ｙ1をバス
２２，２３からバッファ３１1，３２1に取込みＸ1，Ｙ1
間の演算を開始する動作Ｋ（第４図参照）が行なわれ
る。一方、マスク付ベクトル制御部Ｍでは、バッファレ
ジスタ５１から出力される第１オペランド（この例では
Ｘ0）、およびシフトレジスタ５２から出力されるマス
クビット（この例ではマスクビット列の先頭ビット
Ｍ0）をパイプラインレジスタ５３に取込む動作Ｔ（第
４図参照）が行なわれる。また、マスク付ベクトル制御
部Ｍでは、この動作Ｔと並行して、次のオペランド（第
１オペランド）Ｘ1をＡバス２２からバッファ５１に取
込むと共に、シフトレジスタ５２を左１ビットシフトす
る動作Ｓ（第４図参照）が行なわれる。これにより、シ
フトレジスタ５２の最上位ビット位置からは、マスクビ
ットＭ1が出力される。なお、第４図において記号△
は、シフトレジスタ５２のシフトタイミングを示す。
このように、この実施例では、演算部Ａ1は第１オペラ
ンドと第２オペランドとの間の所定の演算を、マスク付
ベクトル演算指定に無関係に（即ち、マスクビットの状
態に無関係に）、通常のベクトル演算と同様に２段の演
算パイプライン処理で実行する。また、マスク付ベクト
ル制御部Ｍは、演算部Ａ1でのパイプライン処理に同期
して、２段のパイプライン処理で第１オペランドを順に
取込み出力する。
ンドと第２オペランドとの間の所定の演算を、マスク付
ベクトル演算指定に無関係に（即ち、マスクビットの状
態に無関係に）、通常のベクトル演算と同様に２段の演
算パイプライン処理で実行する。また、マスク付ベクト
ル制御部Ｍは、演算部Ａ1でのパイプライン処理に同期
して、２段のパイプライン処理で第１オペランドを順に
取込み出力する。
マスク付ベクトル制御部Ｍでは、前記動作Ｔにおいて、
パイプラインレジスタ５３に取込まれているマスクビッ
ト（この例ではＭ0）が、当該マスク付ベクトル制御部
Ｍ、および演算部Ａ1（演算部Ａ1〜Ａm）からのデータ
出力の出力制御信号５６として用いられる。この信号５
６は、マスク付ベクトル制御部Ｍ内の出力ドライバ５５
に供給されると共に、演算部Ａ1〜Ａmのインバータ３６
1〜３６mにも供給される。インバータ３６1〜３６mから
の出力信号は、演算部Ａ1〜Ａm内の制御回路３７1〜３
７mからの出力制御信号３９1〜３９mと共に対応するア
ンドゲート３８1〜３８mに供給される。アンドゲート３
８1〜３８mからの出力信号である出力制御信号４１1〜
４１mは対応する出力ドライバー４０1〜４０mに供給さ
れる。演算部Ａ1が起動されたこの例では、制御回路３
７1〜３７mからの出力制御信号３９1〜３９mのうち、信
号３９1だけが真（“１”）である。したがって、演算
部Ａ1以外の演算部からのＳバス２４へのデータ出力
は、マスク付ベクトル制御部Ｍからの出力制御信号５６
（即ちマスクビット）に無関係に禁止される。この場
合、パイプラインレジスタ５３からの出力制御信号５６
（この例ではマスクビットＭ0）が偽（“０”）であれ
ば、アンドゲーム３８1からの出力制御信号４１1は真
（“１”）となり、出力ドライバ４０1は出力イネーブ
ル状態となる。一方、マスク付ベクトル制御部Ｍ内の出
力ドライバ５５は、出力ディスエーブル（出力ハイ・イ
ンピーダンス）状態となる。この結果、第２演算部３５
1の演算結果、即ち演算部Ａ1の演算結果（この例ではＺ
0）がＳバス２４に出力される。これに対し、パイプラ
インレジスタ５３からの出力制御信号５６（マスクビッ
トＭ0）が真（“１”）であれば、アンドゲート３８1か
らの出力制御信号４１1は偽（“０”）となり、出力ド
ライバ４０1は出力ディスエーブル状態となる。一方、
マスク付ベクトル制御部Ｍ内の出力ドライバ５５は出力
イネーブル状態となる。この結果、パイプラインレジス
タ５３からの出力データ中の第１オペランド（この例で
はＸ0）がＳバス２４に出力される。以下、同様の動作
が第４図のタイミングチャートに示すように繰返され
る。
パイプラインレジスタ５３に取込まれているマスクビッ
ト（この例ではＭ0）が、当該マスク付ベクトル制御部
Ｍ、および演算部Ａ1（演算部Ａ1〜Ａm）からのデータ
出力の出力制御信号５６として用いられる。この信号５
６は、マスク付ベクトル制御部Ｍ内の出力ドライバ５５
に供給されると共に、演算部Ａ1〜Ａmのインバータ３６
1〜３６mにも供給される。インバータ３６1〜３６mから
の出力信号は、演算部Ａ1〜Ａm内の制御回路３７1〜３
７mからの出力制御信号３９1〜３９mと共に対応するア
ンドゲート３８1〜３８mに供給される。アンドゲート３
８1〜３８mからの出力信号である出力制御信号４１1〜
４１mは対応する出力ドライバー４０1〜４０mに供給さ
れる。演算部Ａ1が起動されたこの例では、制御回路３
７1〜３７mからの出力制御信号３９1〜３９mのうち、信
号３９1だけが真（“１”）である。したがって、演算
部Ａ1以外の演算部からのＳバス２４へのデータ出力
は、マスク付ベクトル制御部Ｍからの出力制御信号５６
（即ちマスクビット）に無関係に禁止される。この場
合、パイプラインレジスタ５３からの出力制御信号５６
（この例ではマスクビットＭ0）が偽（“０”）であれ
ば、アンドゲーム３８1からの出力制御信号４１1は真
（“１”）となり、出力ドライバ４０1は出力イネーブ
ル状態となる。一方、マスク付ベクトル制御部Ｍ内の出
力ドライバ５５は、出力ディスエーブル（出力ハイ・イ
ンピーダンス）状態となる。この結果、第２演算部３５
1の演算結果、即ち演算部Ａ1の演算結果（この例ではＺ
0）がＳバス２４に出力される。これに対し、パイプラ
インレジスタ５３からの出力制御信号５６（マスクビッ
トＭ0）が真（“１”）であれば、アンドゲート３８1か
らの出力制御信号４１1は偽（“０”）となり、出力ド
ライバ４０1は出力ディスエーブル状態となる。一方、
マスク付ベクトル制御部Ｍ内の出力ドライバ５５は出力
イネーブル状態となる。この結果、パイプラインレジス
タ５３からの出力データ中の第１オペランド（この例で
はＸ0）がＳバス２４に出力される。以下、同様の動作
が第４図のタイミングチャートに示すように繰返され
る。
なお、上記の例では、マスク付ベクトル制御部Ｍが、演
算部Ａ1のマスク付ベクトル演算を起動するマイクロ命
令によって起動された場合であるが、マスク付ベクトル
制御部Ｍは、演算部Ａi（i＝１〜m）を起動するマイク
ロ命令によって起動される。したがって、マスク付ベク
トル制御部Ｍはｍの値（演算部の数）に無関係に１つで
よい。ところで、マスク付ベクトル制御部Ｍ内のパイプ
ラインレジスタ５３は、当該マスク付ベクトル制御部Ｍ
が起動されていない場合には、クリアされていることが
好ましい。これは、パイプラインレジスタ５３をクリア
することにより、出力制御信号５６が偽（“０”）とな
り、制御部Ｍからの出力を禁止できるためである。ま
た、演算部Ａ1〜Ａmからの出力を、制御回路３７1〜３
７mからの出力制御信号３９1〜３９mによって制御する
ことができるためである。
算部Ａ1のマスク付ベクトル演算を起動するマイクロ命
令によって起動された場合であるが、マスク付ベクトル
制御部Ｍは、演算部Ａi（i＝１〜m）を起動するマイク
ロ命令によって起動される。したがって、マスク付ベク
トル制御部Ｍはｍの値（演算部の数）に無関係に１つで
よい。ところで、マスク付ベクトル制御部Ｍ内のパイプ
ラインレジスタ５３は、当該マスク付ベクトル制御部Ｍ
が起動されていない場合には、クリアされていることが
好ましい。これは、パイプラインレジスタ５３をクリア
することにより、出力制御信号５６が偽（“０”）とな
り、制御部Ｍからの出力を禁止できるためである。ま
た、演算部Ａ1〜Ａmからの出力を、制御回路３７1〜３
７mからの出力制御信号３９1〜３９mによって制御する
ことができるためである。
なお、前記実施例では、２段の演算パイプライン処理を
適用するベクトル演算処理装置について説明したが、こ
の発明は３段以上のパイプライン処理を適用するベクト
ル演算処理装置にも応用できる。この場合、演算パイプ
ラインの段数をｎとすると、マスク付ベクトル制御部に
おいて第１オペランドおよびマスクビットを保持し、そ
の保持データを次段（次のパイプラインステージ）に転
送するパイプラインレジスタの必要段数はｎ−１段とな
る。
適用するベクトル演算処理装置について説明したが、こ
の発明は３段以上のパイプライン処理を適用するベクト
ル演算処理装置にも応用できる。この場合、演算パイプ
ラインの段数をｎとすると、マスク付ベクトル制御部に
おいて第１オペランドおよびマスクビットを保持し、そ
の保持データを次段（次のパイプラインステージ）に転
送するパイプラインレジスタの必要段数はｎ−１段とな
る。
以上詳述したようにこの発明によれば、少量のハードウ
ェアを付加するだけでマスク付ベクトル演算実行におい
ても演算パイプライン処理が適応でき、マスク付ベクト
ル演算の高速化が図れる。
ェアを付加するだけでマスク付ベクトル演算実行におい
ても演算パイプライン処理が適応でき、マスク付ベクト
ル演算の高速化が図れる。
第１図は一般的なマスク付ベクトル演算を説明するフロ
ーチャート、第２図は一般的なベクトル演算処理装置の
基本構成図、第３図はこの発明の一実施例に係るベクト
ル演算処理装置の構成図、第４図は動作を説明するため
のタイミングチャートである。 Ａ1〜Ａm…演算部、Ｍ…マスク付ベクトル制御部、２０
…マイクロプログラム制御部、３１1〜３１m，３２1〜
３２m，５１…バッファレジスタ（ＢＲ）、３４1〜３４
m，５３…パイプラインレジスタ（ＰＲ）、３７1〜３７
m，５４…制御回路（CNT）、４０1〜４０m，５５…出力
ドライバ、５２…シフトレジスタ（ＳＲ）。
ーチャート、第２図は一般的なベクトル演算処理装置の
基本構成図、第３図はこの発明の一実施例に係るベクト
ル演算処理装置の構成図、第４図は動作を説明するため
のタイミングチャートである。 Ａ1〜Ａm…演算部、Ｍ…マスク付ベクトル制御部、２０
…マイクロプログラム制御部、３１1〜３１m，３２1〜
３２m，５１…バッファレジスタ（ＢＲ）、３４1〜３４
m，５３…パイプラインレジスタ（ＰＲ）、３７1〜３７
m，５４…制御回路（CNT）、４０1〜４０m，５５…出力
ドライバ、５２…シフトレジスタ（ＳＲ）。
Claims (1)
- 【請求項１】第１のアレイ・オペランド・データと第２
のアレイ・オペランド・データ間の対応する要素毎の演
算を、ｎ段のパイプライン処理により行なう演算部を備
えたマイクロプログラム制御方式のベクトル演算処理装
置において、マスクビット列が初期設定され、当該マス
クビット列を上記演算部のパイプライン処理に同期して
１ビットずつ順次シフトするシフトレジスタと、上記第
１のアレイ・オペランド・データの各要素を上記演算部
のパイプライン処理に同期して１要素ずつ順次保持し、
その都度その保持要素を次段に出力するバッファレジス
タと、このバッファレジスタおよび上記シフトレジスタ
にｎ−１段縦続接続され、上記バッファレジスタからの
上記要素および上記シフトレジスタの所定位置からのマ
スクビットを、上記演算部のパイプライン処理に同期し
て順次保持転送するパイプラインレジスタ群と、このパ
イプラインレジスタ群の最終段からの出力データ中の上
記要素、または上記演算部の演算結果のいずれか一方
を、マスク付ベクトル演算の演算結果の１要素として、
上記パイプラインレジスタ群の最終段からの出力データ
中の上記マスクビットに応じて選択出力する手段とを具
備することを特徴とするベクトル演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59063563A JPH0634205B2 (ja) | 1984-03-31 | 1984-03-31 | ベクトル演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59063563A JPH0634205B2 (ja) | 1984-03-31 | 1984-03-31 | ベクトル演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60207967A JPS60207967A (ja) | 1985-10-19 |
| JPH0634205B2 true JPH0634205B2 (ja) | 1994-05-02 |
Family
ID=13232821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59063563A Expired - Lifetime JPH0634205B2 (ja) | 1984-03-31 | 1984-03-31 | ベクトル演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0634205B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100428223C (zh) | 1998-12-16 | 2008-10-22 | 松下电器产业株式会社 | 带条件矢量运算方法和带条件矢量运算装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5491162A (en) * | 1977-12-28 | 1979-07-19 | Fujitsu Ltd | Transfer control system in vector masked move |
| JPS5697173A (en) * | 1979-12-29 | 1981-08-05 | Fujitsu Ltd | Operation processing system by mask |
-
1984
- 1984-03-31 JP JP59063563A patent/JPH0634205B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60207967A (ja) | 1985-10-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |