JPH09101889A - パイプライン演算装置 - Google Patents
パイプライン演算装置Info
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- JPH09101889A JPH09101889A JP7260412A JP26041295A JPH09101889A JP H09101889 A JPH09101889 A JP H09101889A JP 7260412 A JP7260412 A JP 7260412A JP 26041295 A JP26041295 A JP 26041295A JP H09101889 A JPH09101889 A JP H09101889A
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- Japan
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- clock signal
- clock
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- pipeline
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
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Abstract
(57)【要約】
【課題】 ＮＯＰ命令を用いることなくステージ同士の
動作タイミングを調節できるようにして制御部の小型化
を図る。 【解決手段】 マイクロプロセッサは、デコーダ装置1
内のデコーダ群を、演算部，レジスタファイル及びプロ
グラムカウンタの各ユニットを制御するためのデコーダ
群1-1 と、アドレスユニツト制御用のデコーダ1-2 とに
分類し、このアドレスユニットデコーダ1-2 によって制
御されるクロツク制御ユニット1-3 を備え、外部からの
クロック信号5 は、アドレスユニット2-4 には直接入力
されるものの、演算部2-1 等に対してはクロック制御ユ
ニット1-3 を介して入力されるように構成する。そし
て、データ転送命令が読み出されてＭＡステージを２回
繰り返す場合には、１回目のＭＡステージ実行時にクロ
ック制御ユニット1-3 を停止させ、アドレスユニット2-
4 以外のユニットの動作を実行させない。
動作タイミングを調節できるようにして制御部の小型化
を図る。 【解決手段】 マイクロプロセッサは、デコーダ装置1
内のデコーダ群を、演算部，レジスタファイル及びプロ
グラムカウンタの各ユニットを制御するためのデコーダ
群1-1 と、アドレスユニツト制御用のデコーダ1-2 とに
分類し、このアドレスユニットデコーダ1-2 によって制
御されるクロツク制御ユニット1-3 を備え、外部からの
クロック信号5 は、アドレスユニット2-4 には直接入力
されるものの、演算部2-1 等に対してはクロック制御ユ
ニット1-3 を介して入力されるように構成する。そし
て、データ転送命令が読み出されてＭＡステージを２回
繰り返す場合には、１回目のＭＡステージ実行時にクロ
ック制御ユニット1-3 を停止させ、アドレスユニット2-
4 以外のユニットの動作を実行させない。
Description
【０００１】
【発明の属する技術分野】本発明は、パイプライン演算
装置における制御部の小型化に関するものである。
装置における制御部の小型化に関するものである。
【０００２】
【従来の技術】従来、演算機能を複数のステージに分
け、並列して各ステージの処理を行うことにより、複数
の命令処理サイクルを部分的に重複したタイミングで実
行するパイプライン演算装置が知られている。
け、並列して各ステージの処理を行うことにより、複数
の命令処理サイクルを部分的に重複したタイミングで実
行するパイプライン演算装置が知られている。
【０００３】こうしたパイプライン演算装置における命
令には、１つのオペコードで指定ステージ群を１回実行
する１サイクル命令と、１つのオペコードで指定ステー
ジ群を複数回実行する複数サイクル命令とがある。複数
サイクル命令時は１つのオペコードで複数のステージ群
を生成しなくてはいけないので制御部の回路構成が増加
することとなる（「コンピュ−タの論理構成とアーキテ
クチヤ：コロナ社」）。
令には、１つのオペコードで指定ステージ群を１回実行
する１サイクル命令と、１つのオペコードで指定ステー
ジ群を複数回実行する複数サイクル命令とがある。複数
サイクル命令時は１つのオペコードで複数のステージ群
を生成しなくてはいけないので制御部の回路構成が増加
することとなる（「コンピュ−タの論理構成とアーキテ
クチヤ：コロナ社」）。
【０００４】こうした従来技術の例として、５段パイプ
ライン処理を実行するマイクロプロセッサについて述べ
る。このマイクロプロセッサでは、演算機能を、ＩＦ
（命令読み出し）、ＩＤ（命令解読）、ＥＸ（演算）、
ＭＡ（メモリアクセス）、ＷＢ（ライトバツク）の５つ
のステージに分割し、図３の模式図に示す如き並列関係
にてパイプライン処理が実行されている。
ライン処理を実行するマイクロプロセッサについて述べ
る。このマイクロプロセッサでは、演算機能を、ＩＦ
（命令読み出し）、ＩＤ（命令解読）、ＥＸ（演算）、
ＭＡ（メモリアクセス）、ＷＢ（ライトバツク）の５つ
のステージに分割し、図３の模式図に示す如き並列関係
にてパイプライン処理が実行されている。
【０００５】こうしたパイプライン処理を実行するマイ
クロプロセッサは、図４に示すように、アドレスバス４
のデータに従つてメモリ（図示せず）からデータバス３
を経由して命令を読み込み、これを解読するデコーダ装
置１と、デコーダ装置１からの制御信号と外部からのク
ロツク５によって制御されるデータパス２とからなる。
データパス２は、論理，算術，シフト演算等を行う演算
部２−１と、演算結果を格納するレジスタファイル２−
２と、現在のプログラムのアドレスをカウントするプロ
グラムカウンタ２−３と、演算部２−１またはプログラ
ムカウンタ２−３からアドレスバス４への出力切り替え
を行うアドレスユニット２−４の各ユニットからなる。
クロプロセッサは、図４に示すように、アドレスバス４
のデータに従つてメモリ（図示せず）からデータバス３
を経由して命令を読み込み、これを解読するデコーダ装
置１と、デコーダ装置１からの制御信号と外部からのク
ロツク５によって制御されるデータパス２とからなる。
データパス２は、論理，算術，シフト演算等を行う演算
部２−１と、演算結果を格納するレジスタファイル２−
２と、現在のプログラムのアドレスをカウントするプロ
グラムカウンタ２−３と、演算部２−１またはプログラ
ムカウンタ２−３からアドレスバス４への出力切り替え
を行うアドレスユニット２−４の各ユニットからなる。
【０００６】こうした従来のマイクロプロセッサにおい
て、例えば、外部バス幅１６ｂｉｔに対して内部バス幅
３２ｂｉｔといった具合いに内部バス幅の方が外部バス
幅よりも大きいシステムの場合、ＭＡステージを複数回
繰り返す必要がある。このため、図５に示す様に、マイ
クロプロセッサとメモリとの間でデータを転送する命令
がｎ番目の命令としてＩＦステージ３００で読み込まれ
た場合、当該ｎ番目の命令処理サイクルでは、ＩＦ−Ｉ
Ｄ−ＥＸ−ＭＡ−ＭＡ−ＷＢと、ＭＡステージを繰り返
し実行される。ｎ＋１番目移行の命令に対する処理サイ
クルでは、このＭＡステージの繰り返しによるパイプラ
インの乱れを回避するため、２回目のＭＡステージ３０
１を実行するとき、後続命令のステージ群３１１に対し
てＮＯＰ命令を与えて実行を禁止していた。
て、例えば、外部バス幅１６ｂｉｔに対して内部バス幅
３２ｂｉｔといった具合いに内部バス幅の方が外部バス
幅よりも大きいシステムの場合、ＭＡステージを複数回
繰り返す必要がある。このため、図５に示す様に、マイ
クロプロセッサとメモリとの間でデータを転送する命令
がｎ番目の命令としてＩＦステージ３００で読み込まれ
た場合、当該ｎ番目の命令処理サイクルでは、ＩＦ−Ｉ
Ｄ−ＥＸ−ＭＡ−ＭＡ−ＷＢと、ＭＡステージを繰り返
し実行される。ｎ＋１番目移行の命令に対する処理サイ
クルでは、このＭＡステージの繰り返しによるパイプラ
インの乱れを回避するため、２回目のＭＡステージ３０
１を実行するとき、後続命令のステージ群３１１に対し
てＮＯＰ命令を与えて実行を禁止していた。
【０００７】
【発明が解決しようとする課題】パイプラインの乱れを
ＮＯＰ命令により回避する従来の手法では、制御部が複
雑化するという問題がある。そこで、本発明は、ＮＯＰ
命令を用いることなくステージ同士の動作タイミングを
調節できるようにすることを目的とする。
ＮＯＰ命令により回避する従来の手法では、制御部が複
雑化するという問題がある。そこで、本発明は、ＮＯＰ
命令を用いることなくステージ同士の動作タイミングを
調節できるようにすることを目的とする。
【０００８】
【課題を解決するための手段】かかる目的を達成するた
め、本発明のパイプライン演算装置においては、必要に
応じて、クロック信号を一部のステージ動作に使用する
ユニットにだけ供給し、他のユニットへは供給しないよ
うにするクロック制御手段を設ける。そのより具体的な
構成としては、外部から入力されるクロック信号を分岐
させ、一部のユニットへはクロック制御ユニットを介し
てクロック信号を入力する様に構成すると共に、該クロ
ック制御ユニットの出力を必要に応じて停止させる出力
停止手段を備える。
め、本発明のパイプライン演算装置においては、必要に
応じて、クロック信号を一部のステージ動作に使用する
ユニットにだけ供給し、他のユニットへは供給しないよ
うにするクロック制御手段を設ける。そのより具体的な
構成としては、外部から入力されるクロック信号を分岐
させ、一部のユニットへはクロック制御ユニットを介し
てクロック信号を入力する様に構成すると共に、該クロ
ック制御ユニットの出力を必要に応じて停止させる出力
停止手段を備える。
【０００９】このような構成により、本発明によれば、
クロック信号を停止することで特定のステージ以外の動
作自体を行わせない様にすることでステージ同士の実行
タイミングを調整する。よって、ＮＯＰ信号を用いてい
ないので、各ステージの最終段のラッチ部分にＮＯＰ命
令を実行するための制御部を設ける必要がなく、制御部
の複雑化を招くことがない。
クロック信号を停止することで特定のステージ以外の動
作自体を行わせない様にすることでステージ同士の実行
タイミングを調整する。よって、ＮＯＰ信号を用いてい
ないので、各ステージの最終段のラッチ部分にＮＯＰ命
令を実行するための制御部を設ける必要がなく、制御部
の複雑化を招くことがない。
【００１０】このパイプライン演算装置において、前記
クロック供給制御手段は、同一ステージを複数回繰り返
す処理を含む命令を読み出したとき、当該繰り返される
ステージ動作に使用するユニットに複数回のクロック信
号を供給する間に、他のステージ動作に使用するユニッ
トへは１回分のクロック信号しか供給しない様に構成し
ておけば、複数サイクル命令を１サイクル命令と同様に
扱うことができる。
クロック供給制御手段は、同一ステージを複数回繰り返
す処理を含む命令を読み出したとき、当該繰り返される
ステージ動作に使用するユニットに複数回のクロック信
号を供給する間に、他のステージ動作に使用するユニッ
トへは１回分のクロック信号しか供給しない様に構成し
ておけば、複数サイクル命令を１サイクル命令と同様に
扱うことができる。
【００１１】この場合、前記クロック供給制御手段は、
メモリアクセスステージを複数回連続すべき命令に対し
て作動するようにしておくと、特に、効果的である。さ
らに具体的には、アドレスユニット及びアドレスユニッ
ト用デコーダに対しては外部からのクロック信号をその
まま入力し、他のユニット及びそれらに対応するデコー
ダに対してはクロック制御ユニットを介してクロック信
号を入力するように構成し、クロック制御ユニットをア
ドレスユニット用デコーダにて制御することで、アドレ
スユニットにだけクロック信号が供給される状態を形成
できるように構成する。例えば、ＭＡステージをｎ回繰
り返す命令が読み出されたとき、１回目〜ｎ−１回目の
ＭＡステージが繰り返される間にわたってアドレスユニ
ット用デコーダにてクロック制御ユニットの出力を停止
し続けてやれば、ＮＯＰ命令によらずにパイプラインの
乱れを回避しつつＭＡステージの繰り返しを実現するこ
とができる。なお、アドレスユニット以外のユニットへ
のクロック信号の供給は、１〜ｎ回のＭＡステージの繰
り返しタイミングの中のいずれかのタイミングに１回実
施し、他のタイミングでは供給を停止するようにすれば
よいから、例えば、１〜ｎ−１回目までをクロック供給
停止に制御し、ｎ回目にクロック供給するように制御し
ても構わない。
メモリアクセスステージを複数回連続すべき命令に対し
て作動するようにしておくと、特に、効果的である。さ
らに具体的には、アドレスユニット及びアドレスユニッ
ト用デコーダに対しては外部からのクロック信号をその
まま入力し、他のユニット及びそれらに対応するデコー
ダに対してはクロック制御ユニットを介してクロック信
号を入力するように構成し、クロック制御ユニットをア
ドレスユニット用デコーダにて制御することで、アドレ
スユニットにだけクロック信号が供給される状態を形成
できるように構成する。例えば、ＭＡステージをｎ回繰
り返す命令が読み出されたとき、１回目〜ｎ−１回目の
ＭＡステージが繰り返される間にわたってアドレスユニ
ット用デコーダにてクロック制御ユニットの出力を停止
し続けてやれば、ＮＯＰ命令によらずにパイプラインの
乱れを回避しつつＭＡステージの繰り返しを実現するこ
とができる。なお、アドレスユニット以外のユニットへ
のクロック信号の供給は、１〜ｎ回のＭＡステージの繰
り返しタイミングの中のいずれかのタイミングに１回実
施し、他のタイミングでは供給を停止するようにすれば
よいから、例えば、１〜ｎ−１回目までをクロック供給
停止に制御し、ｎ回目にクロック供給するように制御し
ても構わない。
【００１２】
【発明の実施の形態】次に、本発明の実施の形態を説明
する。この実施の形態のマイクロプロセッサは内部バス
が３２ｂｉｔで構成され、外部バスが１６ｂｉｔで構成
されたものである。そして、図１に示す様に、デコーダ
装置１内のデコーダ群を、演算部，レジスタファイル及
びプログラムカウンタの各ユニットを制御するためのデ
コーダ群１−１と、アドレスユニツト制御用のデコーダ
１−２とに分類し、このアドレスユニットデコーダ１−
２によって制御されるクロツク制御ユニット１−３を備
えている点で従来のものと相違している。そして、外部
からのクロック信号５は、アドレスユニット２−４及び
アドレスユニットデコーダ１−２には直接入力されるも
のの、演算部ユニット２−１，レジスタファイルユニッ
ト２−２，プログラムカウンタ２−３及びこれらに対す
るデコーダ群１−１に対してはクロック制御ユニット１
−３を介して入力されるように構成されている。
する。この実施の形態のマイクロプロセッサは内部バス
が３２ｂｉｔで構成され、外部バスが１６ｂｉｔで構成
されたものである。そして、図１に示す様に、デコーダ
装置１内のデコーダ群を、演算部，レジスタファイル及
びプログラムカウンタの各ユニットを制御するためのデ
コーダ群１−１と、アドレスユニツト制御用のデコーダ
１−２とに分類し、このアドレスユニットデコーダ１−
２によって制御されるクロツク制御ユニット１−３を備
えている点で従来のものと相違している。そして、外部
からのクロック信号５は、アドレスユニット２−４及び
アドレスユニットデコーダ１−２には直接入力されるも
のの、演算部ユニット２−１，レジスタファイルユニッ
ト２−２，プログラムカウンタ２−３及びこれらに対す
るデコーダ群１−１に対してはクロック制御ユニット１
−３を介して入力されるように構成されている。
【００１３】この実施の形態においては、内部バスと外
部バスの大きさの違いにより、アドレスユニットデコー
ダ１−２はデータ転送命令に対してＭＡステージを２回
繰り返し実行することになる。このため、命令処理サイ
クルのＩＤステージ又はＥＸステージにおいて、データ
転送命令であると判断された場合には、１回目のＭＡス
テージ実行タイミングにおいて、アドレスユニットデコ
ーダ１−２がクロック制御ユニット１−３に対してクロ
ック信号の出力を停止させるクロック停止信号９を出力
する様に構成されている。これにより、アドレスユニッ
ト２−４にだけクロック信号が入力されて１回目のＭＡ
ステージだけが実行される。そして、データ転送命令に
対応する２回目のＭＡステージ実行時に、他のステージ
へのクロックが供給され、初めて他のステージが実行さ
れる。よって、データ転送命令に対する処理サイクルが
ＭＡステージからＷＢステージへ進むときに、他の並列
処理サイクルもそれぞれＥＸステージからＭＡステージ
等へ進み、パイプラインの乱れを生じないように制御さ
れる。
部バスの大きさの違いにより、アドレスユニットデコー
ダ１−２はデータ転送命令に対してＭＡステージを２回
繰り返し実行することになる。このため、命令処理サイ
クルのＩＤステージ又はＥＸステージにおいて、データ
転送命令であると判断された場合には、１回目のＭＡス
テージ実行タイミングにおいて、アドレスユニットデコ
ーダ１−２がクロック制御ユニット１−３に対してクロ
ック信号の出力を停止させるクロック停止信号９を出力
する様に構成されている。これにより、アドレスユニッ
ト２−４にだけクロック信号が入力されて１回目のＭＡ
ステージだけが実行される。そして、データ転送命令に
対応する２回目のＭＡステージ実行時に、他のステージ
へのクロックが供給され、初めて他のステージが実行さ
れる。よって、データ転送命令に対する処理サイクルが
ＭＡステージからＷＢステージへ進むときに、他の並列
処理サイクルもそれぞれＥＸステージからＭＡステージ
等へ進み、パイプラインの乱れを生じないように制御さ
れる。
【００１４】データ転送命令に対するパイプラインの流
れとクロック信号との関係を模式図にて表したのが図２
である。図示（Ａ）の様に、データ転送命令５００が入
力されると、ＩＤステージ５０１またはＥＸステージ５
０２において、第１ＭＡステージ５０３の実行時に他の
ステージに対してクロックを停止する条件であると判断
される。この結果、外部からのクロック信号自体は周期
的に図示（Ｂ）に示すように入力されるのであるが、ク
ロック制御ユニット１−３経由で出力されるクロック信
号は、図示（Ｃ）に示すように、第１ＭＡステージ５０
３の実行時に対応するタイミングで欠落した状態とな
る。そして、第２ＭＡステージ５０４の実行時に初めて
演算部２−１等へのクロック信号が復活する。
れとクロック信号との関係を模式図にて表したのが図２
である。図示（Ａ）の様に、データ転送命令５００が入
力されると、ＩＤステージ５０１またはＥＸステージ５
０２において、第１ＭＡステージ５０３の実行時に他の
ステージに対してクロックを停止する条件であると判断
される。この結果、外部からのクロック信号自体は周期
的に図示（Ｂ）に示すように入力されるのであるが、ク
ロック制御ユニット１−３経由で出力されるクロック信
号は、図示（Ｃ）に示すように、第１ＭＡステージ５０
３の実行時に対応するタイミングで欠落した状態とな
る。そして、第２ＭＡステージ５０４の実行時に初めて
演算部２−１等へのクロック信号が復活する。
【００１５】このため、データ転送命令を処理するサイ
クルにおいて第１ＭＡステージ５０３から第２ＭＡステ
ージ５０４へとステージが進行する時には他の命令処理
サイクルではステージが進行せず、そのままＥＸステー
ジ等が引き伸ばされた状態となる。よって、ＮＯＰ命令
を用いないにも拘らず、データ転送命令に伴うＭＡステ
ージの繰り返しが実行されてもパイプラインの乱れを生
じることがない。
クルにおいて第１ＭＡステージ５０３から第２ＭＡステ
ージ５０４へとステージが進行する時には他の命令処理
サイクルではステージが進行せず、そのままＥＸステー
ジ等が引き伸ばされた状態となる。よって、ＮＯＰ命令
を用いないにも拘らず、データ転送命令に伴うＭＡステ
ージの繰り返しが実行されてもパイプラインの乱れを生
じることがない。
【００１６】この結果、デコーダ装置１側から見ると、
ＭＡステージが連続する命令は１サイクル命令となり、
制御部が小型になる。
ＭＡステージが連続する命令は１サイクル命令となり、
制御部が小型になる。
【図１】 発明の実施の形態におけるマイクロプロセッ
サの全体構成を示すブロック図である。
サの全体構成を示すブロック図である。
【図２】 発明の実施の形態におけるデータ転送命令に
対するパイプラインの流れとクロック信号との関係を示
す模式図である。
対するパイプラインの流れとクロック信号との関係を示
す模式図である。
【図３】 パイプライン処理における一般的なステージ
の流れを示す模式図である。
の流れを示す模式図である。
【図４】 従来例におけるマイクロプロセッサの全体構
成を示すブロック図である。
成を示すブロック図である。
【図５】 従来例におけるデータ転送命令に対するパイ
プラインの流れを示す模式図である。
プラインの流れを示す模式図である。
１・・・デコーダ装置、１−１・・・演算部等に対する
デコーダ群、１−２・・・アドレスユニットデコーダ、
１−３・・・クロック制御ユニット、２・・・データパ
ス、２−１・・・演算部、２−２・・・レジスタファイ
ル、２−３・・・プログラムカウンタ、２−４・・・ア
ドレスユニット、３・・・データバス、４・・・アドレ
スバス。
デコーダ群、１−２・・・アドレスユニットデコーダ、
１−３・・・クロック制御ユニット、２・・・データパ
ス、２−１・・・演算部、２−２・・・レジスタファイ
ル、２−３・・・プログラムカウンタ、２−４・・・ア
ドレスユニット、３・・・データバス、４・・・アドレ
スバス。
Claims (5)
- 【請求項１】 演算機能を複数のステージに分け、並列
して各ステージの処理を行うことにより、複数の命令処
理サイクルを部分的に重複したタイミングで実行するパ
イプライン演算装置において、 必要に応じて、クロック信号を一部のステージ動作に使
用するユニットにだけ供給し、他のユニットへは供給し
ないようにするクロック制御手段を設けることを特徴と
するパイプライン演算装置。 - 【請求項２】 請求項１記載のパイプライン演算装置に
おいて、前記クロック制御手段として、 外部から入力されるクロック信号を分岐させ、一部のユ
ニットへはクロック制御ユニットを介してクロック信号
を入力する様に構成すると共に、該クロック制御ユニッ
トの出力を必要に応じて停止させる出力停止手段を備え
ることを特徴とするパイプライン演算装置。 - 【請求項３】 請求項１又は請求項２記載のパイプライ
ン演算装置において、前記クロック供給制御手段は、同
一ステージを複数回繰り返す処理を含む命令を読み出し
たとき、当該繰り返されるステージ動作に使用するユニ
ットに複数回のクロック信号を供給する間に、他のステ
ージ動作に使用するユニットへは１回分のクロック信号
しか供給しない様に構成されていることを特徴とするパ
イプライン演算装置。 - 【請求項４】 請求項１〜請求項３のいずれか記載のパ
イプライン演算装置において、前記クロック供給制御手
段は、メモリアクセスステージを複数回連続すべき命令
に対して作動することを特徴とするパイプライン演算装
置。 - 【請求項５】 演算部ユニット、レジスタファイルユニ
ット、プログラムカウンタユニット及びアドレスユニッ
トを有するデータパスと、これら各ユニットを制御する
ためのデコーダ群を有するデコーダ装置とを備え、外部
からのクロック信号に合わせて各デコーダ群からの制御
信号をデータパス側の各ユニットへ並列して入力するこ
とで、複数の命令処理サイクルを部分的に重複したタイ
ミングで実行するパイプライン演算装置において、 アドレスユニット及びアドレスユニット用デコーダに対
しては外部からのクロック信号をそのまま入力し、デー
タパス側の他のユニット及びそれらに対応するデコーダ
に対してはクロック制御ユニットを介してクロック信号
を入力するように構成し、 該クロック制御ユニットをアドレスユニット用デコーダ
にて制御することで、アドレスユニットにだけクロック
信号が供給される状態を形成できるように構成すること
を特徴とするパイプライン演算装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7260412A JP2924736B2 (ja) | 1995-10-06 | 1995-10-06 | パイプライン演算装置 |
| US08/725,495 US5771376A (en) | 1995-10-06 | 1996-10-04 | Pipeline arithmetic and logic system with clock control function for selectively supplying clock to a given unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7260412A JP2924736B2 (ja) | 1995-10-06 | 1995-10-06 | パイプライン演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09101889A true JPH09101889A (ja) | 1997-04-15 |
| JP2924736B2 JP2924736B2 (ja) | 1999-07-26 |
Family
ID=17347576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7260412A Expired - Fee Related JP2924736B2 (ja) | 1995-10-06 | 1995-10-06 | パイプライン演算装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5771376A (ja) |
| JP (1) | JP2924736B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1996
- 1996-10-04 US US08/725,495 patent/US5771376A/en not_active Expired - Lifetime
Also Published As
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|---|---|
| US5771376A (en) | 1998-06-23 |
| JP2924736B2 (ja) | 1999-07-26 |
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