JPH06342810A

JPH06342810A - ショットキ接合型電界効果トランジスタおよびその製造方法

Info

Publication number: JPH06342810A
Application number: JP2060594A
Authority: JP
Inventors: Shigeru Nakajima; 成中島
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 1993-02-22
Filing date: 1994-02-17
Publication date: 1994-12-13

Abstract

(57)【要約】【目的】出力に歪みのないＭＥＳＦＥＴを容易に得る
ことを目的とする。【構成】ｎ⁺層４は、ゲート電極７からサイドエッチ
量Ｌ_g-n+の距離だけ離れた基板位置に形成されている。
また、ｎ⁺層４は、ドレイン側の表面準位によって生じ
る表面空乏層がドレイン側にほとんど拡がらない不純物
濃度および厚さに形成されている。また、中間濃度層で
あるｎ´層５は、ゲート電極７への電圧印加によって生
じるチャネル空乏層のドレイン側端部が、この印加電圧
の増加に伴ってドレイン側へ拡がる不純物濃度および厚
さに形成されている。しかも、ｎ⁺層４、距離Ｌ_g-n+、
並びにｎ´層５は、チャネル空乏層のドレイン側端部が
ゲート電極７のドレイン側端部Ａからドレイン側へ拡が
る長さＬのゲート長Ｌ_gに対する比率Ｌ／Ｌ_gが所定範
囲になる相対関係に形成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ゲート電極が半導体基
板にショットキ接触して形成されたショットキ接合型電
界効果トランジスタ（ＭＥＳＦＥＴ）およびその製造方
法に関するものである。

【０００２】

【従来の技術】従来、この種のＭＥＳＦＥＴとしてＧａ
Ａｓ半導体材料を用いたものがあり、このＧａＡｓＭＥ
ＳＦＥＴは高周波素子、超高速ＩＣなどの広い分野で使
用されている。このような高周波素子、超高速ＩＣ等に
ＧａＡｓＭＥＳＦＥＴを応用する場合、ＧａＡｓＭＥＳ
ＦＥＴの特性としては入力信号に対して出力信号に歪み
の少ないことが非常に有利である。

【０００３】一般にＭＥＳＦＥＴの電圧−電流特性は次
式に示されるいわゆる二乗特性を示す。

【０００４】Ｉ_ds＝Ｋ（Ｖ_th−Ｖ_g）² …（１）ここで、Ｉ_dsはドレイン電流、Ｋは比例定数、Ｖ_thはＦ
ＥＴのしきい値電圧、Ｖ_gはゲート電圧を表す。

【０００５】この代表的な二乗特性は図１５のグラフに
示される。同グラフの横軸はゲート電圧Ｖ_g、縦軸はド
レイン電流Ｉ_dsまたは相互コンダクタンスｇ_mを示す。
実線の特性曲線は式（１）で示される二乗特性を表して
おり、この特性線に対応する縦軸は図の左側に示される
電流Ｉ_dsである。また、点線の特性曲線はこの二乗特性
を有するＦＥＴのゲート電圧変化に対する相互コンダク
タンス変化を示しており、この特性線に対応する縦軸は
図の右側に示される相互コンダクタンスｇ_mである。同
グラフに示されるように、ドレイン電流Ｉ_dsの変化はゲ
ート電圧Ｖ_gの変化に対して二乗特性を呈しており、出
力信号であるドレイン電流Ｉ_dsは入力信号であるゲート
電圧Ｖ_gに対してリニアに変化せず、歪んでいる。歪み
の小さいＦＥＴ特性であるにはこの特性線は直線的でな
ければならない。

【０００６】この二乗特性を直線的な特性に変化させる
ため、つまり、出力に生じる歪みを低減させるため、活
性層における不純物のドーピングプロファイルを従来の
一様分布からステップ状に分布させたり、段階的に分布
（graded分布）させる構造が提案されている。活性層の
不純物プロファイルをステップ状に分布させるＦＥＴと
しては、例えば、米国特許４１６３９８４号に開示され
たものがある。同特許には、基板表面から所定の深さま
では一定の濃度に不純物がドーピングされているが、こ
の所定深さにおいて不純物濃度がステップ状に高くなる
不純物プロファイルが示されている。このような不純物
プロファイルによって活性層が形成されると、ドレイン
電流はゲート電圧に対して直線的に変化するようにな
り、出力に生じる歪みは低減される。

【０００７】

【発明が解決しようとする課題】しかしながら、上記従
来のＭＥＳＦＥＴにおいては、活性層の不純物プロファ
イルをステップ状や段階的にさせるため、次の問題が生
じた。

【０００８】つまり、このような特殊な不純物プロファ
イル構造を実現するには、エピタキシャル成長法によ
り、所定濃度に不純物を含む半導体薄膜を結晶成長させ
る必要がある。従って、薄膜をエピタキシャル成長させ
る時に不純物濃度は精密に制御されなければならず、容
易に所定の不純物プロファイルを持つＦＥＴが製造され
ない。

【０００９】また、エピタキシャル成長法によって活性
層を形成するため、異なるしきい値電圧Ｖ_thを有するＦ
ＥＴを同一ウエハに製造することは困難である。従っ
て、半導体集積回路の設計上大きな制約を受ける。例え
ば、入出力バッファ部を構成するＦＥＴや機能部を構成
するＦＥＴは全て同じしきい値電圧Ｖ_thを持つものとし
て回路設計しなければならないという制約が生じる。

【００１０】また、同一のしきい値電圧Ｖ_thを持つＦＥ
Ｔを製造した後、一部のゲート電極構造をリセス構造に
することにより異なるしきい値電圧Ｖ_thを持つＦＥＴを
得ることも可能である。しかし、活性層にリセスを形成
する方法には一般にウエットエッチングが用いられるた
め、同一ウエハ面に均一性よくリセスを形成したり、ま
た、再現性よくリセスを形成することは困難であった。

【００１１】また、活性層の不純物分布をステップ状や
段階状にするＦＥＴ構造においては、基板表面の不純物
濃度は低く形成される。このため、この低濃度層に接触
して形成されるソース電極やドレイン電極のオーミック
・コンタクト抵抗は高くなってしまう。

【００１２】本発明はこのような課題を解消するために
なされたもので、活性層の不純物プロファイルを特に工
夫することなく、Ｖ_g−Ｉ_ds特性の直線性を向上させる
ことのできるＭＥＳＦＥＴを提供することを目的とす
る。

【００１３】

【課題を解決するための手段】この目的を達成するため
に本発明は、ゲート電極にショットキ接触した活性層
と、ドレイン電極にオーミック接触した不純物濃度の高
い高濃度層と、これら高濃度層と活性層との間に形成さ
れた高濃度層よりも不純物濃度の低い中間濃度層とが半
導体基板に形成されて構成されたＭＥＳＦＥＴにおい
て、高濃度層を、ゲート電極から所定距離離れた基板位
置に形成し、ドレイン側の表面準位によって生じる表面
空乏層がドレイン側にほとんど拡がらない不純物濃度お
よび厚さに形成し、中間濃度層を、ゲート電極への電圧
印加によって生じるチャネル空乏層のドレイン側端部が
この印加電圧の増加に伴ってドレイン側へ拡がる不純物
濃度および厚さに形成し、かつ、高濃度層、高濃度層お
よびゲート電極間の距離、並びに中間層度層を、チャネ
ル空乏層のドレイン側端部がゲート電極のドレイン側端
部からドレイン側へ拡がる長さのゲート長に対する比率
が１／５以上１以下になる相対関係に形成した。

【００１４】また、半導体基板の表面に活性層を形成す
る工程と、この活性層上にレジストによってダミーゲー
トを形成する工程と、このダミーゲートをマスクに所定
の注入量および注入エネルギで不純物をイオン注入して
少なくともドレイン側に高濃度層を形成する工程と、ダ
ミーゲートの外形を所定寸法だけ縮小させる工程と、縮
小したダミーゲートをマスクに所定の注入量および注入
エネルギで不純物をイオン注入して高濃度層よりも不純
物濃度の低い中間濃度層を少なくともドレイン側に形成
する工程と、ダミーゲート上に絶縁膜を形成した後にダ
ミーゲートをリフトオフしてダミーゲート跡に反転パタ
ーンを形成する工程と、この反転パターンに露出する活
性層にショットキ接触したゲート電極並びに高濃度層に
オーミック接触したドレイン電極を形成する工程とを備
え、上記のショットキ接合型電界効果トランジスタを製
造するものである。

【００１５】また、半導体基板の表面に活性層を形成す
る工程と、この活性層上に耐熱性金属によってゲート電
極を形成する工程と、このゲート電極をマスクに所定の
注入量および注入エネルギで不純物をイオン注入して少
なくともドレイン側に中間濃度層を形成する工程と、ゲ
ート電極のドレイン側の側面に所定厚さの側壁を形成す
る工程と、ゲート電極および側壁をマスクに所定の注入
量および注入エネルギで不純物をイオン注入して中間濃
度層よりも不純物濃度の高い高濃度層を少なくともドレ
イン側に形成する工程と、この高濃度層にオーミック接
触したドレイン電極を形成する工程とを備え、上記のシ
ョットキ接合型電界効果トランジスタを製造するもので
ある。

【００１６】

【作用】高濃度層がゲート電極から所定距離離れた位置
に形成され、チャネル空乏層端部がドレイン側へある程
度延びることにより、ゲート電圧の増加に対するドレイ
ン電流の増加の延びが鈍化する、いわゆる長ゲート効果
の作用が生じようとする。一方、ゲート電極にショット
キ接触した活性層と高濃度層との間に所定の不純物濃度
および厚さを持つ中間濃度層が形成されることにより、
チャネル空乏層端部のドレイン側への延びは抑制され、
ゲート電圧変化に対してドレイン電流が二乗的に変化す
る作用が生じようとする。従って、長ゲート効果が生じ
ようとする作用と、ドレイン電流の二乗特性が生じよう
とする作用とは相殺し合う。

【００１７】また、高濃度層および中間濃度層はイオン
注入法により形成され、精密な不純物制御が必要とされ
るエピタキシャル成長法を用いる必要はなくなる。ま
た、イオン注入法を用いることにより、高濃度層および
中間濃度層は基板に容易に選択的に形成される。また、
基板表面の不純物濃度は十分に低いオーミック・コンタ
クト抵抗がとれる濃度に形成される。

【００１８】

【実施例】図１は本発明の第１の実施例によるＧａＡｓ
ＭＥＳＦＥＴの製造方法を示す工程断面図である。

【００１９】まず、半絶縁性ＧａＡｓ半導体基板１のＦ
ＥＴ形成領域にＳｉイオンがイオン注入される。このイ
オン注入により、所定濃度にｎ型不純物を含む活性層２
が基板表面に所定の厚さに形成される。次に、活性層２
上にレジストがスピン塗布され、このレジストにゲート
パターンが転写され、ダミーゲート３が形成される。次
に、パターニングされたダミーゲート３をマスクにＳｉ
イオンがイオン注入され、ｎ⁺層（高濃度層）４が形成
される（図１（ａ）参照）。ｎ⁺層４を形成するための
このイオン注入は、注入エネルギが９０ＫｅＶ、注入量
が２×１０¹³／ｃｍ²の条件下で行われる。

【００２０】次に、Ｏ₂プラズマを用いた反応性イオン
エッチング（ＲＩＥ）により、ダミーゲート３のパター
ンの外形が等方的に縮小される。この結果、ダミーゲー
ト３に覆われていた活性層２の一部が露出する。次に、
縮小されたダミーゲート３ａをマスクに再びＳｉイオン
が注入される。このイオン注入は、注入エネルギが３０
ＫｅＶ、注入量が３×１０¹²／ｃｍ²の条件下で行われ
る。このイオン注入により、露出していた活性層２部分
にｎ´層５が形成される（同図（ｂ）参照）。このｎ´
層５の幅はダミーゲート３の縮小の度合い、つまり、サ
イドエッチ量Ｌ_g-n+によって定まり、このサイドエッチ
量Ｌ_g-n+はｎ⁺層４と後述するゲート電極との間の距離
を定める。

【００２１】次に、スパッタ法によって基板の全表面に
ＳｉＯ₂膜が堆積された後、縮小したダミーゲート３ａ
がリフトオフされる。このリフトオフによってダミーゲ
ート３ａの跡のＳｉＯ₂膜６に反転パターンが形成され
る。その後、注入したＳｉイオンを活性化させるための
アニール処理が行われる。次に、反転パターンに露出し
た活性層２にショットキ接触したゲート電極７が、Ｔｉ
／Ｐｔ／Ａｕ金属によって形成される。また、ｎ⁺層４
上のＳｉＯ₂膜６が選択的に除去された後、ｎ⁺層４に
オーミック接触したソース電極８およびドレイン電極９
がＡｕ／Ｇｅ／Ｎｉ金属によって形成される（同図
（ｃ）参照）。この結果、ＭＥＳＦＥＴが完成する。

【００２２】本実施例のＭＥＳＦＥＴにおいては、ｎ⁺
層４は、ゲート電極７からサイドエッチ量Ｌ_g-n+の距離
だけ離れた基板位置に形成されている。また、ｎ⁺層４
は、ドレイン側の表面準位によって生じる表面空乏層が
ドレイン側にほとんど拡がらない上述した不純物濃度お
よび厚さに形成されている。従って、表面空乏層がチャ
ネル空乏層に及ぼす影響は低減され、電流チャネルを形
成する電子の動向は表面空乏層の影響をほとんど受ける
ことなくチャネル空乏層によって支配される。

【００２３】また、ｎ⁺層４よりも不純物濃度の低い中
間濃度層であるｎ´層５は、ゲート電極７への電圧印加
によって生じるチャネル空乏層のドレイン側端部が、こ
の印加電圧の増加に伴ってドレイン側へ拡がる上述した
不純物濃度および厚さに形成されている。しかも、ｎ⁺
層４、ｎ⁺層４およびゲート電極７間の距離Ｌ_g-n+、並
びにｎ´層５は、チャネル空乏層のドレイン側端部がゲ
ート電極７のドレイン側端部Ａからドレイン側へ拡がる
長さＬのゲート長Ｌ_gに対する比率が所定範囲になる相
対関係に形成されている。

【００２４】ところで、ゲート長が１μｍ以下になるＭ
ＥＳＦＥＴにおいては、空乏層のドレイン側にはかなり
強い電界が印加されている。また、ＧａＡｓのように表
面準位の多い材料でＭＥＳＦＥＴを形成した場合におい
ては、ソース側でソース抵抗の増大を招き、また、ドレ
イン側ではチャネルの空乏層が実際のゲートよりも外側
に延び、実効的にゲート長が長くなる「長ゲート効果」
を招いた。このため、ソース・ドレイン領域にゲート電
極に対して自己整合的にｎ⁺領域を形成することによ
り、この表面準位の影響を除くことが一般に用いられて
きた。

【００２５】図２（ａ）に示すサイドエッチ量Ｌ_g-n+＝
０のＭＥＳＦＥＴにおいては、ｎ⁺層１１がゲート電極
１２に対して自己整合的に形成された構造になってお
り、ゲート電極１２とドレイン側のｎ⁺層１１とは隣接
している。このため、表面準位の影響は除かれるが、チ
ャネル空乏層１３はドレイン側に拡がらない。従って、
ＭＥＳＦＥＴの電圧電流特性は、図３（ａ）のグラフに
おいて実線２１ａで示される二乗特性を示し、出力に歪
みを生じた。ここで、同グラフの横軸はゲート電圧Ｖ_gs
［Ｖ］、縦軸はドレイン電流Ｉ_ds［Ａ］を示す。また、
ＭＥＳＦＥＴの伝達関数特性は同図（ｂ）のグラフの実
線２１ｂに示され、ｇ_m値はゲート電圧変化に対して一
定に保たれない。ここで、同グラフの横軸はゲート電圧
Ｖ_gs［Ｖ］、縦軸は相互コンダクタンスｇ_mを示す。

【００２６】また、このような不都合を解消するため、
図２（ｂ）に示すように、ゲート電極１４とｎ⁺層１５
との間にサイドエッチ量Ｌ_g-n+＞０の距離を置くが、ｎ
´層の無いＭＥＳＦＥＴを構成すると、チャネル空乏層
１６はドレイン側にかなり拡がる。しかし、今度は逆に
長ゲート効果を生じる。つまり、ＭＥＳＦＥＴの電圧電
流特性は図３（ａ）のグラフの二点鎖線２２ａに示され
るものとなり、ゲート電圧の増加に対するドレイン電流
の増加の延びは鈍化し、直線性は悪い。また、ＭＥＳＦ
ＥＴの伝達関数特性は同図（ｂ）のグラフの二点鎖線２
２ｂに示され、ｇ_m値はゲート電圧変化に対してやはり
一定に保たれない。

【００２７】これに対してサイドエッチ量Ｌ_g-n+に一定
の距離を置き、かつ、ｎ´層を設けたＭＥＳＦＥＴ、つ
まり、概略を図２（ｃ）に示す本実施例によるＭＥＳＦ
ＥＴにおいては、上記の不都合は生じない。本実施例に
よるＭＥＳＦＥＴではドレイン側不純物領域の構造にＬ
ＤＤ（Lightly Doped Drain)構造が採用されている。し
かも、このＬＤＤ構造において、ｎ⁺層４がゲート電極
７から適度に離れて形成され、かつ、ｎ´層５の不純物
濃度がｎ⁺層４よりも所定程度に低く、ｎ´層５の厚さ
がｎ⁺層４よりも所定程度に浅く形成されている。つま
り、ゲート電極７およびｎ⁺層４間の間隔、並びにｎ⁺
層４、ｎ´層５の各不純物濃度および厚さの各相対関係
が最適化されている。このため、チャネル空乏層１０は
ドレイン側に適度に拡がり、ＭＥＳＦＥＴの電圧電流特
性は図３（ａ）のグラフの一点鎖線２３ａに示されるも
のとなり、ゲート電圧変化に対してドレイン電流変化は
直線的に変化し、出力に歪みが生じないようになる。ま
た、ＭＥＳＦＥＴの伝達関数特性は同図（ｂ）のグラフ
の一点鎖線２３ｂに示され、ｇ_m値はゲート電圧変化に
対して一定に保たれる。

【００２８】すなわち、本実施例においては、ｎ⁺層４
がゲート電極７から距離Ｌ_g-n+離れた位置に形成され、
ｎ´層５が上述した所定の不純物濃度および厚さに形成
されているため、チャネル空乏層端部はドレイン側へあ
る程度延びるようとする。この結果、ゲート電圧の増加
に対するドレイン電流の増加の延びが鈍化する、いわゆ
る長ゲート効果の作用が生じようとする。一方、活性層
２およびｎ⁺層４間に形成されたｎ´層５の上述した不
純物濃度および厚さは、チャネル空乏層端部のドレイン
側への延びが抑制されるようにも設定されているため、
ゲート電圧変化に対してドレイン電流が二乗的に変化す
る作用が生じようとする。従って、長ゲート効果が生じ
ようとする作用と、ドレイン電流の二乗特性が生じよう
とする作用とは相殺し合う。この結果、ゲート電圧変化
に対するドレイン電流変化は直線的なものになり、ＦＥ
Ｔの出力信号は入力信号にリニアに対応したものにな
り、従来のように出力に歪みを生じることはない。

【００２９】本実施例においては、ＭＥＳＦＥＴのリニ
アリティを次のように考える。図４のグラフはゲート電
圧Ｖ_gの変化に対する相互コンダクタンスｇ_mの変化を
示しており、同グラフの横軸はゲート電圧Ｖ_g［Ｖ］，
縦軸は相互コンダクタンスｇ_mの最大相互コンダクタン
スｇ_mmaxに対する比ｇ_m／ｇ_mmaxを表している。同グラ
フに表された特性線は、ドレイン・ソース間電圧Ｖ_dsを
例えば３．０［Ｖ］と一定とした場合における、ゲート
電圧Ｖ_gの変化に対するコンダクタンス比ｇ_m／ｇ_mmax
の変化を示している。最大相互コンダクタンスｇ_mmaxは
特性線の最高点にある相互コンダクタンスｇ_mの値であ
る。また、この最大相互コンダクタンスｇ_mmaxの９０％
以上の値を示す相互コンダクタンスｇ_mが得られるゲー
ト電圧Ｖ_gの変化範囲を図示のようにＶ_linerと定義す
る。また、ＧａＡｓＭＥＳＦＥＴのような化合物半導体
ＦＥＴの場合には、ゲート電圧Ｖ_gを０．６［Ｖ］以上
（Ｖ_g＞０．６［Ｖ］）で使用することはありえないの
で、ＦＥＴのしきい値電圧Ｖ_thとこの０．６［Ｖ］との
間隔を図示のようにＶ_pと定義する。このしきい値電圧
Ｖ_thは、活性層２に形成される電流チャネルがピンチオ
フするゲート電圧である。従って、例えば、ＦＥＴのし
きい値電圧Ｖ_thが−２．０［Ｖ］ならば、Ｖ_pは２．６
［Ｖ］になる。

【００３０】本実施例では、印加されるドレイン電圧
（ソース電極・ドレイン電極間の印加電圧）が０．５
［Ｖ］から１０［Ｖ］の範囲において、このように定義
した線形電圧範囲Ｖ_linerの使用電圧範囲Ｖ_pに対する
比が５０％以上（Ｖ_liner／Ｖ_p＞０．５）になるＦＥ
Ｔをリニアリティのよい素子と考える。Ｖ_liner／Ｖ_p
が５０％以上に設定されているリニアリティのよいＭＥ
ＳＦＥＴによれば、小信号振幅を用いる前段アンプの利
得の安定化が図れる。このＶ_liner／Ｖ_pがさらに７０
％以上に設定されていると、大信号振幅を扱うパワーア
ンプの低歪み化が図れる。

【００３１】一般的に次の不純物プロファイルを持つＭ
ＥＳＦＥＴはＶ_liner／Ｖ_pが５０％以上になり、リニ
アリティの良い素子となる。つまり、ゲート長Ｌ_gが
０．１［μｍ］から２．０［μｍ］のＦＥＴに対して、
ｎ⁺層４に相当する高濃度層、ｎ´層５に相当する中間
濃度層をイオン注入法で形成する場合、不純物濃度が最
大になる高濃度層のピーク濃度を１×１０¹⁸［１／ｃｍ
³］以上で、かつ不純物濃度が１×１０¹⁷［１／ｃ
ｍ³］になる基板深さを０．１［μｍ］以上０．２５
［μｍ］以下に形成する。しかも、中間濃度層のピーク
濃度を１×１０¹⁷［１／ｃｍ³］以上で、かつ不純物濃
度が１×１０¹⁶［１／ｃｍ³］になる基板深さを０．２
０［μｍ］以下に形成する。さらに、サイドエッチ量Ｌ
_g-n+を０．１［μｍ］から２．０［μｍ］の範囲に設定
する。このような不純物プロファイルを持つＦＥＴはリ
ニアリティが良く、上記実施例と同様な効果を奏する。
なお、この場合、高濃度層や中間濃度層の不純物プロフ
ァイルは、横軸を基板表面からの深さ，縦軸をキャリア
濃度にとり、横軸は原点から離れるに従って深くなる基
板深さを目盛り、縦軸は原点から離れるに従って高くな
る濃度を目盛った場合、ほぼ放物線を逆さまにしたプロ
ファイルになる。つまり、基板表面から僅かに入った深
さに不純物濃度のピークが位置し、さらに、基板深さが
深くなると不純物濃度は放物線的に低下する。不純物濃
度が１×１０¹⁷［１／ｃｍ³］または１×１０¹⁶［１／
ｃｍ³］になる基板位置は、不純物濃度がピークになる
基板深さよりも深いところに位置している。

【００３２】図５のグラフは、ゲート長Ｌ_gを０．５μ
ｍ、ゲート幅Ｗ_gを２０μｍとした本実施例のＭＥＳＦ
ＥＴ構造で、サイドエッチ量Ｌ_g-n+をパラメータとし
た、ゲート電圧変化に対する相互コンダクタンス変化を
示すグラフである。ここで、同グラフの横軸はゲート・
ソース間電圧（ゲート電圧）Ｖ_gs［Ｖ］を示し、目盛り
は０．２５０／ｄｉｖになっている。また、同グラフの
縦軸は相互コンダクタンスｇ_mを示し、目盛りは１．０
／ｄｉｖになっている。

【００３３】パラメータであるサイドエッチ量Ｌ
_g-n+は、０．１５μｍ、０．２２５μｍ、０．３０μｍ
と０．０７５μｍづつ変化する。特性線３１，３２，３
３は、パラメータであるサイドエッチ量Ｌ_g-n+がそれぞ
れ０．１５μｍ，０．２２５μｍ，０．３０μｍに対応
している。同グラフから、ゲート長が０．５μｍのＦＥ
Ｔの場合には、サイドエッチ量Ｌ_g-n+が０．３０μｍ程
度になると相互コンダクタンスｇ_mがゲート電圧変化に
対して一定値を保つようになり、ゲート電圧変化に対す
るドレイン電流変化特性の直線性が向上することが理解
される。

【００３４】図６のグラフは、ゲート幅Ｗ_gを２０μ
ｍ、サイドエッチ量Ｌ_g-n+を０．３０μｍとした本実施
例のＭＥＳＦＥＴ構造で、ゲート長Ｌ_gをパラメータと
した、ゲート電圧変化に対する相互コンダクタンス変化
を示すグラフである。ここで、同グラフの横軸はゲート
電圧Ｖ_gs［Ｖ］を示し、目盛りは０．２５００／ｄｉｖ
になっている。また、同グラフの縦軸は相互コンダクタ
ンスｇ_mを示し、目盛りは１．０００／ｄｉｖになって
いる。

【００３５】パラメータであるゲート長Ｌ_gは、０．５
μｍ、１．０μｍ、１．５μｍ、２．５μｍと変化す
る。特性線４１，４２，４３，４４は、パラメータであ
るゲート長Ｌ_gがそれぞれ０．５μｍ，１．０μｍ，
１．５μｍ，２．５μｍに対応している。同グラフか
ら、サイドエッチ量Ｌ_g-n+が０．３０μｍであってもゲ
ート長が長くなると、相互コンダクタンスｇ_mはゲート
電圧変化に対して一定値を保てなくなり、ゲート電圧変
化に対するドレイン電流変化特性の直線性が良くなくな
ることが理解される。

【００３６】これらのグラフから、ＦＥＴの出力に歪み
をなくすには、サイドエッチ量Ｌ_g-n+、つまりチャネル
空乏層１０のドレイン側端部がゲート電極７のドレイン
側端部Ａからドレイン側へ拡がる長さＬとゲート長Ｌ_g
とは、所定の比率に設定される必要があることが理解さ
れる。また、これらのグラフから、チャネル空乏層１０
のドレイン側への延びＬのゲート長Ｌ_gに対する比率Ｌ
／Ｌ_gは、１／５以上１以下に設定するのが良いと考え
られる。

【００３７】つまり、ｇ_m値が一定に保たれるサイドエ
ッチ量Ｌ_g-n+＝０．３０μｍよりもサイドエッチ量を大
きくすると、ｇ_m値の一定性つまり電圧電流特性の直線
性は損なわれるものと考えられる。この場合、活性層２
およびｎ⁺層４間にｎ´層５がないものと仮定すると、
チャネル空乏層１０はサイドエッチ量と同程度以上にま
でドレイン側に拡がるものと考えられる。このときのド
レイン側への延びＬのゲート長Ｌ_gに対する比率Ｌ／Ｌ
_gは、０．３／０．５＝０．６以上である。チャネル空
乏層１０はｎ⁺層４にも幾分張り出すため、幾分かの余
裕をみて、比率Ｌ／Ｌ_gの上限は１であればよいと考え
られる。一方、比率Ｌ／Ｌ_gの下限は、上述した各グラ
フに基づいて経験的に１／５であればよいと考えられ
る。

【００３８】また、ゲート長Ｌ_gとサイドエッチ量Ｌ
_g-n+との関係は、特定の製造条件において、図７のグラ
フに示される関係にあると、リニアリティのよいＦＥＴ
が得られることが経験的に分かっている。この特定の製
造条件とは、ｎ⁺層４の形成条件が、８００±５０オン
グストロームのＳｉＮ膜を通して９０〜１２０［ｋｅ
Ｖ］の注入エネルギで４．０×１０¹³／ｃｍ²の注入量
のｎ型不純物がイオン注入される条件にあり、さらに、
ｎ´層５の形成条件が、同じ８００±５０オングストロ
ームのＳｉＮ膜を通して５０［ｋｅＶ］の注入エネルギ
で６．０×１０¹²／ｃｍ²の注入量のｎ型不純物がイオ
ン注入される条件にあることである。また、ＦＥＴのリ
ニアリティをさらによくするには、ＦＥＴのしきい値電
圧Ｖ_thを−１．５［Ｖ］より深く設定し、線形電圧範囲
Ｖ_linerを広げるのがよい。そのためには活性層２の形
成は、²⁹Ｓｉ⁺を３０［ｋｅＶ］以上の注入エネルギで
イオン注入し、また、⁹Ｂｅ⁺を７０［ｋｅＶ］以上の
注入エネルギでベア注入して活性層２と基板１との基板
界面でのキャリアプロファイルの急俊性を上げるのがよ
い。この製造条件を上記実施例によるＦＥＴの製造工程
に適用する場合に、スルー注入のためのＳｉＮ膜は、活
性層２およびダミーゲート３が形成された後に形成され
る。そして、このＳｉＮ膜の形成後に上述したイオン注
入が行われることにより、上記の特定製造条件に合うも
のとなる。

【００３９】同グラフの横軸はゲート長Ｌ_g［μｍ］，
縦軸はサイドエッチ量Ｌ_g-n+［μｍ］を示している。ま
た、同グラフに示される第１の曲線７１は、ゲート長Ｌ
_gの０〜約１．５［μｍ］の増加に対して０〜約０．８
［μｍ］の範囲でサイドエッチ量Ｌ_g-n+が漸次増加して
いる。また、第２の曲線７２は、ゲート長Ｌ_gの０〜約
１．５［μｍ］の増加に対して０〜約１．５［μｍ］の
範囲でサイドエッチ量Ｌ_g-n+が漸次増加している。本出
願人の経験によれば、この第１の曲線７１を下限とし、
第２の曲線７２を上限とする図示の斜線領域にゲート長
Ｌｇとサイドエッチ量Ｌ_g-n+との関係があれば、リニア
リティのよいＦＥＴが得られることが経験的に確認され
ている。すなわち、ゲート長Ｌｇとサイドエッチ量Ｌ
_g-n+との関係が図示の斜線領域に設定され、上記実施例
に上記特定の製造条件が適用されて製造されたＭＥＳＦ
ＥＴによれば、リニアリティのよいＦＥＴが得られ、上
記実施例と同様な効果が奏される。

【００４０】また、ゲート長Ｌ_gが０．８［μｍ］の場
合で、ｎ⁺層４のイオン注入が、注入エネルギ９０〜１
２０［ｋｅＶ］，注入量４．０×１０¹³［ｃｍ^-2］で８
００±５０オングストロームのＳｉＮ膜を通して行われ
る場合には、図８のグラフに示される条件でｎ´層５が
形成されると、リニアリティのよい素子が得られること
も経験的に分かっている。なお、このｎ´層５の形成
も、８００±５０オングストロームのＳｉＮ膜を通した
イオン注入によって行われる。同グラフの横軸はＳｉ⁺
のイオン注入量［ｃｍ^-2］，縦軸はサイドエッチ量Ｌ
_g-n+［μｍ］を示している。また、同グラフにおける特
性線８１はイオン注入エネルギが５０［ｋｅＶ］，特性
線８２はイオン注入エネルギが８０［ｋｅＶ］の場合に
おけるＳｉ注入量とサイドエッチ量Ｌ_g-n+とのそれぞれ
の関係を示している。これら各特性線８１，８２は、イ
オン注入量の１０¹²〜１０¹³［ｃｍ^-2］の増加に対して
サイドエッチ量Ｌ_g-n+が注入エネルギをパラメータとし
て約０〜約１．２［μｍ］の範囲で漸次増加することを
示している。つまり、Ｓｉ注入量および注入エネルギと
サイドエッチ量Ｌ_g-n+との関係が、特性線８１，８２に
表される関係にある条件でｎ´層５のイオン注入が行わ
れ、上記実施例に即してＦＥＴが製造されると、リニア
リティのよいＦＥＴ、つまり、Ｖ_linear／Ｖ_p＞０．７
となるＦＥＴが得られ、上記実施例と同様な効果が奏さ
れる。

【００４１】また、ｎ⁺層４が上記の特定の製造条件下
で形成され、さらに、ｎ´層５が図８に示される関係に
従って形成されると、ｎ´層５のピークキャリア濃度と
サイドエッチ量Ｌ_g-n+との関係は図９のグラフに示され
る関係にある。同グラフの横軸はｎ´層５のピークキャ
リア濃度［１／ｃｍ³］，縦軸はサイドエッチ量Ｌ_g-n+
［μｍ］を示している。また、第１の曲線９１，第２の
曲線９２は、ｎ´層５のキャリア濃度が１×１０¹⁶［１
／ｃｍ³］になる基板表面からの基板深さをパラメータ
とする、ピークキャリア濃度とサイドエッチ量Ｌ_g-n+と
の関係を示している。つまり、第１の曲線９１は、ｎ´
層５のキャリア濃度が１×１０¹⁶［１／ｃｍ³］になる
基板深さ０．１３［μｍ］をパラメータとするピークキ
ャリア濃度とサイドエッチ量Ｌ_g-n+との関係を表してお
り、ピークキャリア濃度の１×１０¹⁷［１／ｃｍ³］〜
１×１０¹⁸［１／ｃｍ³］の増加に対してサイドエッチ
量Ｌ_g-n+が０〜約１．０［μｍ］の範囲で漸次増加して
いる。第２の曲線９２は、ｎ´層５のキャリア濃度が１
×１０¹⁶［１／ｃｍ³］になる基板深さ０．２０［μ
ｍ］をパラメータとするピークキャリア濃度とサイドエ
ッチ量Ｌ_g-n+との関係を表しており、ピークキャリア濃
度の１×１０¹⁷［１／ｃｍ³］〜８×１０¹⁷［１／ｃｍ
³］の増加に対してサイドエッチ量Ｌ_g-n+が約０．２〜
約１．５［μｍ］の範囲で漸次増加している。

【００４２】これら第１および第２の曲線９１，９２
は、特定のピークキャリア濃度＝ｘ（１０¹⁷〜１０¹⁸／
ｃｍ³）、特定のサイドエッチ量Ｌ_g-n+＝ｙ（０〜１．
５）のときにキャリア濃度が１×１０¹⁶［１／ｃｍ³］
になる基板深さは０．１３〜０．２０［μｍ］の範囲に
あることを示している。すなわち、ｎ⁺層４が上記の特
定の製造条件下で形成され、さらに、ｎ´層５が図８に
示される関係に従って形成されると、ピークキャリア濃
度と、キャリア濃度が１×１０¹⁶［１／ｃｍ³］になる
基板深さと、サイドエッチ量Ｌ_g-n+との関係は、図９の
第１および第２の曲線９１，９２に挟まれた図示の斜線
領域の範囲内の関係にあり、Ｖ_linear／Ｖ_p＞０．７と
なるＦＥＴが得られる。

【００４３】また、ゲート長Ｌ_gが０．８［μｍ］の場
合で、ｎ´層５のイオン注入が、注入エネルギ５０［ｋ
ｅＶ］，注入量６．０×１０¹²［ｃｍ^-2］で８００±５
０オングストロームのＳｉＮ膜を通して行われる場合に
は、図１０のグラフに示される条件でｎ⁺層４が形成さ
れると、リニアリティのよい素子が得られることも経験
的に分かっている。なお、このｎ⁺層４の形成も、８０
０±５０オングストロームのＳｉＮ膜を通したイオン注
入によって行われる。同グラフの横軸はＳｉ⁺のイオン
注入量［ｃｍ^-2］，縦軸はサイドエッチ量Ｌ_g-n+［μ
ｍ］を示している。また、同グラフにおける特性線１０
１はイオン注入エネルギが７０［ｋｅＶ］，特性線１０
２はイオン注入エネルギが９０［ｋｅＶ］，特性線１０
３はイオン注入エネルギが１２０［ｋｅＶ］の場合にお
けるＳｉ注入量とサイドエッチ量Ｌ_g-n+とのそれぞれの
関係を示している。これら各特性線１０１，１０２，１
０３は、イオン注入量の１０¹³〜１０¹⁴［ｃｍ^-2］の増
加に対してサイドエッチ量Ｌ_g-n+が注入エネルギをパラ
メータとして約０〜約０．８［μｍ］の範囲で漸次増加
することを示している。つまり、Ｓｉ注入量および注入
エネルギとサイドエッチ量Ｌ_g-n+との関係が、特性線１
０１，１０２，１０３に表される関係にある条件でｎ⁺
層４のイオン注入が行われ、上記実施例に即してＦＥＴ
が製造されると、リニアリティのよいＦＥＴが得られ、
上記実施例と同様な効果が奏される。

【００４４】また、ｎ´層５が上記の特定の製造条件下
で形成され、さらに、ｎ⁺層４が図１０に示される関係
に従って形成されると、ｎ⁺層４のピークキャリア濃度
とサイドエッチ量Ｌ_g-n+との関係は図１１のグラフに示
される関係にある。同グラフの横軸はｎ⁺層４のピーク
キャリア濃度［１／ｃｍ³］，縦軸はサイドエッチ量Ｌ
_g-n+［μｍ］を示している。また、第１の曲線１１１，
第２の曲線１１２は、ｎ⁺層４のキャリア濃度が１×１
０¹⁷［１／ｃｍ³］になる基板表面からの基板深さをパ
ラメータとする、ピークキャリア濃度とサイドエッチ量
Ｌ_g-n+との関係を示している。つまり、第１の曲線１１
１は、ｎ⁺層４のキャリア濃度が１×１０¹⁷［１／ｃｍ
³］になる基板深さ０．１５［μｍ］をパラメータとす
るピークキャリア濃度とサイドエッチ量Ｌ_g-n+との関係
を表しており、ピークキャリア濃度の１×１０¹⁸［１／
ｃｍ³］〜１×１０¹⁹［１／ｃｍ³］の増加に対してサ
イドエッチ量Ｌ_g-n+が約０．０５〜約０．３５［μｍ］
の範囲で漸次増加している。第２の曲線９２は、ｎ´層
５のキャリア濃度が１×１０¹⁷［１／ｃｍ³］になる基
板深さ０．２５［μｍ］をパラメータとするピークキャ
リア濃度とサイドエッチ量Ｌ_g-n+との関係を表してお
り、ピークキャリア濃度の１×１０¹⁸［１／ｃｍ³］〜
１×１０¹⁹［１／ｃｍ³］の増加に対してサイドエッチ
量Ｌ_g-n+が約０．３５〜約０．６５［μｍ］の範囲で漸
次増加している。

【００４５】これら第１および第２の曲線１１１，１１
２は、特定のピークキャリア濃度＝ｘ（１０¹⁸〜１０¹⁹
／ｃｍ³）、特定のサイドエッチ量Ｌ_g-n+＝ｙ（０．０
５〜０．６５）のときにキャリア濃度が１×１０¹⁷［１
／ｃｍ³］になる基板深さは０．１５〜０．２５［μ
ｍ］の範囲にあることを示している。すなわち、ｎ´層
５が上記の特定の製造条件下で形成され、さらに、ｎ⁺
層４が図１０に示される関係に従って形成されると、ピ
ークキャリア濃度と、キャリア濃度が１×１０¹⁷［１／
ｃｍ³］になる基板深さと、サイドエッチ量Ｌ_g-n+との
関係は、図１１の第１および第２の曲線１１１，１１２
に挟まれた図示の斜線領域の範囲内の関係にあり、Ｖ
_linear／Ｖ_p＞０．７となるＦＥＴが得られる。

【００４６】また、図７から図１１を用いて説明した各
ＭＥＳＦＥＴは、上述の製造条件によって次の不純物プ
ロファイルを持つＦＥＴになる。つまり、ｎ⁺層４が、
８００±５０オングストロームのＳｉＮ膜を通して４．
０×１０¹³／ｃｍ²の注入量のイオン注入で形成される
と、ｎ⁺層４のピークキャリア濃度は１×１０¹⁸［１／
ｃｍ³］以上１×１０¹⁹［１／ｃｍ³］以下にある。ま
た、ｎ⁺層４が、８００±５０オングストロームのＳｉ
Ｎ膜を通して９０〜１２０［ｋｅＶ］の注入エネルギの
イオン注入で形成されると、キャリア濃度が１×１０¹⁷
［１／ｃｍ³］になる基板表面からの基板深さは０．１
５［μｍ］以上０．３０［μｍ］以下にある。また、ｎ
´層５が、８００±５０オングストロームのＳｉＮ膜を
通して６．０×１０¹³／ｃｍ²の注入量のイオン注入で
形成されると、ｎ´層５のピークキャリア濃度は１×１
０¹⁷［１／ｃｍ³］以上１×１０¹⁸［１／ｃｍ³］以下
にある。また、ｎ´層５が、８００±５０オングストロ
ームのＳｉＮ膜を通して５０［ｋｅＶ］の注入エネルギ
のイオン注入で形成されると、キャリア濃度が１×１０
¹⁶［１／ｃｍ³］になる基板表面からの基板深さは０．
１５［μｍ］以下にある。

【００４７】また、上記本実施例によるＭＥＳＦＥＴ
は、ｎ⁺層４およびｎ´層５がイオン注入法により形成
されており、従って、従来のように、精密な不純物制御
が必要とされるエピタキシャル成長法を用いる必要はな
くなる。従って、本実施例によるＦＥＴの製造方法によ
れば、出力に歪みのないＭＥＳＦＥＴを容易に製造する
ことが可能になる。また、イオン注入法を用いることに
より、ｎ⁺層４およびｎ´層５は基板に容易に選択的に
形成される。すなわち、ウエハ上の一領域のＦＥＴ群に
対してはレジストによってマスクし、他領域のＦＥＴ群
に対してはイオン注入して所定の不純物プロファイルに
形成することが可能になる。従って、同一のウエハ上に
多種類のしきい値電圧Ｖ_thを持つＦＥＴを形成すること
が可能になり、集積回路設計時における従来の制約は解
消される。つまり、集積回路の回路各部に必要とされる
性能を持つＦＥＴが容易に形成されるようになる。ま
た、従来のように、リセスエッチによって活性層を削
り、しきい値を異ならせる必要もないため、再現性、均
一性の良いＦＥＴが得られる。また、ソース電極８、ド
レイン電極９は不純物濃度が十分に高いｎ⁺層４に接触
して形成されるため、オーミック・コンタクト抵抗は十
分に低減される。従って、不純物プロファイルがステッ
プ状や段階状に形成される従来のＦＥＴのように、基板
表面の不純物濃度が低くなってオーミック・コンタクト
抵抗が十分に低減されないといった問題は生じない。

【００４８】次に、本発明の第２の実施例によるＭＥＳ
ＦＥＴについて説明する。図１２はこの第２の実施例に
よるＭＥＳＦＥＴの製造方法を示す工程断面図である。

【００４９】まず、半絶縁性ＧａＡｓ半導体基板５１の
ＦＥＴ形成領域にＳｉイオンがイオン注入される。この
イオン注入により、所定濃度にｎ型不純物を含む活性層
５２が基板表面に所定の厚さに形成される。次に、活性
層５２上に耐熱性金属例えばＷＳｉｘが蒸着される。そ
して、この耐熱性金属上に通常のフォトリソグラフィ技
術を用いてゲートパターンが形成される。次に、このゲ
ートパターンを用いて耐熱性金属がＲＩＥ法によってエ
ッチングされ、ゲート電極５３が形成される。次に、こ
のゲート電極５３をマスクにＳｉイオンが所定条件下で
イオン注入され、中間濃度層であるｎ´層５４が形成さ
れる（図１２（ａ）参照）。

【００５０】次に、常圧ＣＶＤ法により基板の全表面に
ＳｉＯ₂膜が堆積される。堆積されたＳｉＯ₂膜はＲＩ
Ｅによって選択的に除去され、ゲート電極５３の側面に
側壁５５が形成される。次に、ゲート電極５３および側
壁５５をマスクとしてＳｉイオンが高濃度に注入され、
ｎ⁺層５６が形成される（同図（ｂ）参照）。ゲート電
極５３とｎ⁺層５６との間の距離Ｌ_g-n+は側壁５５の厚
さを設定することにより所望の距離に調整される。

【００５１】次に、側壁５４が除去された後、通常のフ
ォトリソグラフィ技術を用いてオーミック電極パターン
が基板上に形成される。この電極パターンにより、ｎ⁺
層５６にオーミック接触したソース電極５７およびドレ
イン電極５８が形成される（同図（ｃ）参照）。この結
果、ＭＥＳＦＥＴが完成する。

【００５２】本実施例によるＭＥＳＦＥＴにおいても、
ｎ⁺層５６は、ゲート電極５３から側壁５４の厚さに対
応する距離Ｌ_g-n+だけ離れた基板位置に形成されてい
る。また、ｎ⁺層５６は、ドレイン側の表面準位によっ
て生じる表面空乏層がドレイン側にほとんど拡がらない
所定の不純物濃度および厚さに形成されている。従っ
て、表面空乏層がチャネル空乏層に及ぼす影響は低減さ
れ、電流チャネルを形成する電子の動向は表面空乏層の
影響をほとんど受けることなくチャネル空乏層によって
支配される。

【００５３】また、ｎ⁺層５６よりも不純物濃度の低い
中間濃度層であるｎ´層５４は、ゲート電極５３への電
圧印加によって生じるチャネル空乏層のドレイン側端部
が、この印加電圧の増加に伴ってドレイン側へ拡がる所
定の不純物濃度および厚さに形成されている。しかも、
ｎ⁺層５６、ｎ⁺層５６およびゲート電極５３間の距離
Ｌ_g-n+、並びにｎ´層５４は、チャネル空乏層のドレイ
ン側端部がゲート電極５３のドレイン側端部からドレイ
ン側へ拡がる長さのゲート長に対する比率が１／５以上
１以下になる相対関係に形成されている。

【００５４】従って、この第２の実施例によるＭＥＳＦ
ＥＴにおいても、ドレイン電流Ｉ_dsはゲート電圧Ｖ_gs変
化に対して直線的に変化し、上記第１実施例と同様に出
力に歪みが生じなくなる。さらに、本実施例においても
ＦＥＴはイオン注入法により形成され、従来のようにエ
ピタキシャル法を用いる必要がないため、ＦＥＴは容易
に製造される。また、同一ウエハ上で異なるしきい値電
圧を持つＦＥＴを形成することが可能になり、さらに、
オーミック・コンタクト抵抗は十分に低減され、上記第
１の実施例と同様な効果が奏される。

【００５５】また、この第２実施例においても、ゲート
長Ｌ_gとサイドエッチ量Ｌ_g-n+との関係が、特定の条件
において、図７のグラフに示される関係にあると、リニ
アリティのよいＦＥＴが得られることが経験的に分かっ
ている。この特定の条件とはｎ⁺層５６およびｎ´層５
４の不純物プロファイルが次のようになっていることで
ある。つまり、ｎ⁺層５６のピークキャリア濃度が１×
１０¹⁸［１／ｃｍ³］以上１×１０¹⁹［１／ｃｍ³］以
下にあり、かつ、ｎ⁺層５６のキャリア濃度が１×１０
¹⁷［１／ｃｍ³］になる基板表面からの基板深さが０．
１５［μｍ］以上０．３０［μｍ］以下にある。さら
に、ｎ´層５４のピークキャリア濃度が１×１０¹⁷［１
／ｃｍ³］以上１×１０¹⁸［１／ｃｍ³］以下にあり、
かつ、ｎ´層５４のキャリア濃度が１×１０¹⁶［１／ｃ
ｍ³］になる基板表面からの基板深さが０．１５［μ
ｍ］以下にある。すなわち、ゲート長Ｌｇとサイドエッ
チ量Ｌ_g-n+との関係が図７に示される斜線領域に設定さ
れ、上記第２の実施例に上記特定の条件が適用されたＭ
ＥＳＦＥＴによっても、リニアリティのよいＦＥＴが得
られ、上記実施例と同様な効果が奏される。

【００５６】また、上記の第２実施例において、ｎ⁺層
５６のピークキャリア濃度を１×１０¹⁸［１／ｃｍ³］
以上１×１０¹⁹［１／ｃｍ³］以下にし、かつ、ｎ⁺層
５６のキャリア濃度が１×１０¹⁷［１／ｃｍ³］になる
基板表面からの基板深さを０．１５［μｍ］以上０．３
０［μｍ］以下に設定する。さらに、ゲート長を０．８
［μｍ］にし、ｎ´層５４のピークキャリア濃度と側壁
厚Ｌ_g-n+との関係を図９の斜線部に示される関係に設定
する。上記第２の実施例に従い、このような不純物プロ
ファイルを持つＭＥＳＦＥＴを形成することにより、Ｖ
_linear／Ｖ_p＞０．７となるリニアリティのよい素子が
得られ、上記実施例と同様な効果が奏される。また、ｎ
´層５４のピークキャリア濃度を１×１０¹⁷［１／ｃｍ
³］以上１×１０¹⁸［１／ｃｍ³］以下にし、かつ、ｎ
´層５４のキャリア濃度が１×１０¹⁶ ［１／ｃｍ³］
になる基板表面からの基板深さを０．１５［μｍ］以下
に設定する。さらに、ゲート長を０．８［μｍ］にし、
ｎ⁺層５６のピークキャリア濃度と側壁厚Ｌ_g-n+との関
係を図１１の斜線部に示される関係に設定する。上記第
２の実施例に従い、このような不純物プロファイルを持
つＭＥＳＦＥＴを形成することによっても、Ｖ_linear／
Ｖ_p＞０．７となるリニアリティのよい素子が得られ、
上記実施例と同様な効果が奏される。

【００５７】また、上記各実施例においてはソース側お
よびドレイン側の各ｎ´層およびｎ⁺層を対称に形成し
たが、本発明で特徴的なのはドレイン側の構造であり、
従って、ソース側の構造は上記各実施例の構造に限定さ
れるものではない。

【００５８】次に、ソース側の注入構造とドレイン側の
注入構造とがゲート電極に対して非対称な構造を持つ本
発明の第３の実施例によるＭＥＳＦＥＴについて説明す
る。図１３はこのＧａＡｓＭＥＳＦＥＴの製造方法を示
す工程断面図である。

【００５９】まず、半絶縁性ＧａＡｓ半導体基板１３１
のＦＥＴ形成領域に活性層形成のためのイオン注入が行
われる。このイオン注入は、注入量５×１０¹²［１／ｃ
ｍ²］のＳｉ⁺イオンが５０［ｋｅＶ］の注入エネルギ
でベア注入されて行われる。このイオン注入により、所
定濃度にｎ型不純物を含む活性層１３２が基板表面に所
定の厚さに形成される（図１３（ａ）参照）。なお、こ
のとき、埋め込みｐ層用にＢｅ⁺をイオン注入してもよ
い。

【００６０】次に、８００±５０オングストロームの厚
さのＳｉＮ膜１３３が基板表面に形成される。その後、
このＳｉＮ膜１３３上にレジスト１３４がスピン塗布さ
れ、このレジスト１３４にｎ⁺領域形成パターンが転写
される。このとき、レジスト１３４の長さは図示のよう
に１．８［μｍ］に設定される。次に、このレジスト１
３４をマスクにしてイオン注入が行われ、ｎ⁺層（高濃
度層）であるソース領域１３５およびドレイン領域１３
６が形成される（同図（ｂ）参照）。このｎ⁺層形成の
ためのイオン注入は、注入量４×１０¹³［１／ｃｍ²］
のＳｉ⁺イオンが１２０［ｋｅＶ］のエネルギで注入さ
れ、ＳｉＮ膜１３３を通して行われる。

【００６１】次に、基板表面のレジスト１３４が除去さ
れ、新たなレジストがＳｉＮ膜１３３上に塗布される。
塗布されたレジストは所定形状にパターニングされ、ソ
ース側にオフセットした位置にダミーゲート１３７が形
成される。このダミーゲート１３７の長さは、後述する
ゲート電極の長さ（ゲート長）に対応し、０．８［μ
ｍ］に設定される。また、このダミーゲート１３７の形
成位置により、後述するゲート電極とドレイン領域１３
６のゲート側端部との間の距離Ｌ_g-n+が０．８５［μ
ｍ］に設定される。次に、このダミーゲート１３７をマ
スクにＳｉ⁺イオンがイオン注入され、中間濃度層であ
るｎ´層１３８，１３９が形成される（同図（ｃ）参
照）。このｎ´層１３８，１３９を形成するためのイオ
ン注入は、注入エネルギが５０［ｋｅＶ］、注入量が６
×１０¹²［１／ｃｍ²］の条件下で、ＳｉＮ膜１３３を
通して行われる。

【００６２】次に、スパッタ法によって基板表面にＳｉ
Ｏ₂膜１３８が３０００オングストロームの厚さに堆積
された後、ダミーゲート１３７がリフトオフされる。こ
のリフトオフによってダミーゲート１３７の跡のＳｉＯ
₂膜１３８に反転パターンが形成される（同図（ｄ）参
照）。その後、８７０℃，５秒間のランプアニール処理
により、注入イオンの活性化が行われる。次に、反転パ
ターンに露出した活性層１３２にショットキ接触したゲ
ート電極１４０が、Ｔｉ／Ｐｔ／Ａｕ金属によって形成
される。また、ソース領域１３５およびドレイン領域１
３６上のＳｉＯ₂膜１３８が選択的に除去された後、ソ
ース領域１３５およびドレイン領域１３６にオーミック
接触したソース電極１４１およびドレイン電極１４２が
それぞれＡｕ／Ｇｅ／Ｎｉ金属によって形成される（同
図（ｅ）参照）。この結果、ｎ´層が非対称なＭＥＳＦ
ＥＴが完成する。

【００６３】本実施例のＭＥＳＦＥＴはゲート長が０．
８［μｍ］に設定され、ソース側のｎ´層１３８の長さ
が０．１５［μｍ］，ドレイン側のｎ´層１３９の長さ
が０．８５［μｍ］に設定されている。つまり、ゲート
電極１４０とソース領域１３５のゲート側端部との距離
は短く、ソース領域１３５はゲート電極１４０に近接し
て形成されている。従って、この第３の実施例によるＭ
ＥＳＦＥＴによれば、ドレイン側のｎ´層１３９および
ドレイン領域１３６の構造によってＦＥＴ出力が入力に
対してリニアに得られ、上記第１および第２の各実施例
による効果が奏されるばかりでなく、ソース側のｎ´層
１３８およびソース領域１３５の構造によってソース抵
抗が極力低減され、ＦＥＴの高速化および高出力化がさ
らに図れる。

【００６４】なお、上記各実施例においては、基板材料
にＧａＡｓを用いた場合について説明したが、これに限
定されるものではなく、例えば、ＩｎＰやＩｎＧａＡｓ
材料等を用いてＦＥＴを形成してもよく、上記各実施例
と同様な効果が奏される。また、上記各実施例ではｎ型
不純物としてＳｉを用いた場合について説明したが、こ
のｎ型不純物はＳｅやＳ等であってもよく、これらを用
いても上記各実施例と同様な効果が奏される。

【００６５】また、上記各実施例の説明においては、図
２（ｃ）の概略図に示されるように、ゲート電極７とド
レイン側のｎ´層５とが隣接している構造について説明
したが、必ずしもゲート電極７とｎ´層５とが隣接して
いる必要はない。つまり、ＭＥＳＦＥＴのリニアリティ
はドレイン側の空乏層の広がり具合によって決定される
ため、図１４に示すように、ｎ´層５がゲート電極７か
ら距離ａを置いて少し離れた基板位置に形成されていて
もよい。なお、同図において図２（ｃ）と同一部分には
同一符号を付してその説明は省略する。このような構造
においても上記各実施例と同様な効果が奏される。

【００６６】

【発明の効果】以上説明したように本発明によれば、高
濃度層がゲート電極から所定距離離れた位置に形成さ
れ、チャネル空乏層端部がドレイン側へある程度延びる
ことにより、長ゲート効果の作用が生じようとする。一
方、ゲート電極にショットキ接触した活性層と高濃度層
との間に所定の不純物濃度および厚さを持つ中間濃度層
が形成されることにより、チャネル空乏層端部のドレイ
ン側への延びは抑制され、ドレイン電流が二乗的に変化
する作用が生じようとする。従って、長ゲート効果が生
じようとする作用と、ドレイン電流の二乗特性が生じよ
うとする作用とは相殺し合う。このため、ドレイン電流
はゲート電圧変化に対して直線的に変化するようにな
り、ＦＥＴ出力は入力に対してリニアに変化し、出力に
歪みは生じなくなる。

【００６７】また、高濃度層および中間濃度層はイオン
注入法により形成され、精密な不純物制御が必要とされ
るエピタキシャル成長法を用いる必要はなくなる。この
ため、出力に歪みのないＦＥＴが容易に製造される。ま
た、イオン注入法を用いることにより、高濃度層および
中間濃度層は基板に容易に選択的に形成されるため、同
一基板上に異なるしきい値電圧を持つＦＥＴを形成する
ことが可能になる。また、基板表面の不純物濃度は十分
に低いオーミック・コンタクト抵抗がとれる濃度に形成
されるため、オーミック電極のコンタクト抵抗は十分に
低減される。

【００６８】このように本発明によれば、イオン注入に
よる不純物プロファイルを持つＭＥＳＦＥＴにおいても
ドレイン電流のゲート電圧に対する直線性は向上する。
従って、本発明は、入力信号に対して出力信号の歪みが
小さいことが要求される、大信号増幅器などにおける回
路の基本素子に適用すると効果的である。

【図面の簡単な説明】

【図１】本発明の第１の実施例によるＭＥＳＦＥＴの製
造方法を示す工程断面図である。

【図２】第１の実施例における本発明の作用を説明する
ＭＥＳＦＥＴの断面図である。

【図３】図２の各分図に示されるＦＥＴに対応して得ら
れる各Ｖ_gs−Ｉ_ds特性および各Ｖ_gs−ｇ_m特性を示すグ
ラフである。

【図４】本実施例におけるＦＥＴのリニアリティの概念
を説明するグラフである。

【図５】第１の実施例の構造を持つＭＥＳＦＥＴにおい
てサイドエッチ量をパラメータとしたＶ_g−ｇ_m特性を
示すグラフである。

【図６】第１の実施例の構造を持つＭＥＳＦＥＴにおい
てゲート長をパラメータとしたＶ_g−ｇ_m特性を示すグ
ラフである。

【図７】ｎ⁺層およびｎ´層を特定の条件で製造した場
合における、リニアリティのよいＦＥＴが得られるゲー
ト長Ｌ_gとサイドエッチ長Ｌ_g-n+との関係を示すグラフ
である。

【図８】ｎ⁺層を特定の条件で製造した場合における、
リニアリティのよいＦＥＴが得られるＳｉ注入量とサイ
ドエッチ長Ｌ_g-n+との関係を示すグラフである。

【図９】ｎ⁺層を特定の条件で製造した場合における、
リニアリティのよいＦＥＴが得られるピークキャリア濃
度とサイドエッチ長Ｌ_g-n+との関係を示すグラフであ
る。

【図１０】ｎ´層を特定の条件で製造した場合におけ
る、リニアリティのよいＦＥＴが得られるＳｉ注入量と
サイドエッチ長Ｌ_g-n+との関係を示すグラフである。

【図１１】ｎ´層を特定の条件で製造した場合におけ
る、リニアリティのよいＦＥＴが得られるピークキャリ
ア濃度とサイドエッチ長Ｌ_g-n+との関係を示すグラフで
ある。

【図１２】本発明の第２の実施例によるＭＥＳＦＥＴの
製造方法を示す工程断面図である。

【図１３】本発明の第３の実施例によるＭＥＳＦＥＴの
製造方法を示す工程断面図である。

【図１４】ｎ´層の形成位置の他の例を示すＦＥＴ構造
の断面図である。

【図１５】ＭＥＳＦＥＴの代表的な二乗特性を示すグラ
フである。

【符号の説明】

１…半絶縁性ＧａＡｓ半導体基板、２…活性層、３…ダ
ミーゲート、４…ｎ⁺層、５…ｎ´層、６…ＳｉＯ
₂膜、７…ゲート電極、８…ソース電極、９…ドレイン
電極、１０…チャネル空乏層。

Claims

【特許請求の範囲】

【請求項１】ゲート電極にショットキ接触した活性層
と、ドレイン電極にオーミック接触した不純物濃度の高
い高濃度層と、この高濃度層と前記活性層との間に形成
された前記高濃度層よりも不純物濃度の低い中間濃度層
とが半導体基板に形成されて構成されたショットキ接合
型電界効果トランジスタにおいて、前記高濃度層は、ゲート電極から所定距離離れた基板位
置に形成され、ドレイン側の表面準位によって生じる表
面空乏層がドレイン側にほとんど拡がらない不純物濃度
および厚さに形成され、前記中間濃度層は、ゲート電極へのゲート電圧印加によ
って生じるチャネル空乏層のドレイン側端部がこの印加
電圧の増加に伴ってドレイン側へ拡がる不純物濃度およ
び厚さに形成され、かつ、前記高濃度層、前記高濃度層およびゲート電極間
の距離、並びに前記中間濃度層は、前記チャネル空乏層
のドレイン側端部がゲート電極のドレイン側端部からド
レイン側へ拡がる長さのゲート長に対する比率が１／５
以上１以下になる相対関係に形成されていることを特徴
とするショットキ接合型電界効果トランジスタ。
【請求項２】前記ゲート電圧の変化に対して変化する
相互コンダクタンスｇ_mの最大値の９０［％］以上の値
を持つ前記ゲート電圧の変化範囲をＶ_linear、前記活性
層に形成される電流チャネルがピンチオフする電圧Ｖ_th
から０．６［Ｖ］までの前記ゲート電圧の電圧範囲をＶ
_pとした場合に、前記ドレイン電極に印加されるドレイ
ン電圧が０．５［Ｖ］から１０［Ｖ］の範囲において、
前記電圧範囲Ｖ_pに対する前記電圧範囲Ｖ_linearの比が
０．５以上であることを特徴とする請求項１記載のショ
ットキ接合型電界効果トランジスタ。
【請求項３】前記電圧範囲Ｖ_pに対する前記電圧範囲
Ｖ_linearの比が０．７以上であることを特徴とする請求
項２記載のショットキ接合型電界効果トランジスタ。
【請求項４】前記高濃度層は、不純物濃度の最大値が
１×１０¹⁸［１／ｃｍ³］以上にあり、かつ、不純物濃
度が１×１０¹⁷［１／ｃｍ³］になる基板表面からの基
板深さが０．１［μｍ］以上０．２５［μｍ］以下にあ
り、前記中間濃度層は、不純物濃度の最大値が１×１０
¹⁷［１／ｃｍ³］以上にあり、かつ、不純物濃度が１×
１０¹⁶［１／ｃｍ³］になる基板表面からの基板深さが
０．２μｍ以下にあり、前記ゲート電極から前記高濃度層のゲート側端部までの
距離Ｌ_g-n+は０．１［μｍ］から２．０［μｍ］の範囲
にあり、前記ゲート長は０．１［μｍ］から２．０［μ
ｍ］の範囲にあることを特徴とする請求項２記載のショ
ットキ接合型電界効果トランジスタ。
【請求項５】前記高濃度層は、不純物濃度の最大値が
１×１０¹⁸［１／ｃｍ³］以上１×１０¹⁹［１／ｃ
ｍ³］以下にあり、不純物濃度が１×１０¹⁷［１／ｃｍ
³］になる基板表面からの基板深さが０．１５［μｍ］
以上０．３０［μｍ］以下にあり、前記中間濃度層は、不純物濃度の最大値が１×１０
¹⁷［１／ｃｍ³］以上１×１０¹⁸［１／ｃｍ³］以下に
あり、不純物濃度が１×１０¹⁶［１／ｃｍ³］になる基
板表面からの基板深さが０．１５［μｍ］以下にあり、かつ、横軸を前記ゲート長，縦軸を前記距離Ｌ_g-n+にと
ったグラフにおいて、前記ゲート長の０［μｍ］〜約
１．５［μｍ］の増加に対して０〜約０．８［μｍ］の
範囲で前記距離Ｌ_g-n+が漸次増加する第１の曲線を下限
とし、前記ゲート長の０［μｍ］〜約１．５［μｍ］の
増加に対して０〜約１．５［μｍ］の範囲で前記距離Ｌ
_g-n+が漸次増加する第２の曲線を上限とする範囲に、前
記ゲート長と前記距離Ｌ_g-n+との関係が設定されている
ことを特徴とする請求項２記載のショットキ接合型電界
効果トランジスタ。
【請求項６】前記高濃度層は、不純物濃度の最大値が
１×１０¹⁸［１／ｃｍ³］以上１×１０¹⁹［１／ｃ
ｍ³］以下にあり、不純物濃度が１×１０¹⁷［１／ｃｍ
³］になる基板表面からの基板深さが０．１５［μｍ］
以上０．３０［μｍ］以下にあり、前記中間濃度層は、不純物の最大濃度と前記距離Ｌ_g-n+
との関係が、横軸を前記最大濃度、縦軸を前記距離Ｌ
_g-n+にとったグラフにおいて、不純物濃度が１×１０¹⁶
［１／ｃｍ³］になる基板表面からの基板深さをパラメ
ータとして、前記最大濃度の１×１０¹⁷〜１×１０
¹⁸［１／ｃｍ³］の増加に対して前記距離Ｌ_g-n+が０〜
約１．０［μｍ］の範囲で漸次増加する第１の曲線を下
限とし、前記最大濃度の１×１０¹⁷〜８×１０¹⁷［１／
ｃｍ³］の増加に対して前記距離Ｌ_g-n+が約０．２〜約
１．５［μｍ］の範囲で漸次増加する第２の曲線を上限
とする範囲に設定され、前記ゲート長は０．８［μｍ］に設定されていることを
特徴とする請求項２記載のショットキ接合型電界効果ト
ランジスタ。
【請求項７】前記高濃度層は、不純物の最大濃度と前
記距離Ｌ_g-n+との関係が、横軸を前記最大濃度、縦軸を
前記距離Ｌ_g-n+にとったグラフにおいて、不純物濃度が
１×１０¹⁷［１／ｃｍ³］になる基板表面からの基板深
さをパラメータとして、前記最大濃度の１×１０¹⁸〜１
×１０¹⁹［１／ｃｍ³］の増加に対して前記距離Ｌ_g-n+
が約０．０５〜約０．３５［μｍ］の範囲で漸次増加す
る第１の曲線を下限とし、前記最大濃度の１×１０¹⁸〜
１×１０¹⁹［１／ｃｍ³］の増加に対して前記距離Ｌ
_g-n+が約０．３５〜約０．６５［μｍ］の範囲で漸次増
加する第２の曲線を上限とする範囲に設定され、前記中間濃度層は、不純物濃度の最大値が１×１０
¹⁷［１／ｃｍ³］以上１×１０¹⁸［１／ｃｍ³］以下に
あり、不純物濃度が１×１０¹⁶［１／ｃｍ³］になる基
板表面からの基板深さが０．１５［μｍ］以下にあり、前記ゲート長は０．８［μｍ］に設定されていることを
特徴とする請求項２記載のショットキ接合型電界効果ト
ランジスタ。
【請求項８】半導体基板の表面に活性層を形成する第
１の工程と、この活性層上にレジストによってダミーゲ
ートを形成する第２の工程と、このダミーゲートをマス
クに所定の注入量および注入エネルギで不純物をイオン
注入して少なくともドレイン側に高濃度層を形成する第
３の工程と、前記ダミーゲートの外形を所定寸法だけ縮
小させる第４の工程と、縮小した前記ダミーゲートをマ
スクに所定の注入量および注入エネルギで不純物をイオ
ン注入して前記高濃度層よりも不純物濃度の低い中間濃
度層を少なくともドレイン側に形成する第５の工程と、
前記ダミーゲート上に絶縁膜を形成した後に前記ダミー
ゲートをリフトオフして前記ダミーゲート跡に反転パタ
ーンを形成する第６の工程と、この反転パターンに露出
する前記活性層にショットキ接触したゲート電極並びに
前記高濃度層にオーミック接触したドレイン電極を形成
する第７の工程とを備え、請求項１に記載された電界効
果トランジスタを製造することを特徴とするショットキ
接合型電界効果トランジスタの製造方法。
【請求項９】前記第３の工程は、注入量４×１０
¹³［ｃｍ^-2］，注入エネルギ９０〜１２０［ｋｅＶ］の
条件でＳｉＮ膜を通したイオン注入によって行われ、前記第４の工程は、横軸をゲート長，縦軸を前記ダミー
ゲートの縮小寸法Ｌ_g-n+にとったグラフにおいて、前記
ゲート長の０［μｍ］〜約１．５［μｍ］の増加に対し
て０〜約０．８［μｍ］の範囲で前記縮小寸法Ｌ_g-n+が
漸次増加する第１の曲線を下限とし、前記ゲート長の０
［μｍ］〜約１．５［μｍ］の増加に対して０〜約１．
５［μｍ］の範囲で前記縮小寸法Ｌ_g-n+が漸次増加する
第２の曲線を上限とする範囲に、前記ゲート長と前記縮
小寸法Ｌ_g-n+との関係が設定されて行われ、前記第５の工程は、注入量６×１０¹²［ｃｍ^-2］，注入
エネルギ５０［ｋｅＶ］の条件でＳｉＮ膜を通したイオ
ン注入によって行われることを特徴とする請求項８記載
のショットキ接合型電界効果トランジスタの製造方法。
【請求項１０】前記第２の工程において、前記ダミー
ゲートの寸法はゲート長を０．８［μｍ］にとって設定
し、前記第３の工程は、注入量４×１０¹³［ｃｍ^-2］，注入
エネルギ９０〜１２０［ｋｅＶ］の条件でＳｉＮ膜を通
したイオン注入によって行い、前記第４の工程における前記ダミーゲートの縮小寸法Ｌ
_g-n+の設定および前記第５の工程における前記中間濃度
層のイオン注入は、前記縮小寸法Ｌ_g-n+とＳｉＮ膜を通
した前記中間濃度層への不純物の注入量との関係が、横
軸を不純物の前記注入量、縦軸を前記寸法Ｌ_g-n+にとっ
たグラフにおいて、前記注入量の１０¹²〜１０¹³［ｃｍ
^-2］の増加に対して前記寸法Ｌ_g-n+が注入エネルギをパ
ラメータとして約０〜約１．２［μｍ］の範囲で漸次増
加する所定の関係に設定されることを特徴とする請求項
８記載のショットキ接合型電界効果トランジスタの製造
方法。
【請求項１１】前記第２の工程において、前記ダミー
ゲートの寸法はゲート長を０．８［μｍ］にとって設定
し、前記第３の工程における前記高濃度層のイオン注入およ
び前記第４の工程における前記ダミーゲートの縮小寸法
Ｌ_g-n+の設定は、ＳｉＮ膜を通した前記高濃度層への不
純物の注入量と前記縮小寸法Ｌ_g-n+との関係が、横軸を
ｎ型不純物の前記注入量、縦軸を前記寸法Ｌ_g-n+にとっ
たグラフにおいて、前記注入量の１０¹³〜１０¹⁴［ｃｍ
^-2］の増加に対して前記寸法Ｌ_g-n+が注入エネルギをパ
ラメータとして約０〜約０．８［μｍ］の範囲で漸次増
加する所定の関係に設定され、前記第５の工程は、注入量６．０×１０¹²［ｃｍ^-2］，
注入エネルギ５０［ｋｅＶ］の条件で不純物がＳｉＮ膜
を通したイオン注入によって行われることを特徴とする
請求項８記載のショットキ接合型電界効果トランジスタ
の製造方法。
【請求項１２】半導体基板の表面に活性層を形成する
第１の工程と、この活性層上に耐熱性金属によってゲー
ト電極を形成する第２の工程と、このゲート電極をマス
クに所定の注入量および注入エネルギで不純物をイオン
注入して少なくともドレイン側に中間濃度層を形成する
第３の工程と、前記ゲート電極の少なくともドレイン側
の側面に所定厚さの側壁を形成する第４の工程と、前記
ゲート電極および前記側壁をマスクに所定の注入量およ
び注入エネルギで不純物をイオン注入して前記中間濃度
層よりも不純物濃度の高い高濃度層を少なくともドレイ
ン側に形成する第５の工程と、この高濃度層にオーミッ
ク接触したドレイン電極を形成する第６の工程とを備
え、請求項１に記載された電界効果トランジスタを製造
することを特徴とするショットキ接合型電界効果トラン
ジスタの製造方法。