JPH03280552A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明ｊシミ界効果トランジスタの製造方法に関するも
のである。
のである。
（ロ）従来の技術
ＧａＡｓをはじめとする化合物半導体デバイスは高速動
作、低消費電力の点などにおいて優れた特°性を有する
ものが多く、超高速、超高川波集積回路への研究が様々
な形で行なわれている。
作、低消費電力の点などにおいて優れた特°性を有する
ものが多く、超高速、超高川波集積回路への研究が様々
な形で行なわれている。
ＧａＡｓ集積回路の場合、その高性能化のためには該集
積回路を構成するＭＥＳＦＥＴの高性能が不可欠となる
。ＧａＡｓ ＭＥＳＦＥＴを高性能化する有力な手段
のひとつに動作層の高濃度薄層化があり、これにより相
互コンダクタンス（ｇ、）の向−Ｅや短チャンネル効果
の抑制が期待できる。
積回路を構成するＭＥＳＦＥＴの高性能が不可欠となる
。ＧａＡｓ ＭＥＳＦＥＴを高性能化する有力な手段
のひとつに動作層の高濃度薄層化があり、これにより相
互コンダクタンス（ｇ、）の向−Ｅや短チャンネル効果
の抑制が期待できる。
また、動作層の形成はコスト、制御性及び均一性などの
点を考慮してイオン注入法が広く用いられており、近年
、低エネルギー高ドーズ注入により動作層の高濃度化を
実現し、ｇ、＝６３０ｍＳ／′蕪という極めて高性能な
Ｍ Ｅ Ｓ Ｆ Ｅ Ｔが得られたことが報告されてい
る＜Ｋ、０ｎｏｄｅｒａｅｔ ａｌ、ＩＥＥＥ Ｔｒ
ａｎ、Ｅ］ｅｃｔｒｏｎＤｅｖｉｃｅｓ Ｌｅｔｔｅ
ｒｓ ｖｏｌ、９Ｎｏ、８ １９８８ Ｐ、４１７
−Ｐ、４１８参照）。
点を考慮してイオン注入法が広く用いられており、近年
、低エネルギー高ドーズ注入により動作層の高濃度化を
実現し、ｇ、＝６３０ｍＳ／′蕪という極めて高性能な
Ｍ Ｅ Ｓ Ｆ Ｅ Ｔが得られたことが報告されてい
る＜Ｋ、０ｎｏｄｅｒａｅｔ ａｌ、ＩＥＥＥ Ｔｒ
ａｎ、Ｅ］ｅｃｔｒｏｎＤｅｖｉｃｅｓ Ｌｅｔｔｅ
ｒｓ ｖｏｌ、９Ｎｏ、８ １９８８ Ｐ、４１７
−Ｐ、４１８参照）。
また、近年、ＭＢＥ法等を駆使して作製される高電子移
動度トランジスタ（ＨＥＭＴ）はソース電極及びドレイ
ン電極とのコンタクト抵抗、あるいはソース・ゲート間
抵抗を低減するために、該ＨＥ Ｍ Ｔの最上部に高濃
度ｎ型ＧａＡｓキャップ層が設けられる。しかしながら
、ゲート電極を設ける部位の前記キャップ畳に関νては
ゲート耐圧を考慮すると、直接ゲート電極を前記キャッ
プ層上に設けることはできないので、リセスエッチング
を行ない、良好な耐圧特性が得られるＧａＡｓキャップ
層下のＡＺＧａＡｓ層上にゲート電極を設けている。
動度トランジスタ（ＨＥＭＴ）はソース電極及びドレイ
ン電極とのコンタクト抵抗、あるいはソース・ゲート間
抵抗を低減するために、該ＨＥ Ｍ Ｔの最上部に高濃
度ｎ型ＧａＡｓキャップ層が設けられる。しかしながら
、ゲート電極を設ける部位の前記キャップ畳に関νては
ゲート耐圧を考慮すると、直接ゲート電極を前記キャッ
プ層上に設けることはできないので、リセスエッチング
を行ない、良好な耐圧特性が得られるＧａＡｓキャップ
層下のＡＺＧａＡｓ層上にゲート電極を設けている。
（ハ）課題が解決しようとする課題
上述の低エネルギー高ドーズ注入により形成される高濃
度薄層化された動作層のキャリアプロファイルはガラス
分布に近い形となる。従って、動作層表面近傍のキャリ
ア濃度が大きくなり、逆耐圧電圧が低いという問題があ
る。
度薄層化された動作層のキャリアプロファイルはガラス
分布に近い形となる。従って、動作層表面近傍のキャリ
ア濃度が大きくなり、逆耐圧電圧が低いという問題があ
る。
また、上述のリセスエッチングを必要とするＨＥＭＴで
は、リセスエッチングで発生するＡ１ＧａＡｓ層表面の
面内バラツキにより、該ＨＥＭＴのＦＥＴ特性が低下す
るという間組がある。
は、リセスエッチングで発生するＡ１ＧａＡｓ層表面の
面内バラツキにより、該ＨＥＭＴのＦＥＴ特性が低下す
るという間組がある。
（ニ）課題を解決するための手段
本発明は、第１導電型の半導体層の表面近傍に第２導電
型のドーパントをイオン注入する工程と、熱処理して注
入イオンを活性化させ前記表面近傍の第１導電型キャリ
ア濃度を減少させる工程と、前記半導体層上にゲート電
極を形成する工程と、を含むことを特徴とする電界効果
トランジスタの製造方法である。
型のドーパントをイオン注入する工程と、熱処理して注
入イオンを活性化させ前記表面近傍の第１導電型キャリ
ア濃度を減少させる工程と、前記半導体層上にゲート電
極を形成する工程と、を含むことを特徴とする電界効果
トランジスタの製造方法である。
（ホ）作 用
ｎ型のドーパン）ｔ゛ｓｊ）をイオン注入することによ
り、第１導電型の半導体層を形成し、この半導体層の表
面近傍にｐ型のドーバン） （ＺｎＪをイオン注入した
場合のキャリアプロファイルを第２図に示す。尚、この
キャリアプロファイルはＬＳＳ曲線として仮定したとき
のものであり、Ｓｉ、Ｚｎは１００％活性化するととも
にＺｎキャ＋７７ｊＪ全で８１キャリアを補償している
ものとした。また、Ｓｌの注入条件は加速エネルギー２
３ｋｅＶ、ドーズ量８Ｘ Ｉ Ｑ ”ａｍ−’、Ｚｎの
注入条件は加速エネルギー１５ ｋ ｅＶ、ドーズ量９
×ＩＱ”ｃｍ−２とした。
り、第１導電型の半導体層を形成し、この半導体層の表
面近傍にｐ型のドーバン） （ＺｎＪをイオン注入した
場合のキャリアプロファイルを第２図に示す。尚、この
キャリアプロファイルはＬＳＳ曲線として仮定したとき
のものであり、Ｓｉ、Ｚｎは１００％活性化するととも
にＺｎキャ＋７７ｊＪ全で８１キャリアを補償している
ものとした。また、Ｓｌの注入条件は加速エネルギー２
３ｋｅＶ、ドーズ量８Ｘ Ｉ Ｑ ”ａｍ−’、Ｚｎの
注入条件は加速エネルギー１５ ｋ ｅＶ、ドーズ量９
×ＩＱ”ｃｍ−２とした。
図からも理解できるように、ｐ型のドーパントをイオン
注入することにより、表面近傍のｎ型のキャリア濃度が
低下する。
注入することにより、表面近傍のｎ型のキャリア濃度が
低下する。
第１導電型をｐ型とし、第２導電型をｎ型とした場合も
上述と同様に、ｎ型のドーパントをイオン注入すること
により、表面近傍のｐ型のキャリア濃度が低下する。
上述と同様に、ｎ型のドーパントをイオン注入すること
により、表面近傍のｐ型のキャリア濃度が低下する。
（へ）実施例
本発明方法をＧ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ
に適用した場合について第１図（ａ）乃至（ｈ）を用い
て説明する。
に適用した場合について第１図（ａ）乃至（ｈ）を用い
て説明する。
まず、半絶縁性ＧａＡｓ基板（１）にレジスト（２）を
マスクとして、Ｓｌ′″イオンを２５ｋｅＶ、８ Ｘ
Ｉ Ｑ ”ｃｒｎ−”で注入しく注入Ａ）、 高濃度薄
層化されたイオンま大要（３）を形成する（第１図（ａ
））、。
マスクとして、Ｓｌ′″イオンを２５ｋｅＶ、８ Ｘ
Ｉ Ｑ ”ｃｒｎ−”で注入しく注入Ａ）、 高濃度薄
層化されたイオンま大要（３）を形成する（第１図（ａ
））、。
レジスト（２）を除去しＥＣＲプラズマＣＶ Ｄ法でウ
ェハ全面にＳｉＮ膜（４）を３００人形成した後、レジ
スト（５）を形成する。この時、ゲート電極形成予定部
位（５゛）の幅は０．６μｍとした。
ェハ全面にＳｉＮ膜（４）を３００人形成した後、レジ
スト（５）を形成する。この時、ゲート電極形成予定部
位（５゛）の幅は０．６μｍとした。
このレジスト（５）をマスクとして、Ｓｉ３イオンを８
０ｋｅＶ、３ Ｘ １０ ”ｃｍ−’で注入しく注入Ｂ
）、ソース領域（６ｂ）及びドレイン領域（６ｂ）を形
成する（同図（ｂ））。この時、（８）の部分がチャン
ネル領域（動作層）となる。
０ｋｅＶ、３ Ｘ １０ ”ｃｍ−’で注入しく注入Ｂ
）、ソース領域（６ｂ）及びドレイン領域（６ｂ）を形
成する（同図（ｂ））。この時、（８）の部分がチャン
ネル領域（動作層）となる。
ＥＣＲプラズマＣ〜ＩＤ法でウェハ全面にＳｉＯ２膜（
７）を３００人堆積した後、レジスト（５）を除去する
ことによりＳｉｎ、膜（７）の前記部位（５゛）に対応
する位１にゲート開孔部（７°）を形成する。５ｉＯ＝
ｌｌ葵（７）をマスクとしてＳｉＮ膜（４）をＲＩＥを
用いてエツチングし、ＳｉＮ膜（４）の前記部位（５゛
）に対応する位置にゲート開化部（４°）を形成する。
７）を３００人堆積した後、レジスト（５）を除去する
ことによりＳｉｎ、膜（７）の前記部位（５゛）に対応
する位１にゲート開孔部（７°）を形成する。５ｉＯ＝
ｌｌ葵（７）をマスクとしてＳｉＮ膜（４）をＲＩＥを
用いてエツチングし、ＳｉＮ膜（４）の前記部位（５゛
）に対応する位置にゲート開化部（４°）を形成する。
そして、Ｓｉｎ、膜（７）をマスクとして、Ｚｎ−イオ
ンを１５ Ｋ ｅ Ｖ、９Ｘ１０Ｃｍ−’でイオン注入
し、チャンネル領域（８）表面近傍のキャリア濃度を低
くするわ しかる後、８８０℃、５秒のハロゲンランプ
による短時間アニル（熱処理）でチャンネル領域（８）
及び領域（６ａ）（６ｂ）を活性化する（同図（ｄ））
。
ンを１５ Ｋ ｅ Ｖ、９Ｘ１０Ｃｍ−’でイオン注入
し、チャンネル領域（８）表面近傍のキャリア濃度を低
くするわ しかる後、８８０℃、５秒のハロゲンランプ
による短時間アニル（熱処理）でチャンネル領域（８）
及び領域（６ａ）（６ｂ）を活性化する（同図（ｄ））
。
ウェハ全面にＷＳｉ膜（９）をスハノタまで蒸着し、該
ＷＳ１膜（９）上にレジスト（ｌＯ）を形成する（同図
（ｄ））。
ＷＳ１膜（９）上にレジスト（ｌＯ）を形成する（同図
（ｄ））。
ウェハ全面にＡｕ膜（１１）を蒸着し、レジスト（１０
）を除去し、その後、Ａｕ膜（１１）をマスクとしてＷ
Ｓｉ膜（９）をエツチングして基板表面を露出させる（
同図（ｆ））。
）を除去し、その後、Ａｕ膜（１１）をマスクとしてＷ
Ｓｉ膜（９）をエツチングして基板表面を露出させる（
同図（ｆ））。
レジスト（１２）を形成し、このレジスト（１２）とＡ
ｕ膜（１１）をマスクとしてＳｉＮ膜（４）及び５ｉ０
２膜（７）をエツチングする（同図（ｇ））。
ｕ膜（１１）をマスクとしてＳｉＮ膜（４）及び５ｉ０
２膜（７）をエツチングする（同図（ｇ））。
全面にＡ ｕ 、／ Ｔ ｉ 、／ Ｐ ｄ膜（１３）
を蒸着し、レジスト（１２）を除去することでゲート電
極（１４）が完成し、さらに、水素中で４５０℃、２分
３０秒のオーミックアロイを施すことで、ソース電極（
１５）及びドレイン電極（１６）が完成する（同図（ｈ
））。
を蒸着し、レジスト（１２）を除去することでゲート電
極（１４）が完成し、さらに、水素中で４５０℃、２分
３０秒のオーミックアロイを施すことで、ソース電極（
１５）及びドレイン電極（１６）が完成する（同図（ｈ
））。
上述の如く完成したＧａＡｓＭＥＳＦＥＴのソース・ド
レイン電極間のシート抵抗Ｒｓは、Ｚｎ”イオンを注入
しない以外は上述と同一の製造工程で作製したＧａＡｓ
ＭＥＳＦＥＴ（従来装置）のそれと同等である。
レイン電極間のシート抵抗Ｒｓは、Ｚｎ”イオンを注入
しない以外は上述と同一の製造工程で作製したＧａＡｓ
ＭＥＳＦＥＴ（従来装置）のそれと同等である。
また、上述の如く完成したＧ ａ Ａ ｓ Ｍ Ｅ Ｓ
Ｆ ＥＴの相互コンダクタンスの最大値ｇゎ□、は４
００ｍ５／ｍｍ、逆耐圧電圧は８．８ｖとなり、−方、
従来装置のｇ＊ｍａｘは４１０ｍ５／ｍｍ、逆耐圧電圧
は３．８Ｖとなる。つまり、Ｚｎ゛イオンを注入するこ
とによりＲｓ及びｇ＋＋ｔｓａｔを変化させることなく
逆耐圧電圧を大幅に向上させることができる。
Ｆ ＥＴの相互コンダクタンスの最大値ｇゎ□、は４
００ｍ５／ｍｍ、逆耐圧電圧は８．８ｖとなり、−方、
従来装置のｇ＊ｍａｘは４１０ｍ５／ｍｍ、逆耐圧電圧
は３．８Ｖとなる。つまり、Ｚｎ゛イオンを注入するこ
とによりＲｓ及びｇ＋＋ｔｓａｔを変化させることなく
逆耐圧電圧を大幅に向上させることができる。
尚、上述の実施例では、Ａ注入、Ｂ注大の後にＺｎ”イ
オン注入を行なったが、Ａ注入の前、Ａ注入とＢ注入の
間に行なってもよい。
オン注入を行なったが、Ａ注入の前、Ａ注入とＢ注入の
間に行なってもよい。
次に、本発明方法はをＨＥＭＴに適用した場合について
第２図を用いて説明する。
第２図を用いて説明する。
まず、半絶縁性ＧａＡｓ基板（２１）上に、分子線エピ
タキシ（ＭＢＥ）技術または、有機金属エピタキシ（Ｍ
ＯＣ〜’Ｄ）技術により、ノンドープＧａＡｓ層（２２
）を１μｍの厚さまで成長させ、該ノンドープＧａＡｓ
層（２２）上に、ノンドープＡ ｌ 、Ｇ ａ ニー、
Ａｓ層（２３）を０〜６０人の厚さまで成長させ、次に
該ノンドープＡ ｌ 、Ｇ ａ １−、Ａ ｓ層（２３
）上にＳｉドープＡ ｌ 、Ｇ ａ 、、Ａ ｓ層（Ｓ
ｉ濃度：０．５−２ 、 ＯＸ １０ ”ｃ ｍ−”）
（２４ンを２５０−４５０人の厚さまで成長させ、さ
らに該ＳｉドープＡＩｌ。
タキシ（ＭＢＥ）技術または、有機金属エピタキシ（Ｍ
ＯＣ〜’Ｄ）技術により、ノンドープＧａＡｓ層（２２
）を１μｍの厚さまで成長させ、該ノンドープＧａＡｓ
層（２２）上に、ノンドープＡ ｌ 、Ｇ ａ ニー、
Ａｓ層（２３）を０〜６０人の厚さまで成長させ、次に
該ノンドープＡ ｌ 、Ｇ ａ １−、Ａ ｓ層（２３
）上にＳｉドープＡ ｌ 、Ｇ ａ 、、Ａ ｓ層（Ｓ
ｉ濃度：０．５−２ 、 ＯＸ １０ ”ｃ ｍ−”）
（２４ンを２５０−４５０人の厚さまで成長させ、さ
らに該ＳｉドープＡＩｌ。
Ｇ ａ 、、Ａ Ｓ層（２４）上にＳｉドープＧａＡｓ
層（高濃度ｎ型ＧａＡｓキャップ層）（Ｓｌ濃度：２．
５ Ｘ １０ ”ｃｍ−、”）（２５）を６００人の厚
さまで成長させる。ここで、ＡｌＧａＡｓ層の組成Ｘは
、略０．３である。その後、このようにして形成された
ヘテロエピタキシャル基板上にＡｕ・Ｇｅ、”Ｎｉ等か
らなるオーミック金属を蒸着し、リフトオフ法によりソ
ース電極形成部、及びドレイン電極形成部に該金属を残
し、合金化を行い、オーミック領域をＳｉドープＧａＡ
ｓ層（２５）、Ｓ１ドープＡ ’ ＋＋ Ｇ ａ ＋
−＊ Ａ ８層（２４）、ノンドープＡ １２ 、Ｇ
ａ 、−、Ａ ｓ層（２３）、及びノンドープＧａ、Ａ
ｓ層（２２）内に貫通させてソース電極（２６）、ド
レイン電極（２７）を形成する。
層（高濃度ｎ型ＧａＡｓキャップ層）（Ｓｌ濃度：２．
５ Ｘ １０ ”ｃｍ−、”）（２５）を６００人の厚
さまで成長させる。ここで、ＡｌＧａＡｓ層の組成Ｘは
、略０．３である。その後、このようにして形成された
ヘテロエピタキシャル基板上にＡｕ・Ｇｅ、”Ｎｉ等か
らなるオーミック金属を蒸着し、リフトオフ法によりソ
ース電極形成部、及びドレイン電極形成部に該金属を残
し、合金化を行い、オーミック領域をＳｉドープＧａＡ
ｓ層（２５）、Ｓ１ドープＡ ’ ＋＋ Ｇ ａ ＋
−＊ Ａ ８層（２４）、ノンドープＡ １２ 、Ｇ
ａ 、−、Ａ ｓ層（２３）、及びノンドープＧａ、Ａ
ｓ層（２２）内に貫通させてソース電極（２６）、ド
レイン電極（２７）を形成する。
前記ソース電極（２６）とドレイン電極（２７）間に開
化を有するレジストを形成し、このレジストをマスクと
してＺｎ”イオンを２５ Ｋ ｅ Ｖ、２．８ＸＩＱ”
ｃｍ−”で注入し、Ｓ】ドープＧ ａ 、Ａ ｓ層（２
５）の表面近傍の濃度を低くする。しかるのち、７゜０
℃、５秒のハロゲンランプによる短時間アニールで注入
層を活性化する。そして、レジスト除去後、Ｓｉドープ
ＧａＡｓ層（２５）上ｔニゲート電極（２８）を形成す
る。このゲート電極（２８）はＴ ｉ ／ Ｐ ｔ／’
、Ａｕをソース電極（２６）とドレイン電極（２７）の
間にリフトオフ法により、選択的に被着することにより
形成される。
化を有するレジストを形成し、このレジストをマスクと
してＺｎ”イオンを２５ Ｋ ｅ Ｖ、２．８ＸＩＱ”
ｃｍ−”で注入し、Ｓ】ドープＧ ａ 、Ａ ｓ層（２
５）の表面近傍の濃度を低くする。しかるのち、７゜０
℃、５秒のハロゲンランプによる短時間アニールで注入
層を活性化する。そして、レジスト除去後、Ｓｉドープ
ＧａＡｓ層（２５）上ｔニゲート電極（２８）を形成す
る。このゲート電極（２８）はＴ ｉ ／ Ｐ ｔ／’
、Ａｕをソース電極（２６）とドレイン電極（２７）の
間にリフトオフ法により、選択的に被着することにより
形成される。
上述の如く完成したＨＥＭＴの逆耐圧電圧は５．２ｖと
なり、一方、Ｚｎ”イオンを注入しない以外は上述と同
一の製造工程で作製したＨＥＭＴの逆耐圧電圧は０，２
ｖとなる。つまり、ＳｉドアＧａＡｓ層（２５）のりセ
スエンチングを行なうことなく）ＩＥＭＴを作製するこ
とができ、リセスエッチングによる面内バラツキは発生
しない。
なり、一方、Ｚｎ”イオンを注入しない以外は上述と同
一の製造工程で作製したＨＥＭＴの逆耐圧電圧は０，２
ｖとなる。つまり、ＳｉドアＧａＡｓ層（２５）のりセ
スエンチングを行なうことなく）ＩＥＭＴを作製するこ
とができ、リセスエッチングによる面内バラツキは発生
しない。
尚、上述の各実施例ではＧａＡｓ基析を用いたが、Ｉｎ
Ｐ基板等を用いてもよいし、注入イオンもＳｉ゛イオン
、Ｚｎ“イオン以外のものを用いてもよい。さらに、ｐ
型の動作層を用いる電界効果トランジスタの場合には、
ｎ型のドーパントをイオン；主入すればよい。
Ｐ基板等を用いてもよいし、注入イオンもＳｉ゛イオン
、Ｚｎ“イオン以外のものを用いてもよい。さらに、ｐ
型の動作層を用いる電界効果トランジスタの場合には、
ｎ型のドーパントをイオン；主入すればよい。
（ト）発明の効果
本発明は以上の説明から明らかな如く、第２導電型のド
ーパントをイオン注入することにより、表面近傍の第１
導電型キャリア濃度を低減することができるので、Ｇａ
Ａｓ〜ｆＥｓＦＥＴにおいては逆耐圧電圧が向上し、ま
た、ＨＥＭＴにおいてはリセスエッチングに起因する面
内バラツキがなくなり、該ＨＥＭＴのＦＥＴ特性の低下
を防止することができる。
ーパントをイオン注入することにより、表面近傍の第１
導電型キャリア濃度を低減することができるので、Ｇａ
Ａｓ〜ｆＥｓＦＥＴにおいては逆耐圧電圧が向上し、ま
た、ＨＥＭＴにおいてはリセスエッチングに起因する面
内バラツキがなくなり、該ＨＥＭＴのＦＥＴ特性の低下
を防止することができる。
第１図（ａ）乃至（ｈ）は本発明方法を説明するための
工程説明図、第２図は注入プロファイルを示す図、第３
図はＨＥ Ｍ Ｔの模式的断面図である。 （１）−＝−半絶縁性ＧａＡｓ基板、（２）（５）（１
０）（２２）・・・レジスト、（３）・・・イオン注入
層、（４）・・・ＳｉＮ膜、（７）・・・５ｉＯ＝膜、
（８）・・・チャンネル領域、（９）−−−ＷＳ ｉ
Ｍ、 （１１）＝Ａ ｕ膜、（１３）” Ａ ｕ ／’
Ｔｉ／′Ｐｄ膜、（１４）・・・ゲート電極、（１５）
・・・ソース電極、（１６）・・・ドレイン電極、（２
１）・・・半絶縁性ＧａＡｓ基板、（２５）・Ｓ ｉド
ープＧａＡｓ１、（２Ｂ）・・・ゲートを極。
工程説明図、第２図は注入プロファイルを示す図、第３
図はＨＥ Ｍ Ｔの模式的断面図である。 （１）−＝−半絶縁性ＧａＡｓ基板、（２）（５）（１
０）（２２）・・・レジスト、（３）・・・イオン注入
層、（４）・・・ＳｉＮ膜、（７）・・・５ｉＯ＝膜、
（８）・・・チャンネル領域、（９）−−−ＷＳ ｉ
Ｍ、 （１１）＝Ａ ｕ膜、（１３）” Ａ ｕ ／’
Ｔｉ／′Ｐｄ膜、（１４）・・・ゲート電極、（１５）
・・・ソース電極、（１６）・・・ドレイン電極、（２
１）・・・半絶縁性ＧａＡｓ基板、（２５）・Ｓ ｉド
ープＧａＡｓ１、（２Ｂ）・・・ゲートを極。
Claims (1)
- １、第１導電型の半導体層の表面近傍に第２導電型のド
ーパントをイオン注入する工程と、熱処理して注入イオ
ンを活性化させ前記表面近傍の第１導電型キャリア濃度
を減少させる工程と、前記半導体層上にゲート電極を形
成する工程と、を含むことを特徴とする電界効果トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8253290A JPH03280552A (ja) | 1990-03-29 | 1990-03-29 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8253290A JPH03280552A (ja) | 1990-03-29 | 1990-03-29 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03280552A true JPH03280552A (ja) | 1991-12-11 |
Family
ID=13777117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8253290A Pending JPH03280552A (ja) | 1990-03-29 | 1990-03-29 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03280552A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6278144B1 (en) | 1998-02-12 | 2001-08-21 | Nec Corporation | Field-effect transistor and method for manufacturing the field effect transistor |
| US6916720B2 (en) | 1999-11-10 | 2005-07-12 | Hughes Electronics Corporation | Thin film devices and method for fabricating thin film devices |
| JP2010098194A (ja) * | 2008-10-17 | 2010-04-30 | Meijo Univ | 蛍光体、発光素子、発光装置及び蛍光体の製造方法 |
-
1990
- 1990-03-29 JP JP8253290A patent/JPH03280552A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6278144B1 (en) | 1998-02-12 | 2001-08-21 | Nec Corporation | Field-effect transistor and method for manufacturing the field effect transistor |
| US6916720B2 (en) | 1999-11-10 | 2005-07-12 | Hughes Electronics Corporation | Thin film devices and method for fabricating thin film devices |
| JP2010098194A (ja) * | 2008-10-17 | 2010-04-30 | Meijo Univ | 蛍光体、発光素子、発光装置及び蛍光体の製造方法 |
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