JPH06342883A - Ｍｏｓｆｅｔおよびｃｍｏｓデバイス - Google Patents

Ｍｏｓｆｅｔおよびｃｍｏｓデバイス

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JPH06342883A
JPH06342883A JP5281595A JP28159593A JPH06342883A JP H06342883 A JPH06342883 A JP H06342883A JP 5281595 A JP5281595 A JP 5281595A JP 28159593 A JP28159593 A JP 28159593A JP H06342883 A JPH06342883 A JP H06342883A
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Jeong-Mo Hwang
− モ フワング ジェオング
Gordon Pollack
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Abstract

(57)【要約】 【目的】 ＣＭＯＳ論理応用、ｎ−チャネルおよびｐ−
チャネルＭＯＳＦＥＴに適した適切な対称的閾値電圧を
得る。 【構成】 ＣＭＯＳ技術の閾値電圧精度および対称性の
問題を解決するものとしてＭＯＳＦＥＴゲートのゲート
酸化膜２とｐｏｌｙ−Ｓｉ部分との間に挟まれた中間禁
制帯仕事関数材料（ＴｉＮ）が開示される。

Description

【発明の詳細な説明】
【０００１】
【従来の技術】完全にディプリートされたＳＯＩ／ＭＯ
ＳＦＥＴ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ
Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄ
ｅ Ｓｉｌｉｃｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒ
ａｎｓｉｓｔｏｒ）では、従来のポリシリコンゲートに
よりｎ−チャネルおよびｐ−チャネルトランジスタに対
して対称的な閾値電圧を達成することは非常に困難であ
る。言い換えれば、適切なＣＭＯＳ動作を保証するには
ｎ−チャネルおよびｐ−チャネルデバイスの閾値電圧は
同じ絶対値を有することが望ましい。従来のポリシリコ
ンゲートによりこれを達成することは困難である。さら
に、ｎおよびｐチャネルデバイスの両方に適した適切な
閾値電圧を達成することは困難である。
【０００２】本発明により、ＭＯＳＦＥＴのゲート酸化
膜とＭＯＳＦＥＴのポリシリコンゲート部分との間に薄
いＴｉＮ層が挟まれているゲート電極構造を使用してＣ
ＭＯＳ論理応用、ｎ−チャネルおよびｐ−チャネルＭＯ
ＳＦＥＴに適した適切な対称的閾値電圧が得られる。
【０００３】
【実施例】図１に本発明の第１の実施例の断面図を示
す。図から分かるように、窒化チタンＴｉＮが絶縁体５
上のライトリードープトｐ−形（ｐ−）シリコン膜３の
上でポリシリコンゲート部分（ｐｏｌｙ−Ｓｉ）とゲー
ト酸化膜２の間に挟まれている。ソース領域４はハイリ
ードープトｎ−形材料（ｎ＋）として示されている。同
様に、ドレーン領域８はハイリードープトｎ−形材料
（ｎ＋）として示されている。ライトリードープト領域
（ＬＤＤ）６がソースおよびドレーン領域から延びてお
りライトリードープトｎ−形材料（ｎ−）として示され
ている。ＬＤＤスペーサがポリシリコンゲート部分に当
接している。図１の構造を形成する工程は次のようであ
る。
【０００４】１）．シリコン膜３上に酸化膜層を成長さ
せる。 ２）．ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐ
ｏｓｉｔｉｏｎ）もしくはプラズマスパッタリングによ
り酸化膜層上にＴｉＮを堆積させる（１０００Å未満が
望ましい）。 ３）．前記ゲート酸化膜上にポリシリコン層を堆積させ
る（およそ３５００〜４５００Åが望ましい）。
【０００５】４）．（望ましくは従来のドライエッチに
より）図示するゲート部分を形成するようにポリシリコ
ンをエッチングする。 ５）．（望ましくは従来のドライエッチにより）ポリシ
リコンゲート部分をマスクとして使用してＴｉＮをエッ
チングしてデバイスゲートのＴｉＮ部分を形成する。 ６）．ＬＤＤ注入を行う。 ７）．（望ましくはＣＶＤ酸化膜により）ＬＤＤスペー
サを形成する。 ８）．ソースおよびドレーン注入を行う。
【０００６】図２に本発明の第２の実施例の断面図を示
す。図２には逆Ｔ字形ゲートが示されている。次の点を
除けば、この構造は図１の構造と同様に形成される。
【０００７】前記ステップ５）の後で、 ６）．ＬＤＤ注入を行う。 ７）．ＬＤＤスペーサを形成する。 ８）．ＴｉＮをエッチングする。 ９）．ＴｉＮのエッジをＣＶＤ酸化膜で被覆する（図１
の構造を形成して図２の構造を得るＬＤＤスペーサ工程
と同じ）。
【０００８】本発明を使用するＣＭＯＳ回路をさらに説
明するために、図３にメタル層１６を使用したビア１４
を介してｐｏｌｙ−Ｓｉゲートとコンタクトする共通ゲ
ートコネクタ１２を有するｐおよびｎ形ＭＯＳＦＥＴ
ＳＯＩデバイスの模式図を示す。
【０００９】本発明の利点として次の事柄が含まれる。
【００１０】ａ）．ＴｉＮの仕事関数は真性ｐｏｌｙ−
Ｓｉ（仕事関数＝４．７Ｖ）と同じであるため、埋込ｐ
−チャネルを使用することなくＣＭＯＳ回路（ｎ−チャ
ネルおよびｐ−チャネル共）に対する平衡のとれた閾値
電圧を容易に得ることができる。これは完全ディプリー
トされたＳＯＩ／ＣＭＯＳにとって特に重要である。Ｓ
ＯＩ／ＭＯＳＦＥＴ（完全ディプリートされたＳＯＩ）
では従来のポリゲートによりｎ−チャネルおよびｐ−チ
ャネルデバイスに対して適切な閾値電圧および対称的閾
値電圧を得ることは極めて困難である。Ｎ＋ポリゲート
の場合にはｎ−チャネルデバイスの閾値電圧が低くなり
過ぎｐ−チャネルデバイスの閾値電圧が高くなり過ぎ、
ｐ＋ポリゲートの場合はその逆となる。本発明のＴｉＮ
形成ゲートの場合にはＣＭＯＳ回路に対する適切な対称
的閾値電圧を得ることができる。
【００１１】ｂ）．比較的厚いポリシリコンゲート部分
により自己整合ソース／ドレーン注入および自己整合シ
リサイド等の従来のポリシリコン工程に関連した利点が
得られる。
【００１２】ｃ）．さらに、逆Ｔ字形構造により従来の
ポリシリコン逆Ｔ字形ゲートと同じ利点が得られる。こ
れにより、ゲートがソースおよびドレーン接合に重畳す
ることが保証される。さらに重要なことは、逆Ｔ字形ゲ
ート構造によりホットキャリア注入や高エネルギホトン
放射によるスペーサ酸化膜のチャージアップによる駆動
電流の低下が改善される。
【００１３】ＴｉＮが前記閾値電圧問題を解決するのに
適しているのはその中間ギャップ仕事関数による。中間
禁制帯仕事関数は一般的におよそ４．６〜４．８Ｖの範
囲に限定される。ＴｉＮをゲートの一部として使用する
ものとして本発明を説明してきたが、ＴｉＮの替りに中
間ギャップ仕事関数を有する他の材料を使用することが
できる。中間ギャップ仕事関数材料をゲート酸化膜とｐ
ｏｌｙ−Ｓｉゲート部分との間に挟むことによりゲート
酸化膜の応力が最少限に抑えられるだけでなく構造が簡
単化される。適切な中間ギャップ仕事関数材料としてＳ
ｉ−Ｇｅおよびタングステンシリサイドが含まれる。例
えば、図４にＴｉＮの替りにポリＳｉ−Ｇｅ材料を使用
した本発明の第３の実施例の断面図を示す。シリサイド
化される領域は図示するとおりである。公知のＬＯＣＯ
Ｓ工程により形成されるフィールド酸化膜領域によりフ
ィールド分離が行われ、それはＬＯＣＯＳ ＦＯＸとし
て示されている。基板上に埋込酸化膜（ＢＯＸ）領域５
が形成される。ＰＭＯＳおよびＮＭＯＳデバイスは図示
するとおりである。
【００１４】実施例および代替例について本発明を詳細
に説明してきたが、本明細書は単なる例にすぎず制約的
意味合いを有するものではない。例えば、ｐ−チャネル
デバイスをｎ−チャネルデバイスと置換することができ
その逆も可能である。さらに、ｎ−形領域をｐ−形領域
と置換することもできる。さらに、中間禁制帯仕事関数
を使用するという精神を保持しながらＧｅおよびＧａＡ
ｓをデバイスを載せる薄膜と置換することができる。さ
らに、当業者ならば本明細書を読めば実施例の詳細をさ
まざまに変更したり別の実施例を容易に考えられること
と思われる。このような変更や別の実施例は全て特許請
求の範囲に明記された本発明の精神および真の範囲に入
るものとする。
【００１５】以上の説明に関して更に以下の項を開示す
る。 （１）．中間禁制帯半導体材料を含むゲートおよびシリ
コンを含むゲート部分を有するＭＯＳＦＥＴにおいて、
前記中間禁制帯材料はゲート酸化膜と前記ゲート部分と
の間に挟まれているＭＯＳＦＥＴ。
【００１６】（２）．第（１）項記載のＭＯＳＦＥＴに
おいて、前記中間禁制帯材料はＴｉＮ、Ｓｉ−Ｇｅ、チ
タンシリサイドもしくはその組合せからなる群から選定
されるＭＯＳＦＥＴ。
【００１７】（３）．第（１）項記載のＭＯＳＦＥＴに
おいて、前記ゲート部分は多結晶シリコンを含むシリコ
ンを含むＭＯＳＦＥＴ。
【００１８】（４）．ＮＭＯＳトランジスタおよびＰＭ
ＯＳトランジスタを含むＣＭＯＳにおいて、各トランジ
スタは中間禁制帯材料を含むゲートおよびシリコンを含
むゲート部分を有し、前記中間禁制帯材料はゲート酸化
膜と前記ゲート部分との間に挟まれているＣＭＯＳデバ
イス。
【００１９】（５）．第（４）項記載のＣＭＯＳデバイ
スにおいて、前記中間禁制帯材料はＴｉＮ、Ｓｉ−Ｇ
ｅ、チタンシリサイドもしくはその組合せからなる群か
ら選定されるＣＭＯＳ。
【００２０】（６）．第（４）項記載のＣＭＯＳデバイ
スにおいて、前記ゲート部分は多結晶シリコンを含むシ
リコンを含むＣＭＯＳデバイス。
【００２１】ＣＭＯＳ技術の閾値電圧精度および対称性
の問題を解決するものとしてＭＯＳＦＥＴゲートのゲー
ト酸化膜２とｐｏｌｙ−Ｓｉ部分との間に挟まれた中間
禁制帯仕事関数材料（ＴｉＮ）が開示される。
【図面の簡単な説明】
【図１】本発明の第１の実施例の断面図。
【図２】本発明の第２の実施例の断面図。
【図３】共通ゲートコネクタを有するｐおよびｎ形ＭＯ
ＳＦＥＴ ＳＯＩデバイスの模式図。
【図４】ＴｉＮの替りにポリＳｉ−Ｇｅ材料を使用した
本発明の第３の実施例の断面図。
【符号の説明】
２ ゲート酸化膜 ３ ライトリードープトｐ−形シリコン膜 ４ ソース領域 ５ 絶縁体 ６ ライトリードープトドレーン領域 ８ ドレーン領域

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 中間禁制帯半導体材料を含むゲートおよ
    びシリコンを含むゲート部分を有するＭＯＳＦＥＴにお
    いて、前記中間禁制帯材料はゲート酸化膜と前記ゲート
    部分との間に挟まれているＭＯＳＦＥＴ。
JP5281595A 1992-10-05 1993-10-05 Ｍｏｓｆｅｔおよびｃｍｏｓデバイス Pending JPH06342883A (ja)

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US95614192A 1992-10-05 1992-10-05
US956141 1992-10-05

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