JPH06342905A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06342905A JPH06342905A JP5152908A JP15290893A JPH06342905A JP H06342905 A JPH06342905 A JP H06342905A JP 5152908 A JP5152908 A JP 5152908A JP 15290893 A JP15290893 A JP 15290893A JP H06342905 A JPH06342905 A JP H06342905A
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Abstract
(57)【要約】
【目的】 MOS型半導体装置において、ソース・ドレイ
ンのリーク電流と耐圧低下の防止をすること。 【構成】 ソース11・ドレイン12と低濃度分離領域14の
境界及び低濃度分離領域14と高濃度分離領域3端部上の
フィ−ルド酸化膜(LOCOS)2の上に、ソース11とドレイン
12を囲むように、ゲート電極7を設ける。 【効果】 上記構成により、LOCOS端部の寄生MOSトラン
ジスタのONによるリークの防止とゲート電極7のLOCOS端
部のくびれをなくし、ソース11とドレイン12の間の耐圧
低下を防止する。
ンのリーク電流と耐圧低下の防止をすること。 【構成】 ソース11・ドレイン12と低濃度分離領域14の
境界及び低濃度分離領域14と高濃度分離領域3端部上の
フィ−ルド酸化膜(LOCOS)2の上に、ソース11とドレイン
12を囲むように、ゲート電極7を設ける。 【効果】 上記構成により、LOCOS端部の寄生MOSトラン
ジスタのONによるリークの防止とゲート電極7のLOCOS端
部のくびれをなくし、ソース11とドレイン12の間の耐圧
低下を防止する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
にＬＯＣＯＳ構造を有するＭＯＳ型半導体装置に関す
る。
にＬＯＣＯＳ構造を有するＭＯＳ型半導体装置に関す
る。
【０００２】
【従来の技術】従来のＭＯＳ型半導体装置を図２〜図４
に基づいて説明する。図２〜図４は、従来のＭＯＳ型半
導体装置の１例を示す図であって、そのうち、図２はそ
の表面を示す図、図３は図２のＡ−Ａ線断面図、図４は
図２のＢ〜Ｂ線断面図をそれぞれ示す。
に基づいて説明する。図２〜図４は、従来のＭＯＳ型半
導体装置の１例を示す図であって、そのうち、図２はそ
の表面を示す図、図３は図２のＡ−Ａ線断面図、図４は
図２のＢ〜Ｂ線断面図をそれぞれ示す。
【０００３】図２〜図４において、１はＰ型半導体基
板、２はフィ−ルド酸化膜（ＬＯＣＯＳ）、３は高濃度
分離領域、７はゲ−ト電極、８はバ−ズビ−ク、９は層
間絶縁膜、１０は上部配線、１１はソ−ス、１２はドレ
イン、１３はゲ−ト領域、１４は低濃度分離領域、１５
は上部配線から発する電界、１６は分離領域である。
板、２はフィ−ルド酸化膜（ＬＯＣＯＳ）、３は高濃度
分離領域、７はゲ−ト電極、８はバ−ズビ−ク、９は層
間絶縁膜、１０は上部配線、１１はソ−ス、１２はドレ
イン、１３はゲ−ト領域、１４は低濃度分離領域、１５
は上部配線から発する電界、１６は分離領域である。
【０００４】従来のＭＯＳ型半導体装置では、図２〜図
４に示すとおり、ゲ−ト電極７は、ソ−ス１１領域、ド
レイン１２領域の間のゲ−ト領域１３とその延長線上の
フィ−ルド酸化膜２上に形成されており、フィ−ルド酸
化膜（ＬＯＣＯＳ）２の下には、イオン注入によりイオ
ンが注入された高濃度分離領域３と、その両側に高濃度
分離領域３より熱拡散により不純物が拡散してソ−ス１
１とドレイン１２に接するように形成された低濃度分離
領域１４とが形成されている。この低濃度分離領域１４
は、ＬＯＣＯＳのバ−ズビ−ク８の下面に位置してお
り、バ−ズビ−ク８の先端に行く程不純物濃度は低くな
っている。
４に示すとおり、ゲ−ト電極７は、ソ−ス１１領域、ド
レイン１２領域の間のゲ−ト領域１３とその延長線上の
フィ−ルド酸化膜２上に形成されており、フィ−ルド酸
化膜（ＬＯＣＯＳ）２の下には、イオン注入によりイオ
ンが注入された高濃度分離領域３と、その両側に高濃度
分離領域３より熱拡散により不純物が拡散してソ−ス１
１とドレイン１２に接するように形成された低濃度分離
領域１４とが形成されている。この低濃度分離領域１４
は、ＬＯＣＯＳのバ−ズビ−ク８の下面に位置してお
り、バ−ズビ−ク８の先端に行く程不純物濃度は低くな
っている。
【０００５】
【発明が解決しようとする課題】従来の上記図２〜図４
に示す半導体装置では、上部配線１０がフィ−ルド絶縁
膜２に上に位置するゲ−ト電極７の配線上を通ると、こ
のゲ−ト電極配線の段差により上部配線１０の下面がゲ
−ト電極配線の下の低濃度分離領域１４に向くため、図
４に示すように、上部配線１０から発する電界１５がゲ
−ト電極７の下の低濃度分離領域１４に達し、低濃度分
離領域１４表面が反転し、低濃度分離領域１４に形成さ
れた寄生ＭＯＳトランジスタがＯＮし、ソ−ス１１、ド
レイン１２間のリ−クが発生してしまうという欠点があ
った。
に示す半導体装置では、上部配線１０がフィ−ルド絶縁
膜２に上に位置するゲ−ト電極７の配線上を通ると、こ
のゲ−ト電極配線の段差により上部配線１０の下面がゲ
−ト電極配線の下の低濃度分離領域１４に向くため、図
４に示すように、上部配線１０から発する電界１５がゲ
−ト電極７の下の低濃度分離領域１４に達し、低濃度分
離領域１４表面が反転し、低濃度分離領域１４に形成さ
れた寄生ＭＯＳトランジスタがＯＮし、ソ−ス１１、ド
レイン１２間のリ−クが発生してしまうという欠点があ
った。
【０００６】この欠点を解消するため、特開昭62−1237
36号公報には、図５、図６に示すような半導体装置（以
下、「先行の半導体装置」という。）が提案されてい
る。図５及び図６は、この半導体装置を示す図であっ
て、図５はその表面を示す図であり、図６は、図５のＣ
−Ｃ線断面図である。
36号公報には、図５、図６に示すような半導体装置（以
下、「先行の半導体装置」という。）が提案されてい
る。図５及び図６は、この半導体装置を示す図であっ
て、図５はその表面を示す図であり、図６は、図５のＣ
−Ｃ線断面図である。
【０００７】図５、図６に示す先行の半導体装置は、フ
ィ−ルド絶縁膜２とソ−ス１１、ドレイン１２の間に高
濃度の分離領域１６を設けた構造よりなるものである。
しかしながら、この先行の半導体装置では、分離領域１
６とドレイン１２の接合耐圧は、分離領域１６の濃度が
高いため、低下するという欠点があった。
ィ−ルド絶縁膜２とソ−ス１１、ドレイン１２の間に高
濃度の分離領域１６を設けた構造よりなるものである。
しかしながら、この先行の半導体装置では、分離領域１
６とドレイン１２の接合耐圧は、分離領域１６の濃度が
高いため、低下するという欠点があった。
【０００８】また、前記図２〜４に示す従来の半導体装
置及び上記図５、６に示す先行の半導体装置の両装置
は、いずれも、ゲ−ト金属を選択的に形成するリソグラ
フィ−工程においてポジ型レジストを使用すると、ゲ−
ト金属形成領域の近傍のＬＯＣＯＳのバ−ズビ−ク部表
面の斜面により露光光がゲ−ト電極形成用のゲ−ト金属
膜面で反射され、本来残されるべきゲ−ト電極上のレジ
ストまで感光される。そのため、フィ−ルド絶縁膜近傍
のゲ−ト電極がくびれた形状になり、局部的にゲ−ト電
極幅が狭くなり、その結果、ソ−ス・ドレイン耐圧が下
がるという欠点があった。
置及び上記図５、６に示す先行の半導体装置の両装置
は、いずれも、ゲ−ト金属を選択的に形成するリソグラ
フィ−工程においてポジ型レジストを使用すると、ゲ−
ト金属形成領域の近傍のＬＯＣＯＳのバ−ズビ−ク部表
面の斜面により露光光がゲ−ト電極形成用のゲ−ト金属
膜面で反射され、本来残されるべきゲ−ト電極上のレジ
ストまで感光される。そのため、フィ−ルド絶縁膜近傍
のゲ−ト電極がくびれた形状になり、局部的にゲ−ト電
極幅が狭くなり、その結果、ソ−ス・ドレイン耐圧が下
がるという欠点があった。
【０００９】本発明は、従来及び先行の半導体装置の上
記欠点に鑑み成されたものであって、その目的とすると
ころは、ＭＯＳ型半導体装置において、ソ−スとドレイ
ン間のリ−ク電流を防止し、かつソ−ス・ドレイン間の
耐圧を向上させる半導体装置を提供することにある。
記欠点に鑑み成されたものであって、その目的とすると
ころは、ＭＯＳ型半導体装置において、ソ−スとドレイ
ン間のリ−ク電流を防止し、かつソ−ス・ドレイン間の
耐圧を向上させる半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明による半導体装置
は、ソ−ス、ドレインと低濃度分離領域の境界及び低濃
度分離領域と高濃度分離領域の端部上のフィ−ルド酸化
膜上にソ−スとドレインを囲むようにゲ−ト電極を設け
た構造とすることを特徴とする。
は、ソ−ス、ドレインと低濃度分離領域の境界及び低濃
度分離領域と高濃度分離領域の端部上のフィ−ルド酸化
膜上にソ−スとドレインを囲むようにゲ−ト電極を設け
た構造とすることを特徴とする。
【００１１】
【作用】本発明による半導体装置の作用について説明す
ると、本発明の半導体装置は、上記したとおり、ドレイ
ンと低濃度分離領域の境界及び低濃度分離領域と高濃度
分離領域の端部上のフィ−ルド酸化膜上にゲ−ト電極を
設けることにより、上部配線から発する電界がフィ−ル
ド端部の低濃度分離領域に到達しなくなるので、低濃度
分離領域に形成される寄生ＭＯＳトランジスタがＯＮし
なくなり、ソ−スとドレイン間のリ−クが防止できる作
用が生じる。
ると、本発明の半導体装置は、上記したとおり、ドレイ
ンと低濃度分離領域の境界及び低濃度分離領域と高濃度
分離領域の端部上のフィ−ルド酸化膜上にゲ−ト電極を
設けることにより、上部配線から発する電界がフィ−ル
ド端部の低濃度分離領域に到達しなくなるので、低濃度
分離領域に形成される寄生ＭＯＳトランジスタがＯＮし
なくなり、ソ−スとドレイン間のリ−クが防止できる作
用が生じる。
【００１２】また、本発明の半導体装置は、上記構造と
することにより、ＬＯＣＯＳのバ−ズビ−ク部に露光光
が当らないため、前述したゲ−ト電極のくびれがなくな
り、ソ−ス・ドレイン間の耐圧低下が防止できる作用が
生じる。
することにより、ＬＯＣＯＳのバ−ズビ−ク部に露光光
が当らないため、前述したゲ−ト電極のくびれがなくな
り、ソ−ス・ドレイン間の耐圧低下が防止できる作用が
生じる。
【００１３】
【実施例】以下、本発明を図１に基づいて詳細に説明す
る。図１は、本発明の実施例を説明する図であって、工
程Ａ〜Ｅからなる製造工程順を示す図である。
る。図１は、本発明の実施例を説明する図であって、工
程Ａ〜Ｅからなる製造工程順を示す図である。
【００１４】図１工程Ａにおいて、１はＰ型半導体基板
であり、まず、このＰ型半導体基板１にＬＯＣＯＳ法を
用いてフィ−ルド酸化膜２を9000オングストロ−ムの厚
さで形成すると同時に高濃度分離領域３と低濃度分離領
域１４を形成する。低濃度分離領域１４は、ボロンのＩ
／Ｉを例えば3.0×1013／ｃｍ2の量で行った後、ＬＯＣ
ＯＳ成長時の熱によって不純物が拡散した領域である。
であり、まず、このＰ型半導体基板１にＬＯＣＯＳ法を
用いてフィ−ルド酸化膜２を9000オングストロ−ムの厚
さで形成すると同時に高濃度分離領域３と低濃度分離領
域１４を形成する。低濃度分離領域１４は、ボロンのＩ
／Ｉを例えば3.0×1013／ｃｍ2の量で行った後、ＬＯＣ
ＯＳ成長時の熱によって不純物が拡散した領域である。
【００１５】続いて、図１工程Ａに示すように、ゲ−ト
酸化膜４を900℃程度の酸化によって形成する。ゲ−ト
酸化膜４の厚みは、300オングストロ−ム程度である。
次に、図１工程Ｂに示すように、ゲ−ト金属膜５とし
て、ＣＶＤ法を用いてポリシリコンを6000オングストロ
−ム程度成長させ、これにリン拡散によりリンド−プを
行う。
酸化膜４を900℃程度の酸化によって形成する。ゲ−ト
酸化膜４の厚みは、300オングストロ−ム程度である。
次に、図１工程Ｂに示すように、ゲ−ト金属膜５とし
て、ＣＶＤ法を用いてポリシリコンを6000オングストロ
−ム程度成長させ、これにリン拡散によりリンド−プを
行う。
【００１６】続いて、図１工程Ｃに示すように、ゲ−ト
電極形成用フォトレジスト６の形成を行う。この時、低
濃度分離領域１４と将来ソ−ス１１とドレイン１２にな
る部分(次工程Ｄ参照)の境界から高濃度分離領域３の端
も覆うように、上記フォトレジスト６を形成する。
電極形成用フォトレジスト６の形成を行う。この時、低
濃度分離領域１４と将来ソ−ス１１とドレイン１２にな
る部分(次工程Ｄ参照)の境界から高濃度分離領域３の端
も覆うように、上記フォトレジスト６を形成する。
【００１７】この時の露光光は、ＬＯＣＯＳのバ−ズビ
−ク８の部分である傾斜領域には当たらないので、露光
光のバ−ズビ−ク８部分の反射によるゲ−ト領域１３と
フィ−ルド酸化膜(ＬＯＣＯＳ)２の境界のゲ−ト金属膜
５の上のフォトレジストが他のゲ−ト領域のフォトレジ
ストの幅より狭くなるという不具合は防止できる。
−ク８の部分である傾斜領域には当たらないので、露光
光のバ−ズビ−ク８部分の反射によるゲ−ト領域１３と
フィ−ルド酸化膜(ＬＯＣＯＳ)２の境界のゲ−ト金属膜
５の上のフォトレジストが他のゲ−ト領域のフォトレジ
ストの幅より狭くなるという不具合は防止できる。
【００１８】次に、図１工程Ｄに示すように、前工程Ｃ
で形成したフォトレジスト６をマスクとし、異方性イオ
ンエッチング技術を用いてゲ−ト電極７を形成し、続い
て、イオン注入でリンを約1.5×1015／ｃｍ2注入し、ソ
−ス１１、ドレイン１２を形成する。その後、図１工程
Ｅに示すように、ＢＰＳＧ（層間絶縁膜９）を約10000
オングストロ−ムをＣＶＤ法で堆積させリフロ−し、次
に、ソ−ス・ドレインに対しコンタクト穴を開けること
をリソグラフィ技術とイオンエッチング及びフッ酸によ
るウエットエッチング技術を用いて行った。
で形成したフォトレジスト６をマスクとし、異方性イオ
ンエッチング技術を用いてゲ−ト電極７を形成し、続い
て、イオン注入でリンを約1.5×1015／ｃｍ2注入し、ソ
−ス１１、ドレイン１２を形成する。その後、図１工程
Ｅに示すように、ＢＰＳＧ（層間絶縁膜９）を約10000
オングストロ−ムをＣＶＤ法で堆積させリフロ−し、次
に、ソ−ス・ドレインに対しコンタクト穴を開けること
をリソグラフィ技術とイオンエッチング及びフッ酸によ
るウエットエッチング技術を用いて行った。
【００１９】次に、上部配線１０としてＡｌを約1μｍ
の厚さでスパッタ法を用いて堆積させ、リソグラフィ技
術とイオンエッチング技術を用いて形成し、最後にカバ
−１７としてSi3N4膜を約1μｍの厚さでプラズマＣＶＤ
法で形成した(工程Ｅ)。
の厚さでスパッタ法を用いて堆積させ、リソグラフィ技
術とイオンエッチング技術を用いて形成し、最後にカバ
−１７としてSi3N4膜を約1μｍの厚さでプラズマＣＶＤ
法で形成した(工程Ｅ)。
【００２０】
【発明の効果】以上説明したように、本発明は、ゲ−ト
電極を低濃度分離領域とドレイン・ソ−ス領域の境界か
ら、低濃度分離領域及び高濃度分離領域の一部を覆い、
ドレイン・ソ−ス領域を囲むように形成したので、上部
配線による電界によって分離領域とドレイン・ソ−ス境
界部近傍の低濃度分離領域が反転することがなくなり、
ソ−スとドレイン間のリ−ク電流を防止し得る効果が生
じる。
電極を低濃度分離領域とドレイン・ソ−ス領域の境界か
ら、低濃度分離領域及び高濃度分離領域の一部を覆い、
ドレイン・ソ−ス領域を囲むように形成したので、上部
配線による電界によって分離領域とドレイン・ソ−ス境
界部近傍の低濃度分離領域が反転することがなくなり、
ソ−スとドレイン間のリ−ク電流を防止し得る効果が生
じる。
【００２１】また、本発明は、ＬＯＣＯＳのバ−ズビ−
ク全面をドレイン・ソ−ス領域を囲むようにゲ−ト電極
を形成したので、バ−ズビ−ク面での露光光の反射によ
るゲ−ト領域とＬＯＣＯＳ端部境界におけるゲ−ト電極
のくびれがなくなり、ソ−ス・ドレイン間の耐圧が向上
する効果が生じる。
ク全面をドレイン・ソ−ス領域を囲むようにゲ−ト電極
を形成したので、バ−ズビ−ク面での露光光の反射によ
るゲ−ト領域とＬＯＣＯＳ端部境界におけるゲ−ト電極
のくびれがなくなり、ソ−ス・ドレイン間の耐圧が向上
する効果が生じる。
【図１】本発明の実施例を説明する図であって、工程Ａ
〜Ｅからなる製造工程順を示す図
〜Ｅからなる製造工程順を示す図
【図２】従来のＭＯＳ型半導体装置の１例を示す図であ
って、その表面を示す図
って、その表面を示す図
【図３】図２のＡ−Ａ線断面図
【図４】図２のＢ−Ｂ線断面図
【図５】従来の半導体装置の他の例（先行の半導体装
置）を示す図であって、その表面を示す図
置）を示す図であって、その表面を示す図
【図６】図５のＣ−Ｃ線断面図
１ Ｐ型半導体基板 ２ フィ−ルド酸化膜（ＬＯＣＯＳ） ３ 高濃度分離領域 ４ ゲ−ト酸化膜 ５ ゲ−ト金属膜 ６ ゲ−ト電極形成用フォトレジスト ７ ゲ−ト電極 ８ バ−ズビ−ク ９ 層間絶縁膜 １０ 上部配線 １１ ソ−ス １２ ドレイン １３ ゲ−ト領域 １４ 低濃度分離領域 １５ 上部配線から発する電界 １６ 分離領域 １７ カバ−
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/44 Ｆ 7376−4Ｍ 29/62 Ｇ 7376−4Ｍ
Claims (2)
- 【請求項１】 第１の導電型を有する半導体基板上に選
択的に設けられたＬＯＣＯＳ型フィ−ルド酸化膜、前記
フィ−ルド酸化膜で画成された素子形成領域内に対向す
るように設けられた第２の導電型の不純物領域（ソ−ス
・ドレイン領域）を有し、前記ソ−ス・ドレイン領域に
挟まれる第一導電型の領域（ゲ−ト領域）上に酸化膜を
介して設けられたゲ−ト電極を有するＭＯＳ型半導体装
置であり、フィ−ルド酸化膜下部に、第１の導電型と同
一の不純物濃度の高い高濃度分離領域をもち、さらに高
濃度分離領域から熱拡散によって不純物が拡散され、ソ
−ス・ドレインに接するように設けられた低濃度分離領
域を有するＭＯＳ型半導体装置において、ソ−ス・ドレ
インと低濃度分離領域の境界から、ＬＯＣＯＳのバ−ズ
ビ−ク部分を通って高濃度分離領域の端部までを、ソ−
ス・ドレインを囲むように、ゲ−ト電極を形成したこと
を特徴とする半導体装置。 - 【請求項２】 前記第１導電型の基板を第２導電型の基
板表面に設けたウェルとしたことを特徴とする請求項１
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5152908A JP2789998B2 (ja) | 1993-05-31 | 1993-05-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5152908A JP2789998B2 (ja) | 1993-05-31 | 1993-05-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06342905A true JPH06342905A (ja) | 1994-12-13 |
| JP2789998B2 JP2789998B2 (ja) | 1998-08-27 |
Family
ID=15550775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5152908A Expired - Fee Related JP2789998B2 (ja) | 1993-05-31 | 1993-05-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2789998B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60225468A (ja) * | 1984-04-23 | 1985-11-09 | Toshiba Corp | 電界効果型半導体装置およびその製造方法 |
| JPH03239368A (ja) * | 1990-02-16 | 1991-10-24 | Mitsubishi Electric Corp | 半導体装置 |
| JPH04254381A (ja) * | 1991-02-06 | 1992-09-09 | Hitachi Ltd | 半導体集積回路装置 |
-
1993
- 1993-05-31 JP JP5152908A patent/JP2789998B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60225468A (ja) * | 1984-04-23 | 1985-11-09 | Toshiba Corp | 電界効果型半導体装置およびその製造方法 |
| JPH03239368A (ja) * | 1990-02-16 | 1991-10-24 | Mitsubishi Electric Corp | 半導体装置 |
| JPH04254381A (ja) * | 1991-02-06 | 1992-09-09 | Hitachi Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2789998B2 (ja) | 1998-08-27 |
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