JPH08204189A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH08204189A JPH08204189A JP1315895A JP1315895A JPH08204189A JP H08204189 A JPH08204189 A JP H08204189A JP 1315895 A JP1315895 A JP 1315895A JP 1315895 A JP1315895 A JP 1315895A JP H08204189 A JPH08204189 A JP H08204189A
- Authority
- JP
- Japan
- Prior art keywords
- source
- region
- gate electrode
- mask
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 title description 14
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 150000002500 ions Chemical class 0.000 claims abstract description 7
- 238000010438 heat treatment Methods 0.000 claims description 6
- 239000012535 impurity Substances 0.000 abstract description 10
- 230000000694 effects Effects 0.000 abstract description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000005036 potential barrier Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 本発明は、短チャネル効果を防止することが
できる半導体装置の製造方法を提供するものである。 【構成】 半導体基板１の表面にゲート酸化膜３を形成
する工程と、このゲート酸化膜３上にゲート電極４を形
成する工程と、ソース及びドレイン領域が形成される領
域の一方側をマスク８で覆った後に一方側のマスク８側
のθだけ傾けた斜め方向からイオン注入する工程と、こ
のマスク８を除去し、他方側の領域をマスク８’で覆っ
た後に他方側のマスク８’側の−θだけ傾けた斜め方向
からイオン注入する工程と、熱処理を施してソース及び
ドレイン領域５を形成する工程とを経て半導体装置をの
製造方するものである。
できる半導体装置の製造方法を提供するものである。 【構成】 半導体基板１の表面にゲート酸化膜３を形成
する工程と、このゲート酸化膜３上にゲート電極４を形
成する工程と、ソース及びドレイン領域が形成される領
域の一方側をマスク８で覆った後に一方側のマスク８側
のθだけ傾けた斜め方向からイオン注入する工程と、こ
のマスク８を除去し、他方側の領域をマスク８’で覆っ
た後に他方側のマスク８’側の−θだけ傾けた斜め方向
からイオン注入する工程と、熱処理を施してソース及び
ドレイン領域５を形成する工程とを経て半導体装置をの
製造方するものである。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造法に関
し、特に短チャンネル効果を防止できるＭＯＳトランジ
スタの製造方法に関する。
し、特に短チャンネル効果を防止できるＭＯＳトランジ
スタの製造方法に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタはバイポーラトラン
ジスタに比べて構造が簡単で製造工程も少ないので、高
集積化が容易で機能あたりのコストも安いという特徴を
持っている。ＭＯＳトランジスタの従来の製造方法を図
３を参照に説明する。まず同図（ａ）に示すように、半
導体基板１上に素子分離酸化膜２およびゲート酸化膜３
を形成する。次いで、同図（ｂ）に示すように、ＣＶＤ
法等により多結晶シリコン膜を堆積した後、エッチング
によりゲート電極４を形成する。そして、ゲート電極４
をマスクとしてイオン注入を行う。次いで、同図（ｃ）
に示すように、熱処理を施すことによりソース／ドレイ
ン領域５を形成する。その後ＣＶＤ法により半導体基板
１を覆うようにＰＳＧ膜等の層間絶縁膜６を形成し、層
間絶縁膜６にコンタクトホールを開口してＡｌ等の導電
材料を蒸着してソース／ドレイン領域５と電気的に接続
する電極７を形成する。以上のようにして、従来はＭＯ
Ｓトランジスタを製造していた。
ジスタに比べて構造が簡単で製造工程も少ないので、高
集積化が容易で機能あたりのコストも安いという特徴を
持っている。ＭＯＳトランジスタの従来の製造方法を図
３を参照に説明する。まず同図（ａ）に示すように、半
導体基板１上に素子分離酸化膜２およびゲート酸化膜３
を形成する。次いで、同図（ｂ）に示すように、ＣＶＤ
法等により多結晶シリコン膜を堆積した後、エッチング
によりゲート電極４を形成する。そして、ゲート電極４
をマスクとしてイオン注入を行う。次いで、同図（ｃ）
に示すように、熱処理を施すことによりソース／ドレイ
ン領域５を形成する。その後ＣＶＤ法により半導体基板
１を覆うようにＰＳＧ膜等の層間絶縁膜６を形成し、層
間絶縁膜６にコンタクトホールを開口してＡｌ等の導電
材料を蒸着してソース／ドレイン領域５と電気的に接続
する電極７を形成する。以上のようにして、従来はＭＯ
Ｓトランジスタを製造していた。
【０００３】
【発明が解決しようとする課題】しかしながら、図３に
示すような製造方法では、ソース／ドレイン領域５をゲ
ート電極４をマスクにイオン注入して熱処理することで
形成していたので、ＭＯＳトランジスタの最終的な構造
では、ソース／ドレイン領域５の不純物が横方向に拡散
して、チャネルＬがゲート電極４の幅（＝ゲート長）Ｗ
より短い構造となっていた。
示すような製造方法では、ソース／ドレイン領域５をゲ
ート電極４をマスクにイオン注入して熱処理することで
形成していたので、ＭＯＳトランジスタの最終的な構造
では、ソース／ドレイン領域５の不純物が横方向に拡散
して、チャネルＬがゲート電極４の幅（＝ゲート長）Ｗ
より短い構造となっていた。
【０００４】特に、最小ルールでゲート電極が形成され
たＭＯＳトランジスタでは、チャネルＬも非常に短くな
っており、次のような問題が起こっていた。すなわち、
半導体基板表面にチャネルが形成されないような電圧を
ゲート電極に印加した状態ではソースとチャネル領域間
に電位障壁が作られているが、チャネルＬが非常に短く
なった場合、ドレインの空乏層がソース近傍の電位障壁
近くまで延び、ドレイン電圧の増加により電位障壁の高
さが低くなり、チャネル領域が形成されていなくても、
ソースからキャリアの注入が起こりはじめて電流が流れ
る、いわゆる短チャネル効果が生じていた。
たＭＯＳトランジスタでは、チャネルＬも非常に短くな
っており、次のような問題が起こっていた。すなわち、
半導体基板表面にチャネルが形成されないような電圧を
ゲート電極に印加した状態ではソースとチャネル領域間
に電位障壁が作られているが、チャネルＬが非常に短く
なった場合、ドレインの空乏層がソース近傍の電位障壁
近くまで延び、ドレイン電圧の増加により電位障壁の高
さが低くなり、チャネル領域が形成されていなくても、
ソースからキャリアの注入が起こりはじめて電流が流れ
る、いわゆる短チャネル効果が生じていた。
【０００５】本発明は、上述した問題点に鑑み、短チャ
ネル効果を防止することができる半導体装置の製造方法
を提供するものである。
ネル効果を防止することができる半導体装置の製造方法
を提供するものである。
【０００６】
【課題を解決するための手段】本発明は、上記の目的を
達成するために次のような構成をとる。すなわち、本発
明の半導体装置の製造方法は、半導体基板表面にゲート
酸化膜を形成する工程と、前記ゲート酸化膜上にゲート
電極を形成する工程と、ソース及びドレイン領域が形成
される領域の一方側をマスクで覆った後前記一方側のマ
スク側の斜め方向からイオン注入する工程と、前記マス
クを除去し、他方側の領域をマスクで覆った後前記他方
側のマスク側の斜め方向からイオン注入する工程と、熱
処理を施してソース及びドレイン領域を形成する工程と
を有することを特徴とするものである。
達成するために次のような構成をとる。すなわち、本発
明の半導体装置の製造方法は、半導体基板表面にゲート
酸化膜を形成する工程と、前記ゲート酸化膜上にゲート
電極を形成する工程と、ソース及びドレイン領域が形成
される領域の一方側をマスクで覆った後前記一方側のマ
スク側の斜め方向からイオン注入する工程と、前記マス
クを除去し、他方側の領域をマスクで覆った後前記他方
側のマスク側の斜め方向からイオン注入する工程と、熱
処理を施してソース及びドレイン領域を形成する工程と
を有することを特徴とするものである。
【０００７】
【作用】本発明の半導体装置の製造方法は、ゲート電極
の近傍に不純物が打ち込まれないように斜め方向からイ
オン注入してソース及びドレイン領域となる領域に不純
物を打ち込んでいるので、その後に熱処理を施してソー
ス及びドレイン領域が横方向に拡散しても、チャネルを
ゲート電極４の幅とほぼ同一の長さにできるので、短チ
ャネル効果を有効に防止することができる。
の近傍に不純物が打ち込まれないように斜め方向からイ
オン注入してソース及びドレイン領域となる領域に不純
物を打ち込んでいるので、その後に熱処理を施してソー
ス及びドレイン領域が横方向に拡散しても、チャネルを
ゲート電極４の幅とほぼ同一の長さにできるので、短チ
ャネル効果を有効に防止することができる。
【０００８】
【実施例】以下、本発明の実施例を、図１を参照しつつ
説明する。尚、従来と同一部分や相当部分には同一の符
号を付している。本発明の製造方法は、まず同図（ａ）
に示すように、半導体基板１上に素子分離酸化膜２を形
成した後、素子形成領域に膜厚３０Å〜２００Åのゲー
ト酸化膜３を形成する。次いで、同図（ｂ）に示すよう
に、ＣＶＤ法等により多結晶シリコン膜を堆積した後、
エッチングによりゲート長が約０．３μｍ程度のゲート
電極４を形成する。そして、ソース及びドレイン領域が
形成される領域の一方側をレジスト等のマスク８で覆
い、ゲート電極４の近傍に不純物が打ち込まれない領域
（いわゆる影部）が形成されるように、半導体基板１の
法線方向に対してθだけ傾けた斜め方向からイオン注入
を行う。
説明する。尚、従来と同一部分や相当部分には同一の符
号を付している。本発明の製造方法は、まず同図（ａ）
に示すように、半導体基板１上に素子分離酸化膜２を形
成した後、素子形成領域に膜厚３０Å〜２００Åのゲー
ト酸化膜３を形成する。次いで、同図（ｂ）に示すよう
に、ＣＶＤ法等により多結晶シリコン膜を堆積した後、
エッチングによりゲート長が約０．３μｍ程度のゲート
電極４を形成する。そして、ソース及びドレイン領域が
形成される領域の一方側をレジスト等のマスク８で覆
い、ゲート電極４の近傍に不純物が打ち込まれない領域
（いわゆる影部）が形成されるように、半導体基板１の
法線方向に対してθだけ傾けた斜め方向からイオン注入
を行う。
【０００９】次いで、同図（ｃ）に示すように、マスク
８を除去した後、ソース及びドレイン領域が形成される
領域の他方側をマスク８’で覆い、半導体基板１の法線
方向に対して−θだけ傾けた斜め方向からイオン注入を
行い、図（ｂ）の工程と同様に、ゲート電極４の近傍に
第２の影部が形成される。次いで、同図（ｄ）に示すよ
うに、半導体基板１に６００℃〜１０００℃の熱処理を
施すことによりソース／ドレイン領域５を形成する。そ
の後、ＣＶＤ法により半導体基板１を覆うようにＰＳＧ
膜等の層間絶縁膜６を形成し、層間絶縁膜６にコンタク
トホールを開口してＡｌ等の導電材料を蒸着してソース
／ドレイン領域５と電気的に接続する電極７を形成す
る。
８を除去した後、ソース及びドレイン領域が形成される
領域の他方側をマスク８’で覆い、半導体基板１の法線
方向に対して−θだけ傾けた斜め方向からイオン注入を
行い、図（ｂ）の工程と同様に、ゲート電極４の近傍に
第２の影部が形成される。次いで、同図（ｄ）に示すよ
うに、半導体基板１に６００℃〜１０００℃の熱処理を
施すことによりソース／ドレイン領域５を形成する。そ
の後、ＣＶＤ法により半導体基板１を覆うようにＰＳＧ
膜等の層間絶縁膜６を形成し、層間絶縁膜６にコンタク
トホールを開口してＡｌ等の導電材料を蒸着してソース
／ドレイン領域５と電気的に接続する電極７を形成す
る。
【００１０】以上のような、ＭＯＳトランジスタの製造
方法では、図２に示すように、半導体基板１の法線方向
に対してθだけ傾けた斜め方向からイオン注入している
ので、ゲート電極４の端からＬ’の距離にある領域では
不純物が打ち込まれない領域（いわゆる影部）が形成さ
れる。そして、次工程で熱処理が施されてソース／ドレ
イン領域５が横方向に拡散しても、ゲート電極４の端を
超えて拡散されることはないので、チャネルとゲート長
をほぼ同一の長さとすることができる。
方法では、図２に示すように、半導体基板１の法線方向
に対してθだけ傾けた斜め方向からイオン注入している
ので、ゲート電極４の端からＬ’の距離にある領域では
不純物が打ち込まれない領域（いわゆる影部）が形成さ
れる。そして、次工程で熱処理が施されてソース／ドレ
イン領域５が横方向に拡散しても、ゲート電極４の端を
超えて拡散されることはないので、チャネルとゲート長
をほぼ同一の長さとすることができる。
【００１１】
【発明の効果】以上、説明したように本発明の半導体装
置の製造方法は、ゲート電極の近傍に不純物が打ち込ま
れないように斜め方向からイオン注入してソース及びド
レイン領域となる領域に不純物を打ち込んでいるので、
その後に熱処理を施してソース及びドレイン領域が横方
向に拡散しても、チャネルをゲート長とほぼ同一の長さ
にできるので、短チャネル効果を有効に防止することが
できる。
置の製造方法は、ゲート電極の近傍に不純物が打ち込ま
れないように斜め方向からイオン注入してソース及びド
レイン領域となる領域に不純物を打ち込んでいるので、
その後に熱処理を施してソース及びドレイン領域が横方
向に拡散しても、チャネルをゲート長とほぼ同一の長さ
にできるので、短チャネル効果を有効に防止することが
できる。
【図１】本発明の製造方法を示す説明図。
【図２】本発明の作用を示す説明図。
【図３】従来の製造方法を示す説明図。
１ 半導体基板 ２ 素子分離酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ ソース／ドレイン領域 ６ 層間絶縁膜 ７ 電極 ８ レジスト
Claims (1)
- 【請求項１】 半導体基板表面にゲート酸化膜を形成す
る工程と、前記ゲート酸化膜上にゲート電極を形成する
工程と、ソース及びドレイン領域が形成される領域の一
方側をマスクで覆った後前記一方側のマスク側の斜め方
向からイオン注入する工程と、前記マスクを除去し、他
方側の領域をマスクで覆った後前記他方側のマスク側の
斜め方向からイオン注入する工程と、熱処理を施してソ
ース及びドレイン領域を形成する工程とを有することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1315895A JPH08204189A (ja) | 1995-01-30 | 1995-01-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1315895A JPH08204189A (ja) | 1995-01-30 | 1995-01-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08204189A true JPH08204189A (ja) | 1996-08-09 |
Family
ID=11825373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1315895A Pending JPH08204189A (ja) | 1995-01-30 | 1995-01-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08204189A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000077842A1 (de) * | 1999-06-15 | 2000-12-21 | Infineon Technologies Ag | Verfahren zur herstellung einer nichtflüchtigen halbleiter-speicherzelle |
| KR100825892B1 (ko) * | 2001-05-11 | 2008-04-28 | 하이닉스 세미컨덕터 아메리카 인코포레이티드 | 플래시 메모리 셀 제조 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5587482A (en) * | 1978-12-25 | 1980-07-02 | Fujitsu Ltd | Mis type semiconductor device |
-
1995
- 1995-01-30 JP JP1315895A patent/JPH08204189A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5587482A (en) * | 1978-12-25 | 1980-07-02 | Fujitsu Ltd | Mis type semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000077842A1 (de) * | 1999-06-15 | 2000-12-21 | Infineon Technologies Ag | Verfahren zur herstellung einer nichtflüchtigen halbleiter-speicherzelle |
| KR100825892B1 (ko) * | 2001-05-11 | 2008-04-28 | 하이닉스 세미컨덕터 아메리카 인코포레이티드 | 플래시 메모리 셀 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4149307A (en) | Process for fabricating insulated-gate field-effect transistors with self-aligned contacts | |
| US4517729A (en) | Method for fabricating MOS device with self-aligned contacts | |
| JPH04225529A (ja) | 微量の不純物を添加したドレイン（ｌｄｄ）を有する集積回路構造体を製作する改良された方法 | |
| US5536957A (en) | MOS field effect transistor having source/drain regions surrounded by impurity wells | |
| JPH0532911B2 (ja) | ||
| US5527725A (en) | Method for fabricating a metal oxide semiconductor field effect transistor | |
| US5502322A (en) | Transistor having a nonuniform doping channel | |
| JP2965283B2 (ja) | 薄膜トランジスタの製造方法 | |
| EP0225426B1 (en) | A method of fabricating a mos transistor on a substrate | |
| JPH08204189A (ja) | 半導体装置の製造方法 | |
| JP3257317B2 (ja) | 半導体装置の製造方法 | |
| US5620911A (en) | Method for fabricating a metal field effect transistor having a recessed gate | |
| JP3131850B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2557206B2 (ja) | 半導体素子の製造方法 | |
| JPH1064898A (ja) | 半導体装置の製造方法 | |
| JPS62232164A (ja) | 半導体装置およびその製造方法 | |
| JPS63227059A (ja) | 半導体装置およびその製造方法 | |
| JPH0982949A (ja) | 半導体装置及びその製造方法 | |
| JP2923772B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH08213601A (ja) | 半導体装置とその製造方法 | |
| JP2569809B2 (ja) | 半導体装置の製造方法 | |
| JP2789998B2 (ja) | 半導体装置 | |
| JPS6376481A (ja) | 半導体装置及びその製造方法 | |
| JPH0424876B2 (ja) | ||
| US20040161901A1 (en) | Method for fabricating transistor of semiconductor device |