JPH06343024A - 電源に対して補償されたｍｏｓ発振回路 - Google Patents
電源に対して補償されたｍｏｓ発振回路Info
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- JPH06343024A JPH06343024A JP5200760A JP20076093A JPH06343024A JP H06343024 A JPH06343024 A JP H06343024A JP 5200760 A JP5200760 A JP 5200760A JP 20076093 A JP20076093 A JP 20076093A JP H06343024 A JPH06343024 A JP H06343024A
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- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/011—Modifications of generator to compensate for variations in physical values, e.g. voltage, temperature
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0231—Astable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/02—Details
- H03B5/04—Modifications of generator to compensate for variations in physical values, e.g. power supply, load, temperature
Abstract
(57)【要約】
【目的】 電源の変動に実質的に関わりのないＭＯＳ発
振回路を提供する。 【構成】 電源の変動を比較的免れるＭＯＳ発振回路が
提供される。シュミットトリガー回路からのフィードバ
ック信号に応答してキャパシタが充電及び放電される。
キャパシタを充電及び放電する電流は電流ミラーによっ
て発生され、この電流ミラーは、電源の変動を免れる定
電圧発生器によって調整される。
振回路を提供する。 【構成】 電源の変動を比較的免れるＭＯＳ発振回路が
提供される。シュミットトリガー回路からのフィードバ
ック信号に応答してキャパシタが充電及び放電される。
キャパシタを充電及び放電する電流は電流ミラーによっ
て発生され、この電流ミラーは、電源の変動を免れる定
電圧発生器によって調整される。
Description
【０００１】
【産業上の利用分野】本発明は、第１電源と第２電源と
の間に接続されたＭＯＳ発振回路に係る。
の間に接続されたＭＯＳ発振回路に係る。
【０００２】
【従来の技術】集積回路においては、内部電圧基準の発
生、電荷ポンピング及びその他の機能のような種々の作
業を行うために発振回路が広く使用されている。非常に
一般的に使用されているＭＯＳ発振回路は、図１に示す
ように、奇数のインバータ段が正のフィードバックルー
プに接続されたリング発振器である。この回路は、各イ
ンバータをある論理状態から別の論理状態に切り換える
ことにより動作する。最初に論理１にあった出力端子が
論理０に切り換わると仮定すると、フィードバックルー
プにより、第１インバータの出力ノードは０から１に切
り換わる。
生、電荷ポンピング及びその他の機能のような種々の作
業を行うために発振回路が広く使用されている。非常に
一般的に使用されているＭＯＳ発振回路は、図１に示す
ように、奇数のインバータ段が正のフィードバックルー
プに接続されたリング発振器である。この回路は、各イ
ンバータをある論理状態から別の論理状態に切り換える
ことにより動作する。最初に論理１にあった出力端子が
論理０に切り換わると仮定すると、フィードバックルー
プにより、第１インバータの出力ノードは０から１に切
り換わる。
【０００３】その出力ノードにおける０から１への切り
換えは、ＲＣ時定数の後に生じ、Ｒは出力ノードにおけ
る抵抗負荷でありそしてＣはそのノードにおけるキャパ
シタンスである。同様に、第２のインバータの出力ノー
ドは、指定のＲＣ時定数の後に論理状態が１から０に切
り換わる。それ故、典型的に５０ないし１００個の段の
全ＲＣ時定数の和の後に、出力端子の状態が再び０から
１に変化する。これは第１インバータを再び切り換え、
この回路が前後に切り換わり、いずれのノードにおいて
も、論理状態が１と０との間で発振する。
換えは、ＲＣ時定数の後に生じ、Ｒは出力ノードにおけ
る抵抗負荷でありそしてＣはそのノードにおけるキャパ
シタンスである。同様に、第２のインバータの出力ノー
ドは、指定のＲＣ時定数の後に論理状態が１から０に切
り換わる。それ故、典型的に５０ないし１００個の段の
全ＲＣ時定数の和の後に、出力端子の状態が再び０から
１に変化する。これは第１インバータを再び切り換え、
この回路が前後に切り換わり、いずれのノードにおいて
も、論理状態が１と０との間で発振する。
【０００４】
【発明が解決しようとする課題】この形式の回路の主た
る欠点は、発振回路に対する電源の安定性と、発振回路
の集積回路エレメントを形成するのに用いられる最小の
プロセス変更とに大きく依存していることである。例え
ば、正の電圧源ＶCCが＋５．５Ｖから＋５．５Ｖに変動
すると、発振周期がほぼ１００％変化することになる。
これでは、ほとんどの用途に受け入れられない。
る欠点は、発振回路に対する電源の安定性と、発振回路
の集積回路エレメントを形成するのに用いられる最小の
プロセス変更とに大きく依存していることである。例え
ば、正の電圧源ＶCCが＋５．５Ｖから＋５．５Ｖに変動
すると、発振周期がほぼ１００％変化することになる。
これでは、ほとんどの用途に受け入れられない。
【０００５】
【課題を解決するための手段】本発明は、電源の変動に
実質的に係わりないＭＯＳ発振回路を提供する。この発
振回路は、更に、典型的なＭＯＳプロセスデバイスエレ
メントを使用し、発振回路を製造するのにＭＯＳ半導体
プロセスを変更する必要がない。
実質的に係わりないＭＯＳ発振回路を提供する。この発
振回路は、更に、典型的なＭＯＳプロセスデバイスエレ
メントを使用し、発振回路を製造するのにＭＯＳ半導体
プロセスを変更する必要がない。
【０００６】本発明は、第１電源と第２電源との間に接
続されたＭＯＳ発振回路を提供するものである。この発
振回路は、２つの基準電流を発生するために第１及び第
２の電源に接続された電流ミラーブロックを有してい
る。制御端子を有するスイッチがキャパシタをこの電流
ミラーブロックに接続し、キャパシタが制御端子の信号
に応答して２つの基準電流により各々交互に充電及び放
電されるようになっている。シュミットトリガーは、そ
の入力端子が上記キャパシタに接続されそしてその出力
端子がフィードバック形態で制御端子に接続され、これ
により、電源の変動には実質的に係わりなく出力端子に
発振信号が発生される。
続されたＭＯＳ発振回路を提供するものである。この発
振回路は、２つの基準電流を発生するために第１及び第
２の電源に接続された電流ミラーブロックを有してい
る。制御端子を有するスイッチがキャパシタをこの電流
ミラーブロックに接続し、キャパシタが制御端子の信号
に応答して２つの基準電流により各々交互に充電及び放
電されるようになっている。シュミットトリガーは、そ
の入力端子が上記キャパシタに接続されそしてその出力
端子がフィードバック形態で制御端子に接続され、これ
により、電源の変動には実質的に係わりなく出力端子に
発振信号が発生される。
【０００７】又、基準電圧ブロックも、上記基準電流を
発生する電流ミラーブロックのための電源の変動とは実
質的に係わりなく基準電圧を発生する。
発生する電流ミラーブロックのための電源の変動とは実
質的に係わりなく基準電圧を発生する。
【０００８】
【実施例】図２は本発明によるＭＯＳ発振回路の一般的
な構成を示すブロック図である。ブロック２０は、電源
電圧の変動を補償するために一定電圧を発生する。ブロ
ック２０からの一定電圧は、電流ミラーブロック３０に
一定電流を発生するのに使用される。ブロック３０から
のこの一定電流は、キャパシタエレメント５０を充電又
は放電するのに使用される。この充電及び放電動作は、
シュミットトリガー回路４０の出力に応答して動作する
スイッチ６０によってフィードバック制御される。キャ
パシタエレメント５０は、シュミットトリガーブロック
４０の入力に接続される。
な構成を示すブロック図である。ブロック２０は、電源
電圧の変動を補償するために一定電圧を発生する。ブロ
ック２０からの一定電圧は、電流ミラーブロック３０に
一定電流を発生するのに使用される。ブロック３０から
のこの一定電流は、キャパシタエレメント５０を充電又
は放電するのに使用される。この充電及び放電動作は、
シュミットトリガー回路４０の出力に応答して動作する
スイッチ６０によってフィードバック制御される。キャ
パシタエレメント５０は、シュミットトリガーブロック
４０の入力に接続される。
【０００９】動作に際し、キャパシタエレメント５０
は、ブロック３０からスイッチ６０を経て送られる一定
電流によって充電される。同様に、キャパシタエレメン
ト５０は、ブロック３０からの一定電流で放電される。
キャパシタエレメント５０の充電及び放電は、シュミッ
トトリガー回路４０の出力に応答して動作するスイッチ
６０の制御のもとで行われる。スイッチ６０は、電流ミ
ラーブロック３０を介してキャパシタエレメント５０を
交互に充電及び放電するように動作する。このように、
シュミトトリガー自体の出力は、電源の変動に実質的に
関わりのない周期をもつ正確な発振信号を発生する。更
に、以下に述べるように、標準的なＭＯＳデバイスが使
用され、特定のＭＯＳ半導体プロセスを変更する必要は
ない。
は、ブロック３０からスイッチ６０を経て送られる一定
電流によって充電される。同様に、キャパシタエレメン
ト５０は、ブロック３０からの一定電流で放電される。
キャパシタエレメント５０の充電及び放電は、シュミッ
トトリガー回路４０の出力に応答して動作するスイッチ
６０の制御のもとで行われる。スイッチ６０は、電流ミ
ラーブロック３０を介してキャパシタエレメント５０を
交互に充電及び放電するように動作する。このように、
シュミトトリガー自体の出力は、電源の変動に実質的に
関わりのない周期をもつ正確な発振信号を発生する。更
に、以下に述べるように、標準的なＭＯＳデバイスが使
用され、特定のＭＯＳ半導体プロセスを変更する必要は
ない。
【００１０】図３は、本発明の一実施例の詳細な回路図
である。この発振回路は、該回路を各々動作できるよう
にすると共に、該回路がいったんイネーブルされると該
回路の発振周波数を増加するために２つの制御端子１３
及び１８を有している。これについては、以下で説明す
る。
である。この発振回路は、該回路を各々動作できるよう
にすると共に、該回路がいったんイネーブルされると該
回路の発振周波数を増加するために２つの制御端子１３
及び１８を有している。これについては、以下で説明す
る。
【００１１】基準電圧発生ブロック２０は２つの電圧分
割回路網を有している。第１の回路網はＮＭＯＳトラン
ジスタ２１によって形成され、該トランジスタのソース
は、イネーブリングトランジスタ１５のドレインに接続
されている。又、第１の回路網にはＰＭＯＳトランジス
タ２２もあり、そのドレインはＮＭＯＳトランジスタ２
１のドレインに接続されている。ＰＭＯＳトランジスタ
２２のソースは、２つの電圧源のうちの正の電圧源ＶCC
に接続されている。トランジスタ２１及び２２のゲート
は、これらトランジスタのドレインから見た共通のノー
ドに接続されており、従って、これらトランジスタは各
々ダイオード形態で接続されている。
割回路網を有している。第１の回路網はＮＭＯＳトラン
ジスタ２１によって形成され、該トランジスタのソース
は、イネーブリングトランジスタ１５のドレインに接続
されている。又、第１の回路網にはＰＭＯＳトランジス
タ２２もあり、そのドレインはＮＭＯＳトランジスタ２
１のドレインに接続されている。ＰＭＯＳトランジスタ
２２のソースは、２つの電圧源のうちの正の電圧源ＶCC
に接続されている。トランジスタ２１及び２２のゲート
は、これらトランジスタのドレインから見た共通のノー
ドに接続されており、従って、これらトランジスタは各
々ダイオード形態で接続されている。
【００１２】第２の回路網は、正の電圧源とイネーブリ
ングトランジスタ１５のドレインとの間の３つの直列接
続抵抗２４ないし２６によって形成される。抵抗２４な
いし２５と抵抗２６との間にはノード２８があり、これ
は、ＮＭＯＳトランジスタであるシャントトランジスタ
２３のドレインに接続され、そして該トランジスタは抵
抗２４及び２５と並列に接続されている。又、このトラ
ンジスタ２３のソースは、ＮＭＯＳトランジスタ１５の
ドレイン、即ちノード２９に接続されている。第１回路
網のトランジスタ２１及び２２のゲートに共通接続され
たシャントトランジスタ２３のゲートは、トランジスタ
２１及び２２のドレイン間に形成されたノードに接続さ
れる。
ングトランジスタ１５のドレインとの間の３つの直列接
続抵抗２４ないし２６によって形成される。抵抗２４な
いし２５と抵抗２６との間にはノード２８があり、これ
は、ＮＭＯＳトランジスタであるシャントトランジスタ
２３のドレインに接続され、そして該トランジスタは抵
抗２４及び２５と並列に接続されている。又、このトラ
ンジスタ２３のソースは、ＮＭＯＳトランジスタ１５の
ドレイン、即ちノード２９に接続されている。第１回路
網のトランジスタ２１及び２２のゲートに共通接続され
たシャントトランジスタ２３のゲートは、トランジスタ
２１及び２２のドレイン間に形成されたノードに接続さ
れる。
【００１３】ＭＯＳ発振回路は、制御端子１３の論理低
信号、即ち論理０信号によってイネーブルされる。この
信号は反転されて、ＭＯＳトランジスタ１５をオンにす
る。従って、該トランジスタ１５のドレイン、即ちノー
ド２９は、実質的に、２つの電源のうちの低い方の第２
電源の電圧、即ちグランド電圧となる。分割回路網の各
々からノード２７及び２８に各々電圧が発生される。こ
れらノード電圧はどちらも正の電源ＶCCの増加と共に上
昇する。電源電圧の増加に伴い、シャントトランジスタ
２３のゲート（ノード２７）の電圧及びドレイン（ノー
ド２８）の電圧が上昇する。それ故、トランジスタ２３
に流れる電流も増加する。ＭＯＳトランジスタ２３は、
ＶCCが上昇するときに該トランジスタ２３の電流増加が
抵抗２６の電流増加に等しくなるように設計されてい
る。ＮＭＯＳトランジスタ２３は、抵抗２６の増加する
電流をシャントするので、抵抗２４及び２５には一定の
電流が流れる。従って、２つの抵抗２４及び２５に流れ
る電流は電源の変動に係わりなく一定であるから、ノー
ド２８の電圧は、実質的にグランド電圧であるノード２
９に対して一定である。従って、ノード２８には一定の
電圧が発生される。
信号、即ち論理０信号によってイネーブルされる。この
信号は反転されて、ＭＯＳトランジスタ１５をオンにす
る。従って、該トランジスタ１５のドレイン、即ちノー
ド２９は、実質的に、２つの電源のうちの低い方の第２
電源の電圧、即ちグランド電圧となる。分割回路網の各
々からノード２７及び２８に各々電圧が発生される。こ
れらノード電圧はどちらも正の電源ＶCCの増加と共に上
昇する。電源電圧の増加に伴い、シャントトランジスタ
２３のゲート（ノード２７）の電圧及びドレイン（ノー
ド２８）の電圧が上昇する。それ故、トランジスタ２３
に流れる電流も増加する。ＭＯＳトランジスタ２３は、
ＶCCが上昇するときに該トランジスタ２３の電流増加が
抵抗２６の電流増加に等しくなるように設計されてい
る。ＮＭＯＳトランジスタ２３は、抵抗２６の増加する
電流をシャントするので、抵抗２４及び２５には一定の
電流が流れる。従って、２つの抵抗２４及び２５に流れ
る電流は電源の変動に係わりなく一定であるから、ノー
ド２８の電圧は、実質的にグランド電圧であるノード２
９に対して一定である。従って、ノード２８には一定の
電圧が発生される。
【００１４】又、抵抗及びトランジスタの電流は負の温
度係数を有するので、この電圧は実質的に温度補償され
ることに注意されたい。従って、両回路網の電流は、温
度の変動に対して同様に追従する。
度係数を有するので、この電圧は実質的に温度補償され
ることに注意されたい。従って、両回路網の電流は、温
度の変動に対して同様に追従する。
【００１５】ブロック２０からの一定電圧は、電流ミラ
ーブロック３０に一定電流を発生するのに使用される。
ブロック３０は入力トランジスタ３１を有し、そのソー
スはノード２９に接続されそしてそのゲートはブロック
２０のノード２８に接続される。このＮＭＯＳトランジ
スタ３１のドレインは、ＰＭＯＳトランジスタ３２に接
続され、該トランジスタはダイオードの形態で接続され
ている。このＰＭＯＳトランジスタ３２は、そのソース
が正の電源に接続され、そしてそのゲート及びドレイン
がＰＭＯＳトランジスタ３３のドレイン及びＰＭＯＳト
ランジスタ３４及び３５のゲートに共通接続されてい
る。ＰＭＯＳトランジスタ３３ないし３５のソースは、
正の電源に接続されている。ＰＭＯＳトランジスタ３４
及び３５のドレインは、ＰＭＯＳトランジスタ６２及び
ＮＭＯＳトランジスタ６１の２つのトランジスタの形態
のスイッチ６０に接続され、このスイッチは、容量性エ
レメント５０の充電及び放電動作を制御する。
ーブロック３０に一定電流を発生するのに使用される。
ブロック３０は入力トランジスタ３１を有し、そのソー
スはノード２９に接続されそしてそのゲートはブロック
２０のノード２８に接続される。このＮＭＯＳトランジ
スタ３１のドレインは、ＰＭＯＳトランジスタ３２に接
続され、該トランジスタはダイオードの形態で接続され
ている。このＰＭＯＳトランジスタ３２は、そのソース
が正の電源に接続され、そしてそのゲート及びドレイン
がＰＭＯＳトランジスタ３３のドレイン及びＰＭＯＳト
ランジスタ３４及び３５のゲートに共通接続されてい
る。ＰＭＯＳトランジスタ３３ないし３５のソースは、
正の電源に接続されている。ＰＭＯＳトランジスタ３４
及び３５のドレインは、ＰＭＯＳトランジスタ６２及び
ＮＭＯＳトランジスタ６１の２つのトランジスタの形態
のスイッチ６０に接続され、このスイッチは、容量性エ
レメント５０の充電及び放電動作を制御する。
【００１６】又、電流ミラーブロック３０にはＮＭＯＳ
トランジスタ３６及び３７もあり、それらのゲートは入
力トランジスタ３１のゲートに接続されている。ＮＭＯ
Ｓトランジスタ３６及び３７は、それらのソースがグラ
ンドレベルの第２電源に接続されそしてそれらのドレイ
ンが、トランジスタ６１及び６２によって形成されたス
イッチ６０に接続される。
トランジスタ３６及び３７もあり、それらのゲートは入
力トランジスタ３１のゲートに接続されている。ＮＭＯ
Ｓトランジスタ３６及び３７は、それらのソースがグラ
ンドレベルの第２電源に接続されそしてそれらのドレイ
ンが、トランジスタ６１及び６２によって形成されたス
イッチ６０に接続される。
【００１７】入力トランジスタ３１は、そのゲートがノ
ード２８に接続されそしてそのソースがノード２９に接
続され、トランジスタ３１のＶGSが一定になっている。
トランジスタ３１及び直列接続のトランジスタ３２を介
して一定電流Ｉref が発生される。ＰＭＯＳトランジス
タ３４（及びＰＭＯＳトランジスタ３５）は、ＰＭＯＳ
トランジスタ３２に対し電流ミラー形態で接続される。
従って、ＰＭＯＳトランジスタ３４及び３５にも基準電
流が発生される。同様に、ノード２９は実質的にグラン
ドレベルであるから、ＮＭＯＳトランジスタ３７（及び
ＮＭＯＳトランジスタ３６）は、トランジスタ３１の電
流ミラーである。従って、ＮＭＯＳトランジスタ３７及
び３６に基準電流が発生される。これらの基準電流ＩC
及びＩDは、２つのスイッチングトランジスタ６１及び
６２の動作により容量性エレメント５０を各々充電及び
放電する。
ード２８に接続されそしてそのソースがノード２９に接
続され、トランジスタ３１のＶGSが一定になっている。
トランジスタ３１及び直列接続のトランジスタ３２を介
して一定電流Ｉref が発生される。ＰＭＯＳトランジス
タ３４（及びＰＭＯＳトランジスタ３５）は、ＰＭＯＳ
トランジスタ３２に対し電流ミラー形態で接続される。
従って、ＰＭＯＳトランジスタ３４及び３５にも基準電
流が発生される。同様に、ノード２９は実質的にグラン
ドレベルであるから、ＮＭＯＳトランジスタ３７（及び
ＮＭＯＳトランジスタ３６）は、トランジスタ３１の電
流ミラーである。従って、ＮＭＯＳトランジスタ３７及
び３６に基準電流が発生される。これらの基準電流ＩC
及びＩDは、２つのスイッチングトランジスタ６１及び
６２の動作により容量性エレメント５０を各々充電及び
放電する。
【００１８】２つのトランジスタ６１及び６２はキャパ
シタエレメント５０のゲートに共通接続され、該エレメ
ント５０は、ソース及びドレインが接地されたキャパシ
タ構成トランジスタの形態である。ＰＭＯＳトランジス
タ６２のソースは、ＰＭＯＳトランジスタ３４のドレイ
ンに接続されると共に、ＰＭＯＳトランジスタ３８を経
てＰＭＯＳトランジスタ３５のドレインに接続される。
ＮＭＯＳトランジスタ６１のソースは、ＮＭＯＳトラン
ジスタ３７のドレインに接続されると共に、ＮＭＯＳト
ランジスタ３９を経てＮＭＯＳトランジスタ３６のドレ
インに接続される。
シタエレメント５０のゲートに共通接続され、該エレメ
ント５０は、ソース及びドレインが接地されたキャパシ
タ構成トランジスタの形態である。ＰＭＯＳトランジス
タ６２のソースは、ＰＭＯＳトランジスタ３４のドレイ
ンに接続されると共に、ＰＭＯＳトランジスタ３８を経
てＰＭＯＳトランジスタ３５のドレインに接続される。
ＮＭＯＳトランジスタ６１のソースは、ＮＭＯＳトラン
ジスタ３７のドレインに接続されると共に、ＮＭＯＳト
ランジスタ３９を経てＮＭＯＳトランジスタ３６のドレ
インに接続される。
【００１９】キャパシタ構成のトランジスタ５０のゲー
トは、シュミットトリガー回路４０の入力ノード５１に
も接続される。シュミットトリガー回路４０のトランジ
スタ４１ないし４６は、このような回路の典型的な構成
である。トランジスタ４１ないし４４は、正の電源とグ
ランドとの間に直列に接続されている。ＮＭＯＳトラン
ジスタ４１はそのソースが接地されそしてそのドレイン
がＮＭＯＳトランジスタ４２のソースに接続され、該ト
ランジスタ４２はそのドレインがＰＭＯＳトランジスタ
４３のドレインに接続されている。ＰＭＯＳトランジス
タ４３はそのソースがＰＭＯＳトランジスタ４４のドレ
インに接続され、該トランジスタのソースは正の電源Ｖ
CCに接続されている。４つのトランジスタ４１ないし４
４の全てのゲートはシュミットトリガー回路４０の入力
ノード５１及びキャパシタエレメント５０のゲートに接
続されている。ＮＭＯＳトランジスタ４５はそのソース
がＮＭＯＳトランジスタ４１のドレインとＮＭＯＳトラ
ンジスタ４２のソースとに接続され、一方、そのドレイ
ンが電源電圧ＶCCに接続されている。ＰＭＯＳトランジ
スタ４６はそのソースがＰＭＯＳトランジスタ４４及び
４３のドレイン及びソースに各々接続されている。ＰＭ
ＯＳトランジスタ４６のドレインは接地されている。Ｎ
ＭＯＳトランジスタ４５及びＰＭＯＳトランジスタ４６
のゲートは、ＮＭＯＳトランジスタ４２及びＰＭＯＳト
ランジスタ４３のドレインによって形成されたシュミッ
トトリガーの出力ノードに共通接続される。
トは、シュミットトリガー回路４０の入力ノード５１に
も接続される。シュミットトリガー回路４０のトランジ
スタ４１ないし４６は、このような回路の典型的な構成
である。トランジスタ４１ないし４４は、正の電源とグ
ランドとの間に直列に接続されている。ＮＭＯＳトラン
ジスタ４１はそのソースが接地されそしてそのドレイン
がＮＭＯＳトランジスタ４２のソースに接続され、該ト
ランジスタ４２はそのドレインがＰＭＯＳトランジスタ
４３のドレインに接続されている。ＰＭＯＳトランジス
タ４３はそのソースがＰＭＯＳトランジスタ４４のドレ
インに接続され、該トランジスタのソースは正の電源Ｖ
CCに接続されている。４つのトランジスタ４１ないし４
４の全てのゲートはシュミットトリガー回路４０の入力
ノード５１及びキャパシタエレメント５０のゲートに接
続されている。ＮＭＯＳトランジスタ４５はそのソース
がＮＭＯＳトランジスタ４１のドレインとＮＭＯＳトラ
ンジスタ４２のソースとに接続され、一方、そのドレイ
ンが電源電圧ＶCCに接続されている。ＰＭＯＳトランジ
スタ４６はそのソースがＰＭＯＳトランジスタ４４及び
４３のドレイン及びソースに各々接続されている。ＰＭ
ＯＳトランジスタ４６のドレインは接地されている。Ｎ
ＭＯＳトランジスタ４５及びＰＭＯＳトランジスタ４６
のゲートは、ＮＭＯＳトランジスタ４２及びＰＭＯＳト
ランジスタ４３のドレインによって形成されたシュミッ
トトリガーの出力ノードに共通接続される。
【００２０】回路４０の残り部分は、トランジスタ４２
及び４３の共通のドレインからのスイッチング信号の極
性を効果的に反転するための適当なサイズのトランジス
タを伴うインバータ４７である。回路４０の出力ノード
４８から、２つの直列接続されたインバータ５１及び５
２が端子１９の出力信号に対して更に別のバッファを構
成する。
及び４３の共通のドレインからのスイッチング信号の極
性を効果的に反転するための適当なサイズのトランジス
タを伴うインバータ４７である。回路４０の出力ノード
４８から、２つの直列接続されたインバータ５１及び５
２が端子１９の出力信号に対して更に別のバッファを構
成する。
【００２１】シュミットトリガー回路について予想され
るように、この回路は、入力信号が論理０から論理１へ
上昇するときは入力トリップ電圧Ｖ１に、そして入力電
圧が論理１から論理０に下降するときはＶ２に正確に切
り換わる。このトリップ電圧Ｖ１とＶ２の関係は、次の
式で与えられる。 Ｖ１＝（１／Ｃ50）＊ＩC ＊Ｔ１ Ｖ２＝（１／Ｃ50）＊ＩD ＊Ｔ２ 但し、Ｔ２は、キャパシタエレメント５０をＶ１からＶ
２まで充電するに要する時間であり、そしてＴ１はキャ
パシタＣ50をＶ２からＶ１まで放電するに要する時間で
ある。基準電流ＩC 及びＩD はエレメント５０のキャパ
シタンスと共に固定であるから、Ｔ１及びＴ２も固定で
ある。シュミットトリガー回路４０は正確な周期でスイ
ッチする。
るように、この回路は、入力信号が論理０から論理１へ
上昇するときは入力トリップ電圧Ｖ１に、そして入力電
圧が論理１から論理０に下降するときはＶ２に正確に切
り換わる。このトリップ電圧Ｖ１とＶ２の関係は、次の
式で与えられる。 Ｖ１＝（１／Ｃ50）＊ＩC ＊Ｔ１ Ｖ２＝（１／Ｃ50）＊ＩD ＊Ｔ２ 但し、Ｔ２は、キャパシタエレメント５０をＶ１からＶ
２まで充電するに要する時間であり、そしてＴ１はキャ
パシタＣ50をＶ２からＶ１まで放電するに要する時間で
ある。基準電流ＩC 及びＩD はエレメント５０のキャパ
シタンスと共に固定であるから、Ｔ１及びＴ２も固定で
ある。シュミットトリガー回路４０は正確な周期でスイ
ッチする。
【００２２】図４は、発振回路の種々のノードに現れる
信号のタイミングを示す図である。Ｔ２時間の後に、キ
ャパシタ５０が充電されて、シュミットトリガー回路４
０がその出力を論理０から論理１へ切り換えるようにさ
せる。これは、トランジスタ６１をオンにしそしてトラ
ンジスタ６２をオフにする。ノード５１はＶ１に向かっ
て下降し、そこで、ノード４８はＴ２時間の後に論理１
から論理０へスイッチする。キャパシタンスエレメント
は電流ＩD によって放電される。これはスイッチングト
ランジスタ６２をオンにし、キャパシタ５０がＴ１時間
の後に電流ＩCにより充電されるようにする。シュミッ
トトリガーの出力ノード４８は論理１から論理０へ変化
し、発振サイクルが続く。ＩC 及びＩD は異なる大きさ
をもつものとして示されたが、一般に電流の大きさは同
じであることに注意されたい。
信号のタイミングを示す図である。Ｔ２時間の後に、キ
ャパシタ５０が充電されて、シュミットトリガー回路４
０がその出力を論理０から論理１へ切り換えるようにさ
せる。これは、トランジスタ６１をオンにしそしてトラ
ンジスタ６２をオフにする。ノード５１はＶ１に向かっ
て下降し、そこで、ノード４８はＴ２時間の後に論理１
から論理０へスイッチする。キャパシタンスエレメント
は電流ＩD によって放電される。これはスイッチングト
ランジスタ６２をオンにし、キャパシタ５０がＴ１時間
の後に電流ＩCにより充電されるようにする。シュミッ
トトリガーの出力ノード４８は論理１から論理０へ変化
し、発振サイクルが続く。ＩC 及びＩD は異なる大きさ
をもつものとして示されたが、一般に電流の大きさは同
じであることに注意されたい。
【００２３】上記回路には少数のインバータしか含まれ
ないことにより、発振の周期は電源の変動を比較的免れ
るものである。更に、この発振回路は、５０ないし１０
０段の従来のリング発振器よりも集積回路上の占有空間
が著しく少ない。
ないことにより、発振の周期は電源の変動を比較的免れ
るものである。更に、この発振回路は、５０ないし１０
０段の従来のリング発振器よりも集積回路上の占有空間
が著しく少ない。
【００２４】前記で指摘したように、制御端子１３は、
発振回路の機能をイネーブル及びディスエイブルする。
端子１３の信号が論理１即ち高レベルの場合は、発振回
路がディスエイブルされる。ブロック２０のノード２９
はグランドから減結合され、シュミットトリガーの入力
ノード５１が接地される。論理０信号は発振回路をイネ
ーブルする。
発振回路の機能をイネーブル及びディスエイブルする。
端子１３の信号が論理１即ち高レベルの場合は、発振回
路がディスエイブルされる。ブロック２０のノード２９
はグランドから減結合され、シュミットトリガーの入力
ノード５１が接地される。論理０信号は発振回路をイネ
ーブルする。
【００２５】制御端子１８は、発振回路の発振周波数を
増加させるものである。この端子１８は、ＰＭＯＳトラ
ンジスタ３８のゲート（インバータ１７を経て）に接続
されると共に、ＮＭＯＳトランジスタ３９のゲートに接
続される。端子１８の信号が論理１のときは、両トラン
ジスタ３８及び３９がオンにされる。これは、基準電流
ＩC に対しＰＭＯＳトランジスタ３５によって追加の電
流ソースを与えると共に、基準電流ＩD に対しＮＭＯＳ
トランジスタ３６によって追加の電流シンクを与える。
トランジスタ３５及び３６（そして３８及び３９）のサ
イズに基づいてこれら基準電流ＩC 及びＩD は選択され
た量だけ増加される。Ｔ１及びＴ２は、これらの量だけ
短くなる。
増加させるものである。この端子１８は、ＰＭＯＳトラ
ンジスタ３８のゲート（インバータ１７を経て）に接続
されると共に、ＮＭＯＳトランジスタ３９のゲートに接
続される。端子１８の信号が論理１のときは、両トラン
ジスタ３８及び３９がオンにされる。これは、基準電流
ＩC に対しＰＭＯＳトランジスタ３５によって追加の電
流ソースを与えると共に、基準電流ＩD に対しＮＭＯＳ
トランジスタ３６によって追加の電流シンクを与える。
トランジスタ３５及び３６（そして３８及び３９）のサ
イズに基づいてこれら基準電流ＩC 及びＩD は選択され
た量だけ増加される。Ｔ１及びＴ２は、これらの量だけ
短くなる。
【００２６】以上、本発明の好ましい実施例を詳細に説
明したが、本発明の範囲内で種々の変更、修正及び等効
物が明らかであろう。又、上記実施例に適当な変更を行
うことにより本発明を等しく適用できることも明らかで
あろう。従って、上記説明は本発明を限定するものでは
なく、本発明は特許請求の範囲のみによって限定される
ものとする。
明したが、本発明の範囲内で種々の変更、修正及び等効
物が明らかであろう。又、上記実施例に適当な変更を行
うことにより本発明を等しく適用できることも明らかで
あろう。従って、上記説明は本発明を限定するものでは
なく、本発明は特許請求の範囲のみによって限定される
ものとする。
【図１】公知のリング発振器を示す図である。
【図２】本発明によるＭＯＳ発振回路のブロック図であ
る。
る。
【図３】本発明の一実施例による発振回路の詳細な回路
図である。
図である。
【図４】図３に示す回路の種々のノードに現れる信号を
示したタイミング図である。
示したタイミング図である。
１３、１８ 制御端子 １９ 出力端子 ２０ 一定電圧発生ブロック ３０ 電流ミラーブロック ４０ シュミットトリガーブロック ５０ キャパシタエレメント ６０ スイッチ
Claims (10)
- 【請求項１】 第１電源と第２電源との間に接続された
ＭＯＳ発振回路において、 上記第１及び第２電源に接続されていて２つの基準電流
を発生する手段と、 容量性手段と、 制御ノードを有していて、上記容量性手段を上記基準電
流発生手段に接続し、上記容量性手段が上記制御ノード
上の信号に応答して上記２つの基準電流により各々交互
に充電及び放電されるようにするスイッチング手段と、 入力端子が上記容量性手段に接続されそして出力端子が
上記制御端子に接続されたシュミットトリガーとを具備
し、 上記電源の変動には実質的に係わりなく上記出力端子に
発振信号が発生されることを特徴とするＭＯＳ発振回
路。 - 【請求項２】 上記第１及び第２電源に接続されていて
基準電圧を発生するための手段を更に具備し、上記基準
電流発生手段は、該基準電圧に応答して上記基準電流を
発生する請求項１に記載のＭＯＳ発振回路。 - 【請求項３】 上記基準電流発生手段は、 第１及び第２のＭＯＳトランジスタを備え、各トランジ
スタは、第１及び第２のソース／ドレインと、ゲートと
を有しており、上記第１のＭＯＳトランジスタの第１ソ
ース／ドレインは上記第１電源に接続され、上記第２Ｍ
ＯＳトランジスタの第１ソース／ドレインは上記第２電
源に接続されそしてその第２ソース／ドレインは上記第
１ＭＯＳトランジスタの第２ソース／ドレインに接続さ
れ、一方の上記ＭＯＳトランジスタのゲートは上記基準
電圧発生手段に接続され、他方の上記ＭＯＳトランジス
タのゲートはそのドレインに接続され、 更に、第３のＭＯＳトランジスタも具備し、その第１ソ
ース／ドレインは上記第１電源に接続され、そのゲート
は上記第１ＭＯＳトランジスタの上記ゲートに接続さ
れ、そしてその第２ソース／ドレインは、第１基準電流
ソースを構成する第１出力ノードを形成し、そして更
に、第４のＭＯＳトランジスタも具備し、その第１ソー
ス／ドレインは上記第２電源に接続され、そのゲートは
上記第２ＭＯＳトランジスタの上記ゲートに接続され、
そしてその第２ソース／ドレインは、第２基準電流シン
クを構成する第２出力ノードを形成する請求項２に記載
のＭＯＳ発振回路。 - 【請求項４】 上記第１及び第３ＭＯＳトランジスタ
は、ＰＭＯＳトランジスタより成り、そして上記第２及
び第４ＭＯＳトランジスタは、ＮＭＯＳトランジスタよ
り成る請求項３に記載のＭＯＳ発振回路。 - 【請求項５】 上記基準電流発生手段は、更に、 第５のＭＯＳトランジスタを備え、その第１ソース／ド
レインは上記第１電源に接続され、そのゲートは上記第
１ＭＯＳトランジスタの上記ゲートに接続されそしてそ
の第２ソース／ドレインは第１結合トランジスタを介し
て上記第１出力ノードに接続され、該第１結合トランジ
スタは制御端子の信号に応答し、これにより、上記第５
のＭＯＳトランジスタは、上記制御端子の信号に応答し
て増加された第１基準電流ソースを構成し、上記発振信
号の周波数を高める請求項３に記載のＭＯＳ発振回路。 - 【請求項６】 上記基準電流発生手段は、更に、 第６のＭＯＳトランジスタを備え、その第１ソース／ド
レインは上記第２電源に接続され、そのゲートは上記第
２ＭＯＳトランジスタの上記ゲートに接続されそしてそ
の第２ソース／ドレインは第２結合トランジスタを介し
て上記第２出力ノードに接続され、該第２結合トランジ
スタは制御端子の信号に応答し、これにより、上記第６
のＭＯＳトランジスタは、上記制御端子の信号に応答し
て増加された第２基準電流シンクを構成し、上記発振信
号の周波数を高める請求項３に記載のＭＯＳ発振回路。 - 【請求項７】 上記２つの基準電流の各々は電流の大き
さを有し、これらの電流の大きさは等しい請求項１に記
載のＭＯＳ発振回路。 - 【請求項８】 上記容量性手段はＭＯＳトランジスタよ
り成る請求項１に記載のＭＯＳ発振回路。 - 【請求項９】 上記基準電流発生手段は、 第１及び第２の出力ノードを備え、その第１出力ノード
は第１基準電流の電流ソースとして働き、その第２出力
ノードは第２基準電流の電流シンクとして働きそして上
記スイッチング手段は、 第１及び第２のＭＯＳトランジスタを備え、各ＭＯＳト
ランジスタは、第１及び第２のソース／ドレインと、ゲ
ートとを有し、上記第１ＭＯＳトランジスタはその第１
ソース／ドレインが上記第１出力ノードに接続されると
共にその第２ソース／ドレインが上記上記容量性手段に
接続され、更に、上記第２ＭＯＳトランジスタはその第
１ソース／ドレインが上記第２出力ノードに接続される
と共にその第２ソース／ドレインが上記上記容量性手段
に接続され、そしてゲートが上記制御端子に対し上記第
１ＭＯＳトランジスタのゲートに共通接続される請求項
１に記載のＭＯＳ発振回路。 - 【請求項１０】 上記第１ＭＯＳトランジスタは、ＰＭ
ＯＳトランジスタより成り、そして上記第２ＭＯＳトラ
ンジスタは、ＮＭＯＳトランジスタより成る請求項９に
記載のＭＯＳ発振回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/933261 | 1992-08-19 | ||
| US07/933,261 US5319323A (en) | 1992-08-19 | 1992-08-19 | Power supply compensated MOS Schmitt trigger oscillator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06343024A true JPH06343024A (ja) | 1994-12-13 |
| JP3594631B2 JP3594631B2 (ja) | 2004-12-02 |
Family
ID=25463642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20076093A Expired - Fee Related JP3594631B2 (ja) | 1992-08-19 | 1993-08-12 | 電源に対して補償されたｍｏｓ発振回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5319323A (ja) |
| JP (1) | JP3594631B2 (ja) |
| KR (1) | KR970005824B1 (ja) |
| DE (1) | DE4326135B4 (ja) |
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