JPH06343045A - レール・ツー・レール基準電圧範囲および入力電圧範囲を備えた高精度アナログ／デジタル変換器 - Google Patents
レール・ツー・レール基準電圧範囲および入力電圧範囲を備えた高精度アナログ／デジタル変換器Info
- Publication number
- JPH06343045A JPH06343045A JP3166209A JP16620991A JPH06343045A JP H06343045 A JPH06343045 A JP H06343045A JP 3166209 A JP3166209 A JP 3166209A JP 16620991 A JP16620991 A JP 16620991A JP H06343045 A JPH06343045 A JP H06343045A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- analog
- signal
- comparator
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000000295 complement effect Effects 0.000 abstract description 2
- 239000003990 capacitor Substances 0.000 description 68
- 238000010586 diagram Methods 0.000 description 19
- 238000005070 sampling Methods 0.000 description 9
- 230000008878 coupling Effects 0.000 description 8
- 238000010168 coupling process Methods 0.000 description 8
- 238000005859 coupling reaction Methods 0.000 description 8
- 230000004044 response Effects 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 239000007787 solid Substances 0.000 description 3
- 238000010276 construction Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 101100067427 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) FUS3 gene Proteins 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
- H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
- H03M1/468—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors in which the input S/H circuit is merged with the feedback DAC array
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
- H03M1/687—Segmented, i.e. the more significant bit converter being of the unary decoded type and the less significant bit converter being of the binary weighted type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/76—Simultaneous conversion using switching tree
- H03M1/765—Simultaneous conversion using switching tree using a single level of switches which are controlled by unary decoded digital signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/80—Simultaneous conversion using weighted impedances
- H03M1/802—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices
- H03M1/804—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices with charge redistribution
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 レール・ツー・レール入力基準値および入力
電圧の範囲を許容できるアナログ／デジタル変換器を与
える。 【構成】 本変換器は１０ビット２進数を発生する逐次
近似制御論理回路と、制御論理回路の１０ビット２進出
力を既知アナログ電圧に変換する抵抗ストリングおよび
重み付きキャパシタアレーを有するデジタルアナログ変
換器（ＤＡＣ）と、ＤＡＣの出力をＤＡＣ抵抗ストリン
グの中点タップから与えられる基準電圧に比較するアナ
ログ比較器とを含む。ＡＤＣへの未知アナログ電圧入力
および基準電圧はキャパシタアレーに与えられ、このア
レーを（基準電圧ー未知アナログ電圧）にに充電する。
それゆえＤＡＣの出力は既知アナログ電圧＋基準電圧ー
未知アナログ電圧に等しくなる。
電圧の範囲を許容できるアナログ／デジタル変換器を与
える。 【構成】 本変換器は１０ビット２進数を発生する逐次
近似制御論理回路と、制御論理回路の１０ビット２進出
力を既知アナログ電圧に変換する抵抗ストリングおよび
重み付きキャパシタアレーを有するデジタルアナログ変
換器（ＤＡＣ）と、ＤＡＣの出力をＤＡＣ抵抗ストリン
グの中点タップから与えられる基準電圧に比較するアナ
ログ比較器とを含む。ＡＤＣへの未知アナログ電圧入力
および基準電圧はキャパシタアレーに与えられ、このア
レーを（基準電圧ー未知アナログ電圧）にに充電する。
それゆえＤＡＣの出力は既知アナログ電圧＋基準電圧ー
未知アナログ電圧に等しくなる。
Description
【０００１】
【産業上の利用分野】本発明はアナログ／デジタル変換
器に関し、特に抵抗ストリングとキャパシタアレーとを
含む逐次近似アナログ／デジタル変換器に関する。
器に関し、特に抵抗ストリングとキャパシタアレーとを
含む逐次近似アナログ／デジタル変換器に関する。
【０００２】
【従来の技術】アナログからデジタルへの変換（以下、
アナログ／デジタル変換と言う）はデジタルシステム処
理を行なうのに際しアナログ信号をデジタル形に変換す
る必要がある場合に使用される。先行技術の１０ビット
逐次近似アナログ／デジタル変換器（ＡＤＣ）の略線図
が図１および図２に示されている。このＡＤＣはその三
つの主要な要素として制御論理回路１０１とデジタルか
らアナログへの変換器（以下、デジタル／アナログ変換
器またはＤＡＣという）１０３と、アナログ比較器１０
５とを含む。ＤＡＣ１０３は４ビット２進値をアナログ
値に変換するための抵抗器Ｒ１０１ないしＲ１１６と、
６ビット２進値をアナログ値に変換するためのキャパシ
タＣ１０１ないしＣ１０７を含んだ重み付きキャパシタ
アレー（キャパシタの横並び列）とを含む。スイッチＳ
１０１ないしＳ１２５は、任意の１０ビット２進値がア
ナログ値に変換できるように、しかもその１０ビット２
進値の最上位４ビットがこの抵抗ストリング（ひも状列
の抵抗）によって変換され、残りの６ビットがキャパシ
タアレーによって変換されるように、制御される。
アナログ／デジタル変換と言う）はデジタルシステム処
理を行なうのに際しアナログ信号をデジタル形に変換す
る必要がある場合に使用される。先行技術の１０ビット
逐次近似アナログ／デジタル変換器（ＡＤＣ）の略線図
が図１および図２に示されている。このＡＤＣはその三
つの主要な要素として制御論理回路１０１とデジタルか
らアナログへの変換器（以下、デジタル／アナログ変換
器またはＤＡＣという）１０３と、アナログ比較器１０
５とを含む。ＤＡＣ１０３は４ビット２進値をアナログ
値に変換するための抵抗器Ｒ１０１ないしＲ１１６と、
６ビット２進値をアナログ値に変換するためのキャパシ
タＣ１０１ないしＣ１０７を含んだ重み付きキャパシタ
アレー（キャパシタの横並び列）とを含む。スイッチＳ
１０１ないしＳ１２５は、任意の１０ビット２進値がア
ナログ値に変換できるように、しかもその１０ビット２
進値の最上位４ビットがこの抵抗ストリング（ひも状列
の抵抗）によって変換され、残りの６ビットがキャパシ
タアレーによって変換されるように、制御される。
【０００３】この変換器の動作は以下の通りである。ス
イッチＳ１１８を開放し、スイッチＳ１２６を閉じ、ス
イッチＳ１２０ないしＳ１２５を「２」位置に設定し、
Ｓ１１９を「３」位置にしてキャパシタＣ１０１ないし
Ｃ１０７はその下部電極が変換すべき未知アナログ電圧
（ＶＩＮ）を標本採取し、かつこれを保持するように接
続される。スイッチＳ１２６を開放した後、逐次近似に
よる抵抗ストリングの引き出し線間で探索が行なわれ
て、保持された未知アナログ電圧が存在する電圧区分が
発見される。この探索の間、比較器が未知アナログ電圧
を配置した電圧領域を、変換器が順次に半分に分割して
行く。その後この区分を確定している抵抗の両端をバス
１１８および１１９に接続するようにスイッチＳ１０１
ないしＳ１１９を設定し、キャパシタの下部電極が逐次
近似シーケンスにしたがって切り替えられる。この切り
替え（スイッチング）はキャパシタの上部電極の電位、
すなわち比較器１０５に与えられる電位、が接地電位に
等しくなるまで行なわれる。
イッチＳ１１８を開放し、スイッチＳ１２６を閉じ、ス
イッチＳ１２０ないしＳ１２５を「２」位置に設定し、
Ｓ１１９を「３」位置にしてキャパシタＣ１０１ないし
Ｃ１０７はその下部電極が変換すべき未知アナログ電圧
（ＶＩＮ）を標本採取し、かつこれを保持するように接
続される。スイッチＳ１２６を開放した後、逐次近似に
よる抵抗ストリングの引き出し線間で探索が行なわれ
て、保持された未知アナログ電圧が存在する電圧区分が
発見される。この探索の間、比較器が未知アナログ電圧
を配置した電圧領域を、変換器が順次に半分に分割して
行く。その後この区分を確定している抵抗の両端をバス
１１８および１１９に接続するようにスイッチＳ１０１
ないしＳ１１９を設定し、キャパシタの下部電極が逐次
近似シーケンスにしたがって切り替えられる。この切り
替え（スイッチング）はキャパシタの上部電極の電位、
すなわち比較器１０５に与えられる電位、が接地電位に
等しくなるまで行なわれる。
【０００４】以下に述べる例はこの変換器の動作を理解
するために示すものである。ＶＲＥＦが１６ボルトで未
知アナログ電圧ＶＩＮが７.８ボルトに等しいと仮定す
る。ＶＲＥＦが１６ボルトに等しいので、各抵抗器Ｒ１
０１ないしＲ１１６における電圧降下は１ボルトであ
る。逐次近似探索を始める前にキャパシタＣ１０１ない
しＣ１０７は前節に述べた手続きにしたがって-７.８ボ
ルト（これは下部電極に対する上部電極の電位）に充電
される。
するために示すものである。ＶＲＥＦが１６ボルトで未
知アナログ電圧ＶＩＮが７.８ボルトに等しいと仮定す
る。ＶＲＥＦが１６ボルトに等しいので、各抵抗器Ｒ１
０１ないしＲ１１６における電圧降下は１ボルトであ
る。逐次近似探索を始める前にキャパシタＣ１０１ない
しＣ１０７は前節に述べた手続きにしたがって-７.８ボ
ルト（これは下部電極に対する上部電極の電位）に充電
される。
【０００５】逐次近似探索のステップは以下のとおりで
ある。各ステップは１クロックサイクルを要する。探索
はスイッチＳ１２０ないしＳ１２５を各「２」位置に
し、スイッチＳ１０８を閉じ、スイッチＳ１１９を
「２」位置にして開始される。従ってキャパシタアレー
の下部電極の電位は８ボルト（この電圧値は２進値にす
ると１０００００００００となるアナログ等価値であ
る）に設定される。そして比較器１０５の負入力端に与
えられる上部電極の電位は０.２ボルトである。この比
較器出力は、ＶＩＮが８ボルト以下であることを示すの
で、次の探索ステップの間、スイッチＳ１０８が開か
れ、スイッチＳ１０４が閉じられ、キャパシタ下部電極
には４ボルトの電位が与えられる。上部電極の電位はこ
のときー０.３ボルトである。この比較器出力はＶＩＮ
が４ボルトより大きいことを示す。３回目の探索ステッ
プの期間、スイッチＳ１０４が開かれ、スイッチＳ１０
６が閉じられ、キャパシタアレーの下部電極に６ボルト
が与えられ、上部電極にはー０.８ボルトが与えられ
る。４回目の探索はスイッチＳ１０７を閉じ、スイッチ
Ｓ１１９を位置「１」に設定することによりキャパシタ
の下部電極に７ボルトを与える。上部電極電位はー０.
８ボルトとなる。従って４クロックサイクルの後、この
未知アナログ電圧ＶＩＮは７ボルトと８ボルトの間にあ
ると決定される。
ある。各ステップは１クロックサイクルを要する。探索
はスイッチＳ１２０ないしＳ１２５を各「２」位置に
し、スイッチＳ１０８を閉じ、スイッチＳ１１９を
「２」位置にして開始される。従ってキャパシタアレー
の下部電極の電位は８ボルト（この電圧値は２進値にす
ると１０００００００００となるアナログ等価値であ
る）に設定される。そして比較器１０５の負入力端に与
えられる上部電極の電位は０.２ボルトである。この比
較器出力は、ＶＩＮが８ボルト以下であることを示すの
で、次の探索ステップの間、スイッチＳ１０８が開か
れ、スイッチＳ１０４が閉じられ、キャパシタ下部電極
には４ボルトの電位が与えられる。上部電極の電位はこ
のときー０.３ボルトである。この比較器出力はＶＩＮ
が４ボルトより大きいことを示す。３回目の探索ステッ
プの期間、スイッチＳ１０４が開かれ、スイッチＳ１０
６が閉じられ、キャパシタアレーの下部電極に６ボルト
が与えられ、上部電極にはー０.８ボルトが与えられ
る。４回目の探索はスイッチＳ１０７を閉じ、スイッチ
Ｓ１１９を位置「１」に設定することによりキャパシタ
の下部電極に７ボルトを与える。上部電極電位はー０.
８ボルトとなる。従って４クロックサイクルの後、この
未知アナログ電圧ＶＩＮは７ボルトと８ボルトの間にあ
ると決定される。
【０００６】キャパシタＣ１０１ないしＣ１０７の間の
探索が開始されると、スイッチＳ１０７およびＳ１０８
が閉じられ、バス１１９に７ボルトを与えると共にバス
１１８に８ボルトを与えるようにスイッチＳ１１８とＳ
１１９が設定され、スイッチＳ１２０ないしＳ１２４が
各「２」位置に設定され、スイッチＳ１２５は位置
「１」に設定される。これらのキャパシタ間に電荷の再
配分が行なわれた後、これらキャパシタの上部電極の電
位は -０.３ボルトとなる。６回目の探索ではスイッチ
Ｓ１２５およびＳ１２４が位置「１」に設定される。キ
ャパシタアレーの上部電極の電位は -０.０５ボルトに
等しくなる。全部で１０回の探索ステップが下記の表に
示すように行なわれる。ステップ７ないし１０に示す電
圧は１００分の１の位で丸められている。この探索の結
論としてＶＩＮの２進値は０１１１１１００１１である
と決定される。この最終値は比較値として「ｙｅｓ」を
発生する。
探索が開始されると、スイッチＳ１０７およびＳ１０８
が閉じられ、バス１１９に７ボルトを与えると共にバス
１１８に８ボルトを与えるようにスイッチＳ１１８とＳ
１１９が設定され、スイッチＳ１２０ないしＳ１２４が
各「２」位置に設定され、スイッチＳ１２５は位置
「１」に設定される。これらのキャパシタ間に電荷の再
配分が行なわれた後、これらキャパシタの上部電極の電
位は -０.３ボルトとなる。６回目の探索ではスイッチ
Ｓ１２５およびＳ１２４が位置「１」に設定される。キ
ャパシタアレーの上部電極の電位は -０.０５ボルトに
等しくなる。全部で１０回の探索ステップが下記の表に
示すように行なわれる。ステップ７ないし１０に示す電
圧は１００分の１の位で丸められている。この探索の結
論としてＶＩＮの２進値は０１１１１１００１１である
と決定される。この最終値は比較値として「ｙｅｓ」を
発生する。
【０００７】
【表１】
【０００８】標本採取期間、キャパシタアレーは -Ｖ
ＩＮ（これは下部電極に対する上部電極の電圧）に充電
される。制御論理回路はキャパシタＣ１０１ないしＣ１
０７の下部電極を抵抗ストリングの中点の電圧であるＶ
ＲＥＦ／２にに設定することにより、逐次近似シーケン
スを始める。キャパシタアレーの上部電極の電位は従っ
て逐次近似シーケンスの過程中、（ＶＲＥＦ／２）ー
ＶＩＮに等しい。もしもＶＩＮの電位がゼロとＶＲＥＦ
の間にあれば、キャパシタアレーの上部電極の電圧の振
れは -ＶＲＥＦ／２からＶＲＥＦ／２までである。従
ってＶＲＥＦが０とＶＤＤとの間で与えられる場合、キ
ャパシタアレー上部電極の電圧は供給レール（枠）によ
り確定される電圧範囲の外に出てしまう。この結果、寄
生ダイオードを導通させてキャパシタアレーの電荷を除
去してしまう。
ＩＮ（これは下部電極に対する上部電極の電圧）に充電
される。制御論理回路はキャパシタＣ１０１ないしＣ１
０７の下部電極を抵抗ストリングの中点の電圧であるＶ
ＲＥＦ／２にに設定することにより、逐次近似シーケン
スを始める。キャパシタアレーの上部電極の電位は従っ
て逐次近似シーケンスの過程中、（ＶＲＥＦ／２）ー
ＶＩＮに等しい。もしもＶＩＮの電位がゼロとＶＲＥＦ
の間にあれば、キャパシタアレーの上部電極の電圧の振
れは -ＶＲＥＦ／２からＶＲＥＦ／２までである。従
ってＶＲＥＦが０とＶＤＤとの間で与えられる場合、キ
ャパシタアレー上部電極の電圧は供給レール（枠）によ
り確定される電圧範囲の外に出てしまう。この結果、寄
生ダイオードを導通させてキャパシタアレーの電荷を除
去してしまう。
【０００９】
【発明が解決しようとする課題】先行技術では入力電圧
範囲はしばしば供給電圧の範囲の半分に等しくされる。
この場合アナログ／デジタル変換器の構造に伴う難点は
一般的にこの基準電圧および／または入力電圧範囲が制
限される点である。一層高い電圧範囲を達成するために
は変換器の正確度を犠牲にしなければならない。
範囲はしばしば供給電圧の範囲の半分に等しくされる。
この場合アナログ／デジタル変換器の構造に伴う難点は
一般的にこの基準電圧および／または入力電圧範囲が制
限される点である。一層高い電圧範囲を達成するために
は変換器の正確度を犠牲にしなければならない。
【００１０】参考として下に掲げる文献は逐次近似アナ
ログ／デジタル変換器およびその要素の構成と動作につ
いて詳細な説明を与えている。 （１）「ＭＯＳ電荷再配分アナログ／デジタル変換技術
のすべて---第１部」ジェームス.マクレアリー著、ＩＥ
ＥＥジャーナル.オブ.ソリッドステートサーキット誌、
巻ＳＣ-１０、ｐｐ.３７１-３７９、１９７５年１２月
号。 （２）「ＭＯＳ／ＬＳＩにおける高分解能Ａ／Ｄ変
換」、バーラム フォトウヒおよびデービッド エイ.
ホッジス共著、ＩＥＥＥジャーナル.オブ.ソリッドステ
ートサーキット誌、巻ＳＣ-１１、Ｎ０.６、１９７６年
１２月号。 （３）「１０ビット ５メガ標本／ｓ ＣＭＯＳ ２-
ステップ フラッシュＡＤＣ」、ジョウイ デールンバ
ーグ、ポール アール.グレイ、およびデービッド エ
イ.ホッジス共著、ＩＥＥＥジャーナル.オブ.ソリッド
ステートサーキット誌、巻２４、Ｎ０.２、１９８９年
４月号。
ログ／デジタル変換器およびその要素の構成と動作につ
いて詳細な説明を与えている。 （１）「ＭＯＳ電荷再配分アナログ／デジタル変換技術
のすべて---第１部」ジェームス.マクレアリー著、ＩＥ
ＥＥジャーナル.オブ.ソリッドステートサーキット誌、
巻ＳＣ-１０、ｐｐ.３７１-３７９、１９７５年１２月
号。 （２）「ＭＯＳ／ＬＳＩにおける高分解能Ａ／Ｄ変
換」、バーラム フォトウヒおよびデービッド エイ.
ホッジス共著、ＩＥＥＥジャーナル.オブ.ソリッドステ
ートサーキット誌、巻ＳＣ-１１、Ｎ０.６、１９７６年
１２月号。 （３）「１０ビット ５メガ標本／ｓ ＣＭＯＳ ２-
ステップ フラッシュＡＤＣ」、ジョウイ デールンバ
ーグ、ポール アール.グレイ、およびデービッド エ
イ.ホッジス共著、ＩＥＥＥジャーナル.オブ.ソリッド
ステートサーキット誌、巻２４、Ｎ０.２、１９８９年
４月号。
【００１１】本発明は上記従来技術の欠点を持たない新
規かつ改良されたアナログ／デジタル変換器を与えるこ
とを課題とする。
規かつ改良されたアナログ／デジタル変換器を与えるこ
とを課題とする。
【００１２】本発明のもう一つの課題はレール・ツー・
レール入力基準値および入力電圧範囲を許容するように
されたアナログ／デジタル変換器を与えることである。
レール入力基準値および入力電圧範囲を許容するように
されたアナログ／デジタル変換器を与えることである。
【００１３】本発明の別の課題はアナログ／デジタル変
換器に用いる新規かつ改良されたデジタル／アナログ変
換器およびアナログ比較器を与えることである。
換器に用いる新規かつ改良されたデジタル／アナログ変
換器およびアナログ比較器を与えることである。
【００１４】本発明のさらに別の課題は前記比較器内の
電圧が供給レール電圧範囲内に維持されるようにされた
アナログ／デジタル変換器を与えることである。
電圧が供給レール電圧範囲内に維持されるようにされた
アナログ／デジタル変換器を与えることである。
【００１５】
【課題を解決するための手段】本発明によれば、第一お
よび第二電圧間の電圧範囲内にあることが知られている
未知のアナログ電圧を２進信号に変換する装置が与えら
れる。本装置は前記第一および第二電圧の和の半分に等
しい基準電圧を発生する手段と、この電圧範囲内の既知
アナログ電圧を発生する手段と、未知アナログ電圧から
基準電圧を減算する手段と、既知アナログ電圧を前記減
算手段の出力に加算する手段を含む。
よび第二電圧間の電圧範囲内にあることが知られている
未知のアナログ電圧を２進信号に変換する装置が与えら
れる。本装置は前記第一および第二電圧の和の半分に等
しい基準電圧を発生する手段と、この電圧範囲内の既知
アナログ電圧を発生する手段と、未知アナログ電圧から
基準電圧を減算する手段と、既知アナログ電圧を前記減
算手段の出力に加算する手段を含む。
【００１６】以下に述べる実施例のアナログ／デジタル
変換器（ＡＤＣ）は、１０ビット２進信号を発生する逐
次近似制御回路と、この制御回路から２進信号を受信し
てこの２進情報を既知アナログ電圧に変換するように接
続されたデジタル／アナログ変換器（ＤＡＣ）と、ＤＡ
Ｃの出力および基準電圧を受信するように接続されたア
ナログ比較器とを含む。
変換器（ＡＤＣ）は、１０ビット２進信号を発生する逐
次近似制御回路と、この制御回路から２進信号を受信し
てこの２進情報を既知アナログ電圧に変換するように接
続されたデジタル／アナログ変換器（ＤＡＣ）と、ＤＡ
Ｃの出力および基準電圧を受信するように接続されたア
ナログ比較器とを含む。
【００１７】このＤＡＣは１０ビット信号の最上位４ビ
ットを変換する抵抗ストリングと、２進信号の最下位６
ビットを変換するためのキャパシタアレーとを含む。こ
の抵抗ストリングの中点におけるタップ（引き出し線）
が、比較器に与えられる基準電圧を提供する。ＡＤＣは
また制御回路の制御の下に置かれ、基準電圧と未知アナ
ログ電圧とをキャパシタアレーに与えて、キャパシタア
レーを（基準電圧ー未知アナログ電圧）に等しい電圧レ
ベルに充電するスイッチ装置を含む。従ってＤＡＣのこ
の出力は（既知アナログ電圧＋基準電圧ー未知アナログ
電圧）に等しい。未知アナログ電圧とＤＡＣが制御論理
回路に応答して発生するアナログ電圧とが等しいときの
み、比較器への両入力が等しくなる。
ットを変換する抵抗ストリングと、２進信号の最下位６
ビットを変換するためのキャパシタアレーとを含む。こ
の抵抗ストリングの中点におけるタップ（引き出し線）
が、比較器に与えられる基準電圧を提供する。ＡＤＣは
また制御回路の制御の下に置かれ、基準電圧と未知アナ
ログ電圧とをキャパシタアレーに与えて、キャパシタア
レーを（基準電圧ー未知アナログ電圧）に等しい電圧レ
ベルに充電するスイッチ装置を含む。従ってＤＡＣのこ
の出力は（既知アナログ電圧＋基準電圧ー未知アナログ
電圧）に等しい。未知アナログ電圧とＤＡＣが制御論理
回路に応答して発生するアナログ電圧とが等しいときの
み、比較器への両入力が等しくなる。
【００１８】本発明の上記課題およびその他の課題、特
徴、利点は添付の図面を参照して行なう以下の詳細な説
明から理解されよう。
徴、利点は添付の図面を参照して行なう以下の詳細な説
明から理解されよう。
【００１９】
【実施例】図３を参照すると、本発明に基づく１０ビッ
ト逐次近似アナログデジタル変換器の略線図が示されて
いる。図２に例示したＡＤＣは、デジタル値に変換すべ
き未知アナログ信号ＶＩＮを受信するための入力端２０
１と、制御論理回路２０３と、デジタルアナログ変換器
（ＤＡＣ）２０５と、アナログ比較器２０７と、入力信
号ＶＩＮと等価な２進値を与える一組の出力端子２１１
ないし２２０とを含む。以下にさらに詳細に説明するよ
うに、ＤＡＣ２０５および比較器２０７は、本発明が先
行技術のアナログデジタル変換器から区別できる改良点
を含んでいる。
ト逐次近似アナログデジタル変換器の略線図が示されて
いる。図２に例示したＡＤＣは、デジタル値に変換すべ
き未知アナログ信号ＶＩＮを受信するための入力端２０
１と、制御論理回路２０３と、デジタルアナログ変換器
（ＤＡＣ）２０５と、アナログ比較器２０７と、入力信
号ＶＩＮと等価な２進値を与える一組の出力端子２１１
ないし２２０とを含む。以下にさらに詳細に説明するよ
うに、ＤＡＣ２０５および比較器２０７は、本発明が先
行技術のアナログデジタル変換器から区別できる改良点
を含んでいる。
【００２０】制御論理回路２０３は１０ビット２進出力
Ｂ０ーＢ９を発生し、この出力はＡＤＣ出力端２１１な
いし２２０に与えられる。制御論理回路２０３はまた２
進出力の最上位４ビットである信号Ｂ９ーＢ６を制御信
号Ｃ１ーＣ１７に変換するための復号論理回路を含む。
Ｂ９ーＢ６の４ビットについて可能な１６個の組み合わ
せに対応して、表２に示す隣接した制御信号のいろいろ
の組合わせが活動可能（enable) である。
Ｂ０ーＢ９を発生し、この出力はＡＤＣ出力端２１１な
いし２２０に与えられる。制御論理回路２０３はまた２
進出力の最上位４ビットである信号Ｂ９ーＢ６を制御信
号Ｃ１ーＣ１７に変換するための復号論理回路を含む。
Ｂ９ーＢ６の４ビットについて可能な１６個の組み合わ
せに対応して、表２に示す隣接した制御信号のいろいろ
の組合わせが活動可能（enable) である。
【００２１】
【表２】
【００２２】ＤＡＣ２０５は制御論理回路２０３から来
る２進出力信号Ｂ０ーＢ５、制御信号Ｃ１ーＣ１７、お
よび標本採取信号ＳＭＰＬＢと、外部電源（図示してな
し）から来る基準電圧ＶＲＥＦＭおよびＶＲＥＦＰと、
入力端２０１から来る入力アナログ信号ＶＩＮとを受信
するように接続されている。このＤＡＣは比較器２０７
の正入力端ＩＮＰおよび負入力端ＩＮＭに二つのアナロ
グ出力ＶＲ１およびＤＯＵＴを与える。比較器は相補的
出力ＯＵＴＰおよびＯＵＴＭを発生し、ＯＵＴＭをマル
チプレクサ２２３を介して制御論理回路２０３に与え
る。マルチプレクサ２２３は検査目的のために設けられ
ている。ＤＡＣ２０５および比較器２０７は後にさらに
詳述する。
る２進出力信号Ｂ０ーＢ５、制御信号Ｃ１ーＣ１７、お
よび標本採取信号ＳＭＰＬＢと、外部電源（図示してな
し）から来る基準電圧ＶＲＥＦＭおよびＶＲＥＦＰと、
入力端２０１から来る入力アナログ信号ＶＩＮとを受信
するように接続されている。このＤＡＣは比較器２０７
の正入力端ＩＮＰおよび負入力端ＩＮＭに二つのアナロ
グ出力ＶＲ１およびＤＯＵＴを与える。比較器は相補的
出力ＯＵＴＰおよびＯＵＴＭを発生し、ＯＵＴＭをマル
チプレクサ２２３を介して制御論理回路２０３に与え
る。マルチプレクサ２２３は検査目的のために設けられ
ている。ＤＡＣ２０５および比較器２０７は後にさらに
詳述する。
【００２３】図５ないし図７はＤＡＣ２０５の略線図で
ある。ＤＡＣ２０５は回路２０３から受信した４個の最
上位４ビットを変換するための抵抗ストリング３０１
と、回路２０３から受信する最下位６ビットを変換する
ためのキャパシタアレー３０３とを含む。
ある。ＤＡＣ２０５は回路２０３から受信した４個の最
上位４ビットを変換するための抵抗ストリング３０１
と、回路２０３から受信する最下位６ビットを変換する
ためのキャパシタアレー３０３とを含む。
【００２４】抵抗ストリング３０１はＶＲＥＦＭとＶＲ
ＥＦＰとの間に直列接続された１６個の抵抗Ｒ３０１な
いしＲ３１６を含む。これらの抵抗はそれぞれ同一の抵
抗値７５０オームを有する。スイッチＳ３０１ないしＳ
３１７は、基準電圧ＶＲＥＦＭ、前記抵抗間のノード電
圧、および基準電圧ＶＲＥＦＰを、ＸおよびＹと記した
二つのバスの内の一つに接続する。奇数番号のスイッチ
はバスＸ接続され、偶数番号のスイッチはバスＹに接続
される。スイッチＳ３０１ないしＳ３１７はそれぞれ制
御論理回路によって与えられる制御信号Ｃ１ないしＣ１
７に応答して作動する。
ＥＦＰとの間に直列接続された１６個の抵抗Ｒ３０１な
いしＲ３１６を含む。これらの抵抗はそれぞれ同一の抵
抗値７５０オームを有する。スイッチＳ３０１ないしＳ
３１７は、基準電圧ＶＲＥＦＭ、前記抵抗間のノード電
圧、および基準電圧ＶＲＥＦＰを、ＸおよびＹと記した
二つのバスの内の一つに接続する。奇数番号のスイッチ
はバスＸ接続され、偶数番号のスイッチはバスＹに接続
される。スイッチＳ３０１ないしＳ３１７はそれぞれ制
御論理回路によって与えられる制御信号Ｃ１ないしＣ１
７に応答して作動する。
【００２５】キャパシタアレーは７個のキャパシタＣ３
０１Ａ、Ｃ３０１Ｂ、Ｃ３０２、Ｃ３０４、Ｃ３０８、
Ｃ３１６、Ｃ３３２を含む。これらのキャパシタの容量
はそれぞれ０.４ｐＦ、０.４ｐＦ、０.８ｐＦ、１.６ｐ
Ｆ、３.２ｐＦ、６.４ｐＦ、および１２.８ｐＦであ
る。これらすべてのキャパシタの上部電極は共通のノー
ドに接続される一方、キャパシタＣ３０１Ｂ、Ｃ３０
２、Ｃ３０４、Ｃ３０８、Ｃ３１６およびＣ３３２はス
イッチＳ３２２ないしＳ３２７にそれぞれ接続される。
スイッチＳ３２２ないしＳ３２７はそれぞれのキャパシ
タの下部電極を二つのバスＡ又はＢのいずれか一方に接
続することを可能にしている。キャパシタＣ３０１Ａの
下部電極は直接にバスＢに接続されている。スイッチＳ
３２２ないしＳ３２７は信号Ｂ１ないしＢ６によって制
御される。
０１Ａ、Ｃ３０１Ｂ、Ｃ３０２、Ｃ３０４、Ｃ３０８、
Ｃ３１６、Ｃ３３２を含む。これらのキャパシタの容量
はそれぞれ０.４ｐＦ、０.４ｐＦ、０.８ｐＦ、１.６ｐ
Ｆ、３.２ｐＦ、６.４ｐＦ、および１２.８ｐＦであ
る。これらすべてのキャパシタの上部電極は共通のノー
ドに接続される一方、キャパシタＣ３０１Ｂ、Ｃ３０
２、Ｃ３０４、Ｃ３０８、Ｃ３１６およびＣ３３２はス
イッチＳ３２２ないしＳ３２７にそれぞれ接続される。
スイッチＳ３２２ないしＳ３２７はそれぞれのキャパシ
タの下部電極を二つのバスＡ又はＢのいずれか一方に接
続することを可能にしている。キャパシタＣ３０１Ａの
下部電極は直接にバスＢに接続されている。スイッチＳ
３２２ないしＳ３２７は信号Ｂ１ないしＢ６によって制
御される。
【００２６】抵抗ストリングバスＸ、Ｙと、キャパシタ
アレーバスＡ、Ｂとの間には二つのスイッチＳ３１８お
よびＳ３１９がある。スイッチＳ３１８はバスＸ又はＹ
の一方をバスＡに選択的に結合し、スイッチＳ３１９は
バスＸ又はＹの一方をバスＢに接続する。制御信号ＰＯ
ＬはスイッチＳ３１８およびＳ３１９を作動させる。
アレーバスＡ、Ｂとの間には二つのスイッチＳ３１８お
よびＳ３１９がある。スイッチＳ３１８はバスＸ又はＹ
の一方をバスＡに選択的に結合し、スイッチＳ３１９は
バスＸ又はＹの一方をバスＢに接続する。制御信号ＰＯ
ＬはスイッチＳ３１８およびＳ３１９を作動させる。
【００２７】これまでに述べたＤＡＣ２０５の構成は当
業者には公知である。
業者には公知である。
【００２８】ＤＡＣ２０５は、抵抗ストリングの中点か
ら出るタップ３０５を含む点で図１に示すＤＡＣ１０３
とは構成を異にする。抵抗器Ｒ３０８とＲ３０９との間
のノードから出るこのタップは（ＶＲＥＦＰ＋ＶＲＥＦ
Ｍ）／２に等しい電圧を与えるが、これを以下において
ＶＲ１と呼ぶ。ＶＲ１はＤＡＣの一出力として与えられ
ると共にスイッチＳ３２０を介してキャパシタアレー３
０３の上部電極にも与えられる。もう一つのスイッチＳ
３２１はバスＢに未知アナログ電圧ＶＩＮを与える。ス
イッチＳ３２０およびＳ３２１は制御回路から受信する
信号ＳＭＰＬＢに応答し、その入力信号をそれぞれキャ
パシタアレー３０３の上部電極およびバスＢに与える。
比較器２０７によって発生されるＣＯＮＶがスイッチＳ
３１８、Ｓ３１９、およびＳ３２２ないしＳ３２７に与
えられる。上記のＤＡＣスイッチはすべてＣＭＯＳ送信
ゲートで与えられる。スイッチＳ３１８、Ｓ３１９、お
よびＳ３２２ないしＳ３２７は単極双投スイッチ（sing
le -pole-double-throw switch)である。
ら出るタップ３０５を含む点で図１に示すＤＡＣ１０３
とは構成を異にする。抵抗器Ｒ３０８とＲ３０９との間
のノードから出るこのタップは（ＶＲＥＦＰ＋ＶＲＥＦ
Ｍ）／２に等しい電圧を与えるが、これを以下において
ＶＲ１と呼ぶ。ＶＲ１はＤＡＣの一出力として与えられ
ると共にスイッチＳ３２０を介してキャパシタアレー３
０３の上部電極にも与えられる。もう一つのスイッチＳ
３２１はバスＢに未知アナログ電圧ＶＩＮを与える。ス
イッチＳ３２０およびＳ３２１は制御回路から受信する
信号ＳＭＰＬＢに応答し、その入力信号をそれぞれキャ
パシタアレー３０３の上部電極およびバスＢに与える。
比較器２０７によって発生されるＣＯＮＶがスイッチＳ
３１８、Ｓ３１９、およびＳ３２２ないしＳ３２７に与
えられる。上記のＤＡＣスイッチはすべてＣＭＯＳ送信
ゲートで与えられる。スイッチＳ３１８、Ｓ３１９、お
よびＳ３２２ないしＳ３２７は単極双投スイッチ（sing
le -pole-double-throw switch)である。
【００２９】制御回路の動作と調和をとりつつ行なわれ
るＤＡＣ２０５の動作は以下の通りである。初期標本採
取期間において、ＣＯＮＶ信号が低に設定され、その結
果キャパシタアレーの下部電極をバスＢに接続すべくス
イッチＳ３２２ないしＳ３２７を設定すると共にスイッ
チＳ３１８とＳ３１９とを完全に開いてバスＸおよびＹ
をバスＡおよびＢから接続解除する。標本採取信号ＳＭ
ＰＬＢもまた低に設定され、これによってスイッチＳ３
２０およびＳ３２１が閉じられ、未知アナログ電圧ＶＩ
ＮがバスＢに与えられると共に基準電圧ＶＲ１がキャパ
シタアレーの上部電極に与えられる。キャパシタアレー
はその後（ＶＲ１ーＶＩＮ）に等しい電圧を保持するよ
うに充電される。この標本採取期間、信号ＳＭＰＬＢが
高に設定されて、スイッチＳ３２０およびＳ３２１を開
くことによってキャパシタアレーを電圧信号ＶＲ１およ
びＶＩＮから孤立させることをもって終了する。アナロ
グ比較器の自動ゼロ化（これについては後述する）の
後、キャパシタアレー３０３の上部電極の電位がＶＲ１
に等しくなるまで逐次近似探索が行なわれる。ＤＡＣ２
０５との調和の下に１０ビットの２進データをアナログ
データに変換する制御論理回路２０３の動作は当業者に
良く知られているので、これ以上の詳細は述べない。
るＤＡＣ２０５の動作は以下の通りである。初期標本採
取期間において、ＣＯＮＶ信号が低に設定され、その結
果キャパシタアレーの下部電極をバスＢに接続すべくス
イッチＳ３２２ないしＳ３２７を設定すると共にスイッ
チＳ３１８とＳ３１９とを完全に開いてバスＸおよびＹ
をバスＡおよびＢから接続解除する。標本採取信号ＳＭ
ＰＬＢもまた低に設定され、これによってスイッチＳ３
２０およびＳ３２１が閉じられ、未知アナログ電圧ＶＩ
ＮがバスＢに与えられると共に基準電圧ＶＲ１がキャパ
シタアレーの上部電極に与えられる。キャパシタアレー
はその後（ＶＲ１ーＶＩＮ）に等しい電圧を保持するよ
うに充電される。この標本採取期間、信号ＳＭＰＬＢが
高に設定されて、スイッチＳ３２０およびＳ３２１を開
くことによってキャパシタアレーを電圧信号ＶＲ１およ
びＶＩＮから孤立させることをもって終了する。アナロ
グ比較器の自動ゼロ化（これについては後述する）の
後、キャパシタアレー３０３の上部電極の電位がＶＲ１
に等しくなるまで逐次近似探索が行なわれる。ＤＡＣ２
０５との調和の下に１０ビットの２進データをアナログ
データに変換する制御論理回路２０３の動作は当業者に
良く知られているので、これ以上の詳細は述べない。
【００３０】標本採取期間の間、キャパシタアレーはＶ
Ｒ１ーＶＩＮに充電されている。その制御論理回路はキ
ャパシタＣ１ないしＣ７の下部電極をＶＲ１に等しい電
圧、すなわち抵抗ストリングの中点の電圧、に設定する
ことによって逐次近似シーケンスを開始する。アレーの
上部電極の電位は従って逐次近似シーケンスの続行中、
（２ ｘ ＶＲ１）ーＶＩＮに等しい。もしもＶＩＮの
電位がＶＲＥＦＭおよびＶＲＥＦＰの間に制限されてい
るならば、アレーの上部電極における電圧の振れはＶＲ
ＥＦＰからＶＲＥＦＭまでであって、これはストリング
３０１への供給電圧の範囲である。
Ｒ１ーＶＩＮに充電されている。その制御論理回路はキ
ャパシタＣ１ないしＣ７の下部電極をＶＲ１に等しい電
圧、すなわち抵抗ストリングの中点の電圧、に設定する
ことによって逐次近似シーケンスを開始する。アレーの
上部電極の電位は従って逐次近似シーケンスの続行中、
（２ ｘ ＶＲ１）ーＶＩＮに等しい。もしもＶＩＮの
電位がＶＲＥＦＭおよびＶＲＥＦＰの間に制限されてい
るならば、アレーの上部電極における電圧の振れはＶＲ
ＥＦＰからＶＲＥＦＭまでであって、これはストリング
３０１への供給電圧の範囲である。
【００３１】図３のアナログ比較器２０５の略線図が図
８および図９に示されている。帰還スイッチと入力キャ
パシタとを備えた全差動増幅器段３個が図示されてい
る。この第一段は比較器の正入力端ＩＮＰおよび負入力
端ＩＮＭに接続される。入力端ＩＮＰは、並列接続され
た入力キャパシタＣ４０１およびＣ４０２を介して、差
動増幅器４１０の接続される。同様に、入力端ＩＮＭは
並列接続された入力キャパシタＣ４０４およびＣ４０５
を介して差動増幅器４１０の負入力端に接続される。入
力端ＩＮＰおよびＩＮＭはまたそれぞれキャパシタＣ４
０３、Ｃ４０６を介して電源ＶＳＳに接続される。これ
らキャパシタは並列接続された入力キャパシタの寄生成
分を表わすものである。段１はまた増幅器４１０の正出
力端と負入力端との間に接続された帰還スイッチＴ４１
１と、第一段増幅器の正出力端と負入力端との間に接続
されたスイッチＴ４１２とを含む。これら両方のスイッ
チは遅延回路４０９によって発生される信号ＡＺ１に応
答して動作する。
８および図９に示されている。帰還スイッチと入力キャ
パシタとを備えた全差動増幅器段３個が図示されてい
る。この第一段は比較器の正入力端ＩＮＰおよび負入力
端ＩＮＭに接続される。入力端ＩＮＰは、並列接続され
た入力キャパシタＣ４０１およびＣ４０２を介して、差
動増幅器４１０の接続される。同様に、入力端ＩＮＭは
並列接続された入力キャパシタＣ４０４およびＣ４０５
を介して差動増幅器４１０の負入力端に接続される。入
力端ＩＮＰおよびＩＮＭはまたそれぞれキャパシタＣ４
０３、Ｃ４０６を介して電源ＶＳＳに接続される。これ
らキャパシタは並列接続された入力キャパシタの寄生成
分を表わすものである。段１はまた増幅器４１０の正出
力端と負入力端との間に接続された帰還スイッチＴ４１
１と、第一段増幅器の正出力端と負入力端との間に接続
されたスイッチＴ４１２とを含む。これら両方のスイッ
チは遅延回路４０９によって発生される信号ＡＺ１に応
答して動作する。
【００３２】段２および段３も段１と同様に構成され
る。段２は差動増幅器４３０を含むがこの増幅器４３０
は結合キャパシタＣ４２８を介して増幅器４１０の負出
力を受けるように接続された正入力端と、結合キャパシ
タＣ４２９を介して増幅器４１０の正出力を受けるよう
に接続された負入力端とを備えた差動増幅器である。ス
イッチＴ４３１およびＴ４３２はそれぞれ増幅器４３０
の負出力端と正入力端の間、および正出力端と負入力端
との間に与えられる。スイッチＴ４３１およびＴ４３２
は遅延回路４２０によって発生される信号ＡＺ２に応答
して動作する。
る。段２は差動増幅器４３０を含むがこの増幅器４３０
は結合キャパシタＣ４２８を介して増幅器４１０の負出
力を受けるように接続された正入力端と、結合キャパシ
タＣ４２９を介して増幅器４１０の正出力を受けるよう
に接続された負入力端とを備えた差動増幅器である。ス
イッチＴ４３１およびＴ４３２はそれぞれ増幅器４３０
の負出力端と正入力端の間、および正出力端と負入力端
との間に与えられる。スイッチＴ４３１およびＴ４３２
は遅延回路４２０によって発生される信号ＡＺ２に応答
して動作する。
【００３３】段３は差動増幅器４５０を含むがこの増幅
器４５０は、結合キャパシタＣ４４８を介して段２の増
幅器の負出力を受けるように接続された正入力端と、結
合キャパシタＣ４４９を介して増幅器４３０の正出力を
受けるように接続された負入力端とを備えた差動増幅器
である。スイッチＴ４５１およびＴ４５２はそれぞれ増
幅器４３０の負出力端と正入力端の間、および正出力端
と負入力端との間に与えられる。スイッチＴ４５１およ
びＴ４５２は遅延回路４４０によって発生される信号Ａ
Ｚ２によって制御される。段３には差動ラッチ４６０が
続く。
器４５０は、結合キャパシタＣ４４８を介して段２の増
幅器の負出力を受けるように接続された正入力端と、結
合キャパシタＣ４４９を介して増幅器４３０の正出力を
受けるように接続された負入力端とを備えた差動増幅器
である。スイッチＴ４５１およびＴ４５２はそれぞれ増
幅器４３０の負出力端と正入力端の間、および正出力端
と負入力端との間に与えられる。スイッチＴ４５１およ
びＴ４５２は遅延回路４４０によって発生される信号Ａ
Ｚ２によって制御される。段３には差動ラッチ４６０が
続く。
【００３４】本発明の好ましい実施例ではキャパシタＣ
４０１、Ｃ４０３、Ｃ４０４およびＣ４０６は０.６３
ｐＦのキャパシタであり、キャパシタＣ４０２およびＣ
４０５は０.３７ｐＦのキャパシタである。キャパシタ
Ｃ４０１ないしＣ４０６は漏洩電流を低減するために多
結晶／金属１／金属２の形のサンドイッチキャパシタで
ある。段間の結合キャパシタＣ４２８、Ｃ４２９、Ｃ４
４８、およびＣ４４９は多結晶／拡散型のキャパシタ
で、それぞれ容量０.５７ｐＦを有する。
４０１、Ｃ４０３、Ｃ４０４およびＣ４０６は０.６３
ｐＦのキャパシタであり、キャパシタＣ４０２およびＣ
４０５は０.３７ｐＦのキャパシタである。キャパシタ
Ｃ４０１ないしＣ４０６は漏洩電流を低減するために多
結晶／金属１／金属２の形のサンドイッチキャパシタで
ある。段間の結合キャパシタＣ４２８、Ｃ４２９、Ｃ４
４８、およびＣ４４９は多結晶／拡散型のキャパシタ
で、それぞれ容量０.５７ｐＦを有する。
【００３５】各比較器段は利得約１０を有し、その二つ
の入力信号間の差に比例した出力信号を発生する。段間
の結合に幾分かの減衰が生じるので比較器の（ラッチ入
力に対する）全体的利得は約８００である。トランジス
タスイッチＴ４１１、Ｔ４１２、Ｔ４３１、Ｔ４３２、
Ｔ４５１、およびＴ４５２を使用するのは、自動ゼロモ
ード期間中の利得が１となるように各比較段を形成する
ためである。
の入力信号間の差に比例した出力信号を発生する。段間
の結合に幾分かの減衰が生じるので比較器の（ラッチ入
力に対する）全体的利得は約８００である。トランジス
タスイッチＴ４１１、Ｔ４１２、Ｔ４３１、Ｔ４３２、
Ｔ４５１、およびＴ４５２を使用するのは、自動ゼロモ
ード期間中の利得が１となるように各比較段を形成する
ためである。
【００３６】ラッチ４６０はその入力として差動増幅器
４５０の正負出力を受けるように接続され、高論理レベ
ルＨＩＧＨにある入力信号と低論理レベルの入力信号Ｌ
ＯＷとを保存する機能を果たす。
４５０の正負出力を受けるように接続され、高論理レベ
ルＨＩＧＨにある入力信号と低論理レベルの入力信号Ｌ
ＯＷとを保存する機能を果たす。
【００３７】遅延回路４０９は制御論理回路によって発
生される信号ＳＭＰＬＢの反転した信号を受信するべく
接続される。この反転信号は図８および図９でＡＺと記
されている。遅延回路４０９の出力である信号ＡＺ１は
遅延回路４２０への入力として与えられ、また回路４２
０の出力である信号ＡＺ２は遅延回路４４０の入力とし
て与えられる。出力信号ＡＺ３は図３に示すインバータ
２２７を介して制御論理回路２０３およびＤＡＣ２０５
に与えられる。反転されたＡＺ３信号は図面上、信号Ｃ
ＯＮＶと記されている。
生される信号ＳＭＰＬＢの反転した信号を受信するべく
接続される。この反転信号は図８および図９でＡＺと記
されている。遅延回路４０９の出力である信号ＡＺ１は
遅延回路４２０への入力として与えられ、また回路４２
０の出力である信号ＡＺ２は遅延回路４４０の入力とし
て与えられる。出力信号ＡＺ３は図３に示すインバータ
２２７を介して制御論理回路２０３およびＤＡＣ２０５
に与えられる。反転されたＡＺ３信号は図面上、信号Ｃ
ＯＮＶと記されている。
【００３８】比較器の自動ゼロ化（auto-zeroing) はＡ
ＤＣ標本採取期間に生じうる電荷注入エラーを除去する
ためであり、以下のように行なわれる。標本採取期間の
終了にともなって信号ＳＭＰＬＢはＨＩＧＨに設定さ
れ、スイッチＳ３２０およびＳ３２１（図４）を開き、
一時的にバスＢを「浮遊状態（floating)」にする。こ
のバスにはアレーの下部電極が接続されている。この時
トランジスタスイッチＴ４１１、Ｔ４１２、Ｔ４３１、
Ｔ４３２、Ｔ４５１、およびＴ４５２はすべて閉位置に
ある。この時いかなる電荷注入も比較器の第１段結合容
量Ｃ４０１ないしＣ４０６により吸収される。ＳＭＰＬ
Ｂ信号がＨＩＧＨに設定されると、遅延回路４０９への
入力信号ＡＺはＬＯＷとなる。約６ナノ秒の後、信号Ａ
Ｚ１は低となってスイッチＴ４１１およびＴ４１２を開
き、段１を自動ゼロモードから除去する。トランジスタ
Ｔ４１１、Ｔ４１２のスイッチングにより導入されるい
かなる差分も増幅器４１０により増幅され、段間結合キ
ャパシタＣ４２８およびＣ４２９により吸収される。さ
らに６ナノ秒の経過の後、信号ＡＺ２が低となり、スイ
ッチＴ４３１およびＴ４３２を開いて段２を自動ゼロモ
ードから除去する。上記のシーケンスは次いで段３につ
いて反復される。最終段によって導入されるいかなる差
分もとるに足らない。その理由はこの差分の効果は始め
の二つの段の利得で分割されるからである。信号ＡＺ３
がＬＯＷに設定されると、信号ＣＯＮＶはＨＩＧＨにな
り、逐次近似探索が始められる。
ＤＣ標本採取期間に生じうる電荷注入エラーを除去する
ためであり、以下のように行なわれる。標本採取期間の
終了にともなって信号ＳＭＰＬＢはＨＩＧＨに設定さ
れ、スイッチＳ３２０およびＳ３２１（図４）を開き、
一時的にバスＢを「浮遊状態（floating)」にする。こ
のバスにはアレーの下部電極が接続されている。この時
トランジスタスイッチＴ４１１、Ｔ４１２、Ｔ４３１、
Ｔ４３２、Ｔ４５１、およびＴ４５２はすべて閉位置に
ある。この時いかなる電荷注入も比較器の第１段結合容
量Ｃ４０１ないしＣ４０６により吸収される。ＳＭＰＬ
Ｂ信号がＨＩＧＨに設定されると、遅延回路４０９への
入力信号ＡＺはＬＯＷとなる。約６ナノ秒の後、信号Ａ
Ｚ１は低となってスイッチＴ４１１およびＴ４１２を開
き、段１を自動ゼロモードから除去する。トランジスタ
Ｔ４１１、Ｔ４１２のスイッチングにより導入されるい
かなる差分も増幅器４１０により増幅され、段間結合キ
ャパシタＣ４２８およびＣ４２９により吸収される。さ
らに６ナノ秒の経過の後、信号ＡＺ２が低となり、スイ
ッチＴ４３１およびＴ４３２を開いて段２を自動ゼロモ
ードから除去する。上記のシーケンスは次いで段３につ
いて反復される。最終段によって導入されるいかなる差
分もとるに足らない。その理由はこの差分の効果は始め
の二つの段の利得で分割されるからである。信号ＡＺ３
がＬＯＷに設定されると、信号ＣＯＮＶはＨＩＧＨにな
り、逐次近似探索が始められる。
【００３９】差動増幅器４１０の略線図が図１０に示さ
れている。この増幅器４１０はＮＭＯＳトランジスタＴ
５１１、Ｔ５１２、およびＴ５１５、カスコード装置Ｔ
５１３、Ｔ５１４、負荷装置Ｔ５０１、Ｔ５０２、およ
び電流源装置Ｔ５０３、およびＴ５０４からなる。カス
コード装置Ｔ５１３、Ｔ５１４はＮＭＯＳトランジスタ
であり、負荷装置Ｔ５０１、Ｔ５０２はダイオード結合
されたＰＭＯＳトランジスタであり、電流源装置Ｔ５０
３、Ｔ５０４はＰＭＯＳトランジスタである。作動増幅
器はジョウイ デールンバーグ他著の前掲文献の図７に
示す装置と同様の構成である。しかしながら、トランジ
スタＴ５１５により発生されるバイアス電流を変化させ
ることにより増幅器電圧をＶＤＤ／２に調節できるよう
にするため、抵抗器Ｒ５２１が追加されている。この抵
抗器Ｒ５２１の存在は増幅器の動的性能には影響しな
い。その理由はこの抵抗を流れる電流は常に一定である
からである。増幅器４３０および４５０は図１０に示す
増幅器４１０と構成および動作が同じである。
れている。この増幅器４１０はＮＭＯＳトランジスタＴ
５１１、Ｔ５１２、およびＴ５１５、カスコード装置Ｔ
５１３、Ｔ５１４、負荷装置Ｔ５０１、Ｔ５０２、およ
び電流源装置Ｔ５０３、およびＴ５０４からなる。カス
コード装置Ｔ５１３、Ｔ５１４はＮＭＯＳトランジスタ
であり、負荷装置Ｔ５０１、Ｔ５０２はダイオード結合
されたＰＭＯＳトランジスタであり、電流源装置Ｔ５０
３、Ｔ５０４はＰＭＯＳトランジスタである。作動増幅
器はジョウイ デールンバーグ他著の前掲文献の図７に
示す装置と同様の構成である。しかしながら、トランジ
スタＴ５１５により発生されるバイアス電流を変化させ
ることにより増幅器電圧をＶＤＤ／２に調節できるよう
にするため、抵抗器Ｒ５２１が追加されている。この抵
抗器Ｒ５２１の存在は増幅器の動的性能には影響しな
い。その理由はこの抵抗を流れる電流は常に一定である
からである。増幅器４３０および４５０は図１０に示す
増幅器４１０と構成および動作が同じである。
【００４０】図１２ないし図１４は図８および図９に示
す比較器バイアス回路４７０の略線図である。図１２を
参照すると、この回路は単純なオペレーショナル増幅器
を構成するトランジスタＴ６０９ないしＴ６１３、Ｔ６
２８およびＴ６２９を含むことが示されている。このオ
ペレーショナル増幅器の負入力すなわち反転入力は、４
個のＰＭＯＳトランジスタＴ６０５ないしＴ６０８から
なるＰＭＯＳ電圧分割器の中点のタップから得られる信
号ＶＲ５０を受けるように接続される。これらトランジ
スタＴ６０５ないしＴ６０８は電圧源ＶＤＤおよびＶＳ
Ｓ間に直列接続されている。このオペレーショナル増幅
器の正入力すなわち非反転入力は、差動増幅器６６１の
出力ＯＵＴＭ４に接続される。この差動増幅器６６１は
図１０に示す増幅器と類似のものであって、自動ゼロモ
ードに結線されている。すなわちその出力ＯＵＴＭ４お
よびＯＵＴＰ４がそれぞれ、入力端ＩＮＰ４およびＩＮ
Ｍ４に接続されている。このオペレーショナル増幅器の
出力である信号ＮＢＩＡＳはキャパシタＣ６６２を介し
て入力端ＩＮＭ４に与えられる。このオペレーショナル
増幅器および差動増幅器６６１は、増幅器出力ＯＵＴＭ
４が必ず電圧ＶＤＤ／２を持つようにさせるに必要な値
を、ＮＢＩＡＳに与えるように動作する。
す比較器バイアス回路４７０の略線図である。図１２を
参照すると、この回路は単純なオペレーショナル増幅器
を構成するトランジスタＴ６０９ないしＴ６１３、Ｔ６
２８およびＴ６２９を含むことが示されている。このオ
ペレーショナル増幅器の負入力すなわち反転入力は、４
個のＰＭＯＳトランジスタＴ６０５ないしＴ６０８から
なるＰＭＯＳ電圧分割器の中点のタップから得られる信
号ＶＲ５０を受けるように接続される。これらトランジ
スタＴ６０５ないしＴ６０８は電圧源ＶＤＤおよびＶＳ
Ｓ間に直列接続されている。このオペレーショナル増幅
器の正入力すなわち非反転入力は、差動増幅器６６１の
出力ＯＵＴＭ４に接続される。この差動増幅器６６１は
図１０に示す増幅器と類似のものであって、自動ゼロモ
ードに結線されている。すなわちその出力ＯＵＴＭ４お
よびＯＵＴＰ４がそれぞれ、入力端ＩＮＰ４およびＩＮ
Ｍ４に接続されている。このオペレーショナル増幅器の
出力である信号ＮＢＩＡＳはキャパシタＣ６６２を介し
て入力端ＩＮＭ４に与えられる。このオペレーショナル
増幅器および差動増幅器６６１は、増幅器出力ＯＵＴＭ
４が必ず電圧ＶＤＤ／２を持つようにさせるに必要な値
を、ＮＢＩＡＳに与えるように動作する。
【００４１】信号ＰＢＩＡＳ、ＰＢ、ＶＣＡＳＣおよび
ＶＲ５０を発生する回路網が図１３および図１４に示さ
れている。バイアス信号ＰＢＩＡＳはダイオード接続さ
れたＰＭＯＳトランジスタＴ６０１によって発生され
る。このトランジスタはそのソースが供給電圧ＶＤＤに
接続され、ドレーンがＮＭＯＳトランジスタＴ６２１の
ドレーンに接続されている。トランジスタＴ６２１のソ
ースは供給電圧ＶＳＳに接続され、そのゲートはＢＩＡ
Ｓ信号ＮＢＩＡＳを受けるように接続される。遅延セル
（図８、図９で４０９、４２０、４４０と記す素子）を
バイアスするのに使用される信号ＰＢはトランジスタＴ
６０１のゲート／ドレーンに与えられる。
ＶＲ５０を発生する回路網が図１３および図１４に示さ
れている。バイアス信号ＰＢＩＡＳはダイオード接続さ
れたＰＭＯＳトランジスタＴ６０１によって発生され
る。このトランジスタはそのソースが供給電圧ＶＤＤに
接続され、ドレーンがＮＭＯＳトランジスタＴ６２１の
ドレーンに接続されている。トランジスタＴ６２１のソ
ースは供給電圧ＶＳＳに接続され、そのゲートはＢＩＡ
Ｓ信号ＮＢＩＡＳを受けるように接続される。遅延セル
（図８、図９で４０９、４２０、４４０と記す素子）を
バイアスするのに使用される信号ＰＢはトランジスタＴ
６０１のゲート／ドレーンに与えられる。
【００４２】ＰＢＩＡＳは抵抗器Ｒ６６３、ダイオード
接続されたＰＭＯＳトランジスタＴ６０４、および供給
電圧ＶＤＤとＶＳＳとの間に直列接続されたＮＭＯＳト
ランジスタＴ６２３によって発生される。抵抗器Ｒ６６
３は供給電圧ＶＤＤとトランジスタＴ６０４との間に接
続される。トランジスタＴ６２３はそのドレーンがトラ
ンジスタＴ６０４のドレーンに接続され、ソースが供給
電圧ＶＳＳに接続され、ゲートが信号ＮＢＩＡＳを受信
するように接続される。信号ＰＢＩＡＳはトランジスタ
Ｔ６０４のゲート／ドレーンに与えられる。
接続されたＰＭＯＳトランジスタＴ６０４、および供給
電圧ＶＤＤとＶＳＳとの間に直列接続されたＮＭＯＳト
ランジスタＴ６２３によって発生される。抵抗器Ｒ６６
３は供給電圧ＶＤＤとトランジスタＴ６０４との間に接
続される。トランジスタＴ６２３はそのドレーンがトラ
ンジスタＴ６０４のドレーンに接続され、ソースが供給
電圧ＶＳＳに接続され、ゲートが信号ＮＢＩＡＳを受信
するように接続される。信号ＰＢＩＡＳはトランジスタ
Ｔ６０４のゲート／ドレーンに与えられる。
【００４３】ＶＣＡＳＣは、ソースが供給電圧ＶＤＤに
接続され、ゲートが信号ＰＢを受けるように接続された
ＰＭＯＳトランジスタＴ６０２と、ダイオード接続され
たＮＭＯＳトランジスタであってそのドレーンがトラン
ジスタＴ６０２のドレーンに接続されたトランジスタＴ
６２６と、ダイオード接続されたトランジスタであっっ
てそのドレーンがトランジスタＴ６２６のソースに接続
されたトランジスタＴ６２５と、ドレーンがトランジス
タＴ６２５のソースに接続され、ソースが供給電圧ＶＳ
Ｓに接続され、ゲートが信号ＮＢＩＡＳを受けるように
接続されたＮＭＯＳトランジスタＴ６２２と、ドレーン
が供給電圧ＶＤＤに接続され、ゲートがトランジスタＴ
６０２のドレーンに接続されたＮＭＯＳトランジスタＴ
６２７と、ドレーンがトランジスタＴ６２７のソースに
接続され、ゲートが信号ＶＲ５０を受けるように接続さ
れ、ソースがトランジスタＴ６２２のドレーンに接続さ
れたＮＭＯＳトランジスタＴ６２４とを含む回路網によ
って発生される。トランジスタＴ６２６のソースとドレ
ーンとの間には一対の抵抗器Ｒ６６４とＲ６６５とが接
続される。信号ＶＣＡＳＣは抵抗器Ｒ６６４とＲ６６５
との間のノードに与えられる。差動トランジスタ対Ｔ６
２４、Ｔ６２５を流れる電流はトランジスタＴ６０２に
より強制的に均衡させられる。このこのトランジスタＴ
６０２はトランジスタＴ６２２を流れる電流の半分の大
きさの電流を発生する。これによってトランジスタＴ６
２６のソース電圧がＶＲ５０に等しくなり、ＶＣＡＳＣ
がＶＲ５０とトランジスタＴ６２６にまたがる電圧の半
分との和に等しくなる。この電圧レベルはトランジスタ
Ｔ６２１／Ｔ６２３およびＴ６２２／Ｔ６２４のドレー
ン・ソース間電圧とほぼ等しくなる。トランジスタＴ６
２７はトランジスタＴ６２４およびＴ６２５のドレーン
電圧をほぼ等しくさせる。
接続され、ゲートが信号ＰＢを受けるように接続された
ＰＭＯＳトランジスタＴ６０２と、ダイオード接続され
たＮＭＯＳトランジスタであってそのドレーンがトラン
ジスタＴ６０２のドレーンに接続されたトランジスタＴ
６２６と、ダイオード接続されたトランジスタであっっ
てそのドレーンがトランジスタＴ６２６のソースに接続
されたトランジスタＴ６２５と、ドレーンがトランジス
タＴ６２５のソースに接続され、ソースが供給電圧ＶＳ
Ｓに接続され、ゲートが信号ＮＢＩＡＳを受けるように
接続されたＮＭＯＳトランジスタＴ６２２と、ドレーン
が供給電圧ＶＤＤに接続され、ゲートがトランジスタＴ
６０２のドレーンに接続されたＮＭＯＳトランジスタＴ
６２７と、ドレーンがトランジスタＴ６２７のソースに
接続され、ゲートが信号ＶＲ５０を受けるように接続さ
れ、ソースがトランジスタＴ６２２のドレーンに接続さ
れたＮＭＯＳトランジスタＴ６２４とを含む回路網によ
って発生される。トランジスタＴ６２６のソースとドレ
ーンとの間には一対の抵抗器Ｒ６６４とＲ６６５とが接
続される。信号ＶＣＡＳＣは抵抗器Ｒ６６４とＲ６６５
との間のノードに与えられる。差動トランジスタ対Ｔ６
２４、Ｔ６２５を流れる電流はトランジスタＴ６０２に
より強制的に均衡させられる。このこのトランジスタＴ
６０２はトランジスタＴ６２２を流れる電流の半分の大
きさの電流を発生する。これによってトランジスタＴ６
２６のソース電圧がＶＲ５０に等しくなり、ＶＣＡＳＣ
がＶＲ５０とトランジスタＴ６２６にまたがる電圧の半
分との和に等しくなる。この電圧レベルはトランジスタ
Ｔ６２１／Ｔ６２３およびＴ６２２／Ｔ６２４のドレー
ン・ソース間電圧とほぼ等しくなる。トランジスタＴ６
２７はトランジスタＴ６２４およびＴ６２５のドレーン
電圧をほぼ等しくさせる。
【００４４】トランジスタＴ６４１、Ｔ６４２、Ｔ６５
１、Ｔ６５２およびＴ６５３はパワー降下信号ＰＤおよ
びＰＤＢ（これは信号ＰＤの逆数）に応答してバイアス
回路の動作を停止する。
１、Ｔ６５２およびＴ６５３はパワー降下信号ＰＤおよ
びＰＤＢ（これは信号ＰＤの逆数）に応答してバイアス
回路の動作を停止する。
【００４５】上述したバイアス回路は各比較段のＤＣ電
圧をＶＤＤ／２に自動的にゼロ化する。ＡＤＣ標本採取
期間中、比較器段１の入力容量はＶＲ１ーＶＤＤ／２に
充電される。逐次近似シーケンスの開始時に、第１段差
動増幅器（図８の素子４１０）の正入力端の電圧はＶＲ
１ーＶＩＮ＋ＶＤＤ／２となり、負入力端の電圧はＶＲ
１ーＶＤＤ／２となる。ここにＶＲ１＝（ＶＲＥＦＰ＋
ＶＲＥＦＭ）／２であり、ＶＩＮはＶＲＥＦＭおよびＶ
ＲＥＦＰ又はこれらの間の任意の電圧になり得る。従っ
て基準電圧ＶＲＥＦＰおよびＶＲＥＦＭは、比較器供給
電圧ＶＤＤおよびＶＳＳで確定される範囲以内の任意電
圧範囲を確定するように設定でき、すべての比較器内部
ノードはこれら供給電圧レール内に留まることとなる。
圧をＶＤＤ／２に自動的にゼロ化する。ＡＤＣ標本採取
期間中、比較器段１の入力容量はＶＲ１ーＶＤＤ／２に
充電される。逐次近似シーケンスの開始時に、第１段差
動増幅器（図８の素子４１０）の正入力端の電圧はＶＲ
１ーＶＩＮ＋ＶＤＤ／２となり、負入力端の電圧はＶＲ
１ーＶＤＤ／２となる。ここにＶＲ１＝（ＶＲＥＦＰ＋
ＶＲＥＦＭ）／２であり、ＶＩＮはＶＲＥＦＭおよびＶ
ＲＥＦＰ又はこれらの間の任意の電圧になり得る。従っ
て基準電圧ＶＲＥＦＰおよびＶＲＥＦＭは、比較器供給
電圧ＶＤＤおよびＶＳＳで確定される範囲以内の任意電
圧範囲を確定するように設定でき、すべての比較器内部
ノードはこれら供給電圧レール内に留まることとなる。
【００４６】図１５は図８、図９に示す遅延回路４０９
の略線図である。この遅延回路は供給電圧ＶＤＤおよび
ＶＳＳの間に直列接続されたＰＭＯＳトランジスタＴ７
０１、Ｔ７０２およびＮＭＯＳトランジスタＴ７１１、
Ｔ７１２を含む。トランジスタＴ７０１はそのゲートに
バイアス信号ＰＢを受け、トランジスタＴ７１２はその
ゲートにバイアス信号ＮＢＩＡＳを受け、トランジスタ
Ｔ７０２およびＴ７１１はそれらのゲートに自動ゼロ化
信号ＡＺを受ける。トランジスタＴ７０２およびＴ７１
１間のノードと、供給電圧ＶＳＳとの間に容量０.５７
ＰＦのキャパシタＣ７５０が接続される。このノードに
はまた３個の直列接続されたインバータの内の最初のも
のが接続されている。これら３個のインバータはそれぞ
れトランジスタ対Ｔ７０３とＴ７１３、Ｔ７０４とＴ７
１４、Ｔ７０５とＴ７１５からなる。この遅延回路の出
力は最後のインバータによって与えられる。
の略線図である。この遅延回路は供給電圧ＶＤＤおよび
ＶＳＳの間に直列接続されたＰＭＯＳトランジスタＴ７
０１、Ｔ７０２およびＮＭＯＳトランジスタＴ７１１、
Ｔ７１２を含む。トランジスタＴ７０１はそのゲートに
バイアス信号ＰＢを受け、トランジスタＴ７１２はその
ゲートにバイアス信号ＮＢＩＡＳを受け、トランジスタ
Ｔ７０２およびＴ７１１はそれらのゲートに自動ゼロ化
信号ＡＺを受ける。トランジスタＴ７０２およびＴ７１
１間のノードと、供給電圧ＶＳＳとの間に容量０.５７
ＰＦのキャパシタＣ７５０が接続される。このノードに
はまた３個の直列接続されたインバータの内の最初のも
のが接続されている。これら３個のインバータはそれぞ
れトランジスタ対Ｔ７０３とＴ７１３、Ｔ７０４とＴ７
１４、Ｔ７０５とＴ７１５からなる。この遅延回路の出
力は最後のインバータによって与えられる。
【００４７】この遅延回路によって約６０ナノ秒の定格
遅延が発生する。トランジスタＴ７０１、Ｔ７０２、Ｔ
７１１およびＴ７１２は、キャパシタＣ７５０を充放電
する切替え式電流源および電流シンクを形成する。イン
バータＴ７０３／Ｔ７１３がこの遅延回路の電圧利得を
与える一方、インバータＴ７０４／Ｔ７１４およびＴ７
０５／Ｔ７１５が出力遷移パルス縁を鋭くする。
遅延が発生する。トランジスタＴ７０１、Ｔ７０２、Ｔ
７１１およびＴ７１２は、キャパシタＣ７５０を充放電
する切替え式電流源および電流シンクを形成する。イン
バータＴ７０３／Ｔ７１３がこの遅延回路の電圧利得を
与える一方、インバータＴ７０４／Ｔ７１４およびＴ７
０５／Ｔ７１５が出力遷移パルス縁を鋭くする。
【００４８】遅延回路４２０および４４０（図８、図
９）は構成上、遅延回路４０９と同一である。比較器利
得段および遅延回路は共通バイアス回路からバイアスさ
れているので、自動ゼロ化信号に対する各比較器段の応
答時刻は供給電圧、処理変動、および温度の影響受けて
各当該遅延回路の遅延に追随する。
９）は構成上、遅延回路４０９と同一である。比較器利
得段および遅延回路は共通バイアス回路からバイアスさ
れているので、自動ゼロ化信号に対する各比較器段の応
答時刻は供給電圧、処理変動、および温度の影響受けて
各当該遅延回路の遅延に追随する。
【００４９】このようにして本発明により、レール・ツ
ー・レール基準電圧および入力信号の使用ができる新規
なデジタル／アナログ変換器および比較器装置を含んだ
アナログ／デジタル変換器ＡＤＣが与えられる。このＡ
ＤＣは正確さを犠牲にすることなく従来技術のＡＤＣよ
りも高い電圧範囲を達成できる。
ー・レール基準電圧および入力信号の使用ができる新規
なデジタル／アナログ変換器および比較器装置を含んだ
アナログ／デジタル変換器ＡＤＣが与えられる。このＡ
ＤＣは正確さを犠牲にすることなく従来技術のＡＤＣよ
りも高い電圧範囲を達成できる。
【００５０】上記の説明から本発明は特定な実施例又は
図面に限定されないこと、また本発明の要旨の範囲内で
種々の設計変更が可能であることは当業者に明白であろ
う。例えば上記の本アナログデジタル変換器で逐次近似
探索を使用して既知電圧を発生させ、これをデジタルフ
ォーマットに変換すべき未知アナログ電圧と比較するよ
うにすることができる。本発明は逐次近似探索の代わり
に他の探索方法、例えばシーケンス式探索、を採用する
こともできる。上述した本システムは（ＶＲＥＦＰ＋Ｖ
ＲＥＦＭ）／２に等しいＶＲ１と記された基準電圧を発
生する。（ＶＲＥＦＰ＋ＶＲＥＦＭ）／２はＶＲ１にと
って最適値であると思われるが、ＶＲ１をＶＲＥＦＰお
よびＶＲＥＦＭで確定される範囲内の他の電位に等しく
することもできる。
図面に限定されないこと、また本発明の要旨の範囲内で
種々の設計変更が可能であることは当業者に明白であろ
う。例えば上記の本アナログデジタル変換器で逐次近似
探索を使用して既知電圧を発生させ、これをデジタルフ
ォーマットに変換すべき未知アナログ電圧と比較するよ
うにすることができる。本発明は逐次近似探索の代わり
に他の探索方法、例えばシーケンス式探索、を採用する
こともできる。上述した本システムは（ＶＲＥＦＰ＋Ｖ
ＲＥＦＭ）／２に等しいＶＲ１と記された基準電圧を発
生する。（ＶＲＥＦＰ＋ＶＲＥＦＭ）／２はＶＲ１にと
って最適値であると思われるが、ＶＲ１をＶＲＥＦＰお
よびＶＲＥＦＭで確定される範囲内の他の電位に等しく
することもできる。
【図１】図１は先行技術による１０ビット逐次近似アナ
ログデジタル変換器の略線図の一部である。
ログデジタル変換器の略線図の一部である。
【図２】図２は図１につながる略線図である。
【図３】図３は本発明のアナログ／デジタル変換器の略
線図である。
線図である。
【図４】図４は図５ないし図７の配置を示すための全体
図である。
図である。
【図５】図５は図３に示すデジタル／アナログ変換器の
略線図の一部である。
略線図の一部である。
【図６】図６は図３に示すデジタル／アナログ変換器の
略線図の他の一部である。
略線図の他の一部である。
【図７】図７は図３に示すデジタル／アナログ変換器の
略線図の残りの一部である。
略線図の残りの一部である。
【図８】図８は図３に示すアナログ比較器の略線図の一
部である。
部である。
【図９】図９は図３に示すアナログ比較器の略線図の残
り一部である。
り一部である。
【図１０】図１０は図８および図９に示す差動増幅器の
略線図の一部である。
略線図の一部である。
【図１１】図１１は図１２ないし図１４の配置を示すた
めの全体図である。
めの全体図である。
【図１２】図１２は図８および図９に示す比較器バイア
ス回路の略線図である。
ス回路の略線図である。
【図１３】図１３は図８および図９に示す比較器バイア
ス回路の略線図の他の一部である。
ス回路の略線図の他の一部である。
【図１４】図１４は図８および図９に示す比較器バイア
ス回路の略線図の残りの一部である。
ス回路の略線図の残りの一部である。
【図１５】図１５は図８および図９に示す遅延回路の略
線図である。
線図である。
２０１ 未知アナログ信号入力端 ２０３ 制御論理回路 ２０５ デジタルアナログ変換器（ＤＡＣ） ２０７ アナログ比較器 ２１１ないし２２０ 入力信号と等価な２進値を与える
一組の出力端子 ２２３ マルチプレクサ ２２７ インバータ ３０１ 抵抗ストリング ３０３ キャパシタアレー ＶＩＮ 未知アナログ信号 Ｂ０ーＢ９ １０ビット２進出力 Ｃ１ーＣ１７ 制御信号 ＶＲＥＦＰ 基準電圧 ＶＲＥＦＭ 基準電圧
一組の出力端子 ２２３ マルチプレクサ ２２７ インバータ ３０１ 抵抗ストリング ３０３ キャパシタアレー ＶＩＮ 未知アナログ信号 Ｂ０ーＢ９ １０ビット２進出力 Ｃ１ーＣ１７ 制御信号 ＶＲＥＦＰ 基準電圧 ＶＲＥＦＭ 基準電圧
Claims (1)
- 【請求項１】第一および第二の基準電圧により確定され
る電圧範囲内にある未知アナログ電圧を２進信号に変換
するアナログ／デジタル変換器であって、 既知アナログ電圧を発生する装置と、 該第一および第二基準電圧の和の２分の１に等しい第三
の基準電圧を発生する装置と、 該未知アナログ電圧および該第三基準電圧を受信するよ
うに接続されて該第三基準電圧から該未知アナログ電圧
を減算する減算装置と、 該既知アナログ電圧および該減算装置の出力を受信する
ように接続されて該既知アナログ電圧と該減算装置の出
力との和をとる和算装置と、 該和算装置の出力と該第三基準電圧とを受信するように
接続されて該和算装置の出力と該第三基準電圧とを比較
する装置とを含むアナログ／デジタル変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US538354 | 1990-06-14 | ||
| US07/538,354 US5016014A (en) | 1990-06-14 | 1990-06-14 | High accuracy analog-to-digital converter with rail-to-rail reference and input voltage ranges |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06343045A true JPH06343045A (ja) | 1994-12-13 |
| JP3124793B2 JP3124793B2 (ja) | 2001-01-15 |
Family
ID=24146574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03166209A Expired - Lifetime JP3124793B2 (ja) | 1990-06-14 | 1991-06-12 | アナログ／デジタル変換器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5016014A (ja) |
| EP (1) | EP0461890B1 (ja) |
| JP (1) | JP3124793B2 (ja) |
| DE (1) | DE69130933T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2018163895A1 (ja) * | 2017-03-08 | 2020-01-09 | パナソニックＩｐマネジメント株式会社 | 固体撮像装置、およびそれを用いるカメラシステム |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5184131A (en) * | 1989-07-06 | 1993-02-02 | Nissan Motor Co., Ltd. | A-d converter suitable for fuzzy controller |
| JP3098327B2 (ja) * | 1992-07-17 | 2000-10-16 | 九州日本電気株式会社 | １チップマイクロコンピュータ |
| US5469164A (en) * | 1993-09-30 | 1995-11-21 | Ford Motor Company | Circuit and method for digital to analog signal conversion |
| JP3748886B2 (ja) * | 1994-04-29 | 2006-02-22 | アナログ・デバイセス・インコーポレーテッド | システム校正付き電荷再分布アナログ−デジタル変換器 |
| US5600322A (en) * | 1994-04-29 | 1997-02-04 | Analog Devices, Inc. | Low-voltage CMOS analog-to-digital converter |
| US5600275A (en) * | 1994-04-29 | 1997-02-04 | Analog Devices, Inc. | Low-voltage CMOS comparator with offset cancellation |
| US5471208A (en) * | 1994-05-20 | 1995-11-28 | David Sarnoff Research Center, Inc. | Reference ladder auto-calibration circuit for an analog to digital converter |
| US5561426A (en) * | 1994-09-26 | 1996-10-01 | Delco Electronics Corporation | Analog-to-digital converter |
| US5619203A (en) * | 1994-10-21 | 1997-04-08 | Lucent Technologies Inc. | Current source driven converter |
| US5604501A (en) * | 1994-10-21 | 1997-02-18 | Lucent Technologies Inc. | Digital-to-analog converter with reduced number of resistors |
| US5638072A (en) * | 1994-12-07 | 1997-06-10 | Sipex Corporation | Multiple channel analog to digital converter |
| US5717321A (en) * | 1995-01-17 | 1998-02-10 | Cirrus Logic, Inc. | Drive current calibration for an analog resistive touch screen |
| US5668551A (en) * | 1995-01-18 | 1997-09-16 | Analog Devices, Inc. | Power-up calibration of charge redistribution analog-to-digital converter |
| US5621409A (en) * | 1995-02-15 | 1997-04-15 | Analog Devices, Inc. | Analog-to-digital conversion with multiple charge balance conversions |
| US6281831B1 (en) * | 1997-05-15 | 2001-08-28 | Yozan Inc. | Analog to digital converter |
| JP2000022541A (ja) * | 1998-07-01 | 2000-01-21 | Seiko Instruments Inc | Ａｄコンバータ回路 |
| US6529152B1 (en) * | 1999-10-15 | 2003-03-04 | Cyngal Integrated Products, Inc. | High precision SAR converter using resistor strip with auto zeroing function |
| US6445330B1 (en) * | 2001-04-16 | 2002-09-03 | Cirrus Logic, Inc. | Capacitively coupled references for isolated analog-to-digital converter systems |
| US6784729B1 (en) * | 2002-08-14 | 2004-08-31 | Advanced Micro Devices, Inc. | Differential amplifier with input gate oxide breakdown avoidance |
| DE10307007B3 (de) * | 2003-02-19 | 2004-07-29 | Siemens Ag | Auswerteverfahren für kapazitive Sensoren |
| US7446690B2 (en) * | 2006-11-06 | 2008-11-04 | Atmel Corporation | Apparatus and method for implementing an analog-to-digital converter in programmable logic devices |
| CN100544211C (zh) * | 2007-02-16 | 2009-09-23 | 东南大学 | 用于逐次逼近型模数转换器的失调位补偿电路 |
| CN104113339B (zh) * | 2013-12-03 | 2017-05-10 | 西安电子科技大学 | 高速异步逐次逼近型模数转换器 |
| CN112365847B (zh) * | 2020-11-25 | 2022-04-15 | 京东方科技集团股份有限公司 | 数据驱动电路、驱动方法及显示装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE32313E (en) * | 1979-09-10 | 1986-12-23 | Hitachi, Ltd. | Digital-to-analog converter and PCM encoder using the converter |
| JPS5938769B2 (ja) * | 1979-09-10 | 1984-09-19 | 株式会社日立製作所 | Ｄ／ａ変換回路 |
| JPS5938770B2 (ja) * | 1979-09-10 | 1984-09-19 | 株式会社日立製作所 | Ｐｃｍ復号器 |
| US4385286A (en) * | 1980-07-18 | 1983-05-24 | American Microsystems, Inc. | Use of single reference voltage for analog to digital or digital to analog conversion of bipolar signals |
| JPS5728429A (en) * | 1980-07-28 | 1982-02-16 | Hitachi Ltd | Signal converter |
| US4384277A (en) * | 1981-05-08 | 1983-05-17 | Motorola, Inc. | Digital to analog converter |
| JP2577387B2 (ja) * | 1987-07-08 | 1997-01-29 | 株式会社東芝 | 逐次比較型ａｄ変換器 |
| JPH0734541B2 (ja) * | 1987-07-27 | 1995-04-12 | 日本電気株式会社 | 逐次比較形アナログ・ディジタル変換方式 |
| JPH01202925A (ja) * | 1988-02-09 | 1989-08-15 | Oki Electric Ind Co Ltd | アナログ／ディジタル―ディジタル／アナログ共用変換器 |
-
1990
- 1990-06-14 US US07/538,354 patent/US5016014A/en not_active Expired - Lifetime
-
1991
- 1991-06-12 EP EP91305331A patent/EP0461890B1/en not_active Expired - Lifetime
- 1991-06-12 JP JP03166209A patent/JP3124793B2/ja not_active Expired - Lifetime
- 1991-06-12 DE DE69130933T patent/DE69130933T2/de not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2018163895A1 (ja) * | 2017-03-08 | 2020-01-09 | パナソニックＩｐマネジメント株式会社 | 固体撮像装置、およびそれを用いるカメラシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| US5016014A (en) | 1991-05-14 |
| EP0461890A2 (en) | 1991-12-18 |
| EP0461890A3 (en) | 1993-04-14 |
| EP0461890B1 (en) | 1999-03-03 |
| JP3124793B2 (ja) | 2001-01-15 |
| DE69130933D1 (de) | 1999-04-08 |
| DE69130933T2 (de) | 1999-08-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3124793B2 (ja) | アナログ／デジタル変換器 | |
| CN108574487B (zh) | 逐次逼近寄存器模数转换器 | |
| US5272481A (en) | Successive approximation analog to digital converter employing plural feedback digital to analog converters | |
| EP0976198B1 (en) | A method and device to convert an analog current to a digital signal | |
| US9998131B1 (en) | Hybrid analog-to-digital converter | |
| US5644313A (en) | Redundant signed digit A-to-D conversion circuit and method thereof | |
| JP2002271201A (ja) | Ａ／ｄ変換器 | |
| JPH05218868A (ja) | 多段型ａｄ変換器 | |
| US6229472B1 (en) | A/D converter | |
| US6031480A (en) | Method and apparatus for implementing a pipelined A/D converter with inter-stage amplifiers having no common mode feedback circuitry | |
| JP2006517765A (ja) | 臨界的な連続時間用途における自動ゼロ化 | |
| CN109936369B (zh) | 一种混合结构sar-vco adc | |
| US20140197971A1 (en) | Systems and methods for providing a pipelined analog-to-digital converter | |
| Petschacher et al. | A 10-b 75-MSPS subranging A/D converter with integrated sample and hold | |
| CN111431529A (zh) | 具有电容失配校正功能的逐次逼近型模数转换器 | |
| US4667180A (en) | Continuous time domain analog-digital converter | |
| JP2002353787A (ja) | コンパレータ及びアナログディジタルコンバータ | |
| US4849759A (en) | Analogue to digital converter | |
| WO2016203522A1 (ja) | 逐次比較型ａ／ｄ変換装置 | |
| CN107968656B (zh) | 一种逐次逼近型模拟数字转换器及其应用切换方法 | |
| US6140949A (en) | Trimming algorithm for pipeline A/D converter using integrated non-linearity measurement | |
| Li et al. | A 12-bit single slope ADC with multi-step structure and ramp calibration technique for image sensors | |
| JPH09186594A (ja) | コンパレータ、アナログ−デジタルコンバータ、半導体装置及び電圧比較方法 | |
| JPH0983316A (ja) | コンパレータおよびアナログ−デジタル変換回路 | |
| JP3454689B2 (ja) | 電圧比較器、演算増幅器、アナログ−デジタル変換器およびアナログ−デジタル変換回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071027 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081027 Year of fee payment: 8 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081027 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091027 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091027 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101027 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101027 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111027 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111027 Year of fee payment: 11 |