JPH09186594A - コンパレータ、アナログ−デジタルコンバータ、半導体装置及び電圧比較方法 - Google Patents

コンパレータ、アナログ−デジタルコンバータ、半導体装置及び電圧比較方法

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JPH09186594A
JPH09186594A JP7342888A JP34288895A JPH09186594A JP H09186594 A JPH09186594 A JP H09186594A JP 7342888 A JP7342888 A JP 7342888A JP 34288895 A JP34288895 A JP 34288895A JP H09186594 A JPH09186594 A JP H09186594A
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voltage
comparator
output
unit
chopper type
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JP7342888A
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Koji Okada
浩司 岡田
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Fujitsu VLSI Ltd
Fujitsu Ltd
Original Assignee
Fujitsu VLSI Ltd
Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】 【課題】消費電流を抑制しつつ高精度な電圧比較を行う
ことができ、回路規模の縮小化を図ることができるコン
パレータを提供する。 【解決手段】コンパレータ４７は、第１及び第２のチョ
ッパ型コンパレータ４７Ａ，４７Ｂ、分圧回路５３、Ｃ
ＭＯＳインバータ５４を備える。コンパレータ４７Ａ，
４７Ｂは直列に接続されたＣＭＯＳインバータ５６，５
７とを備え、アナログ入力電圧ＶＡｉと基準電圧ＶＲ
Ｈ，ＶＲ２とを切り換えてインバータ５６に入力し、イ
ンバータ５７から判定信号を出力する。インバータ５４
はコンパレータ４７Ａのインバータ５６の出力電圧及び
コンパレータ４７Ｂのインバータ５６の出力電圧に基づ
いて基準電圧ＶＲＨ，ＶＲ２の間の中央値に対応する判
定信号を出力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はアナログ入力電圧と
基準電圧とを比較するコンパレータ、コンパレータを備
えかつアナログ信号をデジタル信号に変換するためのア
ナログ−デジタルコンバータ（以下、Ａ／Ｄコンバータ
という）、半導体装置及び電圧比較方法に関する。
【０００２】近年、マイクロコントローラ等のデジタル
機器の高速化、多機能化が進められており、デジタル機
器とのインターフェースであるＡ／Ｄコンバータにも高
速化、高分解能化が要求されている。
【０００３】
【従来の技術】Ａ／Ｄコンバータには種々の形式のもの
があり、その一つに並列型（フラッシュ型）Ａ／Ｄコン
バータがある。この並列型Ａ／Ｄコンバータの変換速度
は他の形式のＡ／Ｄコンバータの変換速度よりも速い。
【０００４】図８は従来の並列型Ａ／Ｄコンバータ１０
を示す。このＡ／Ｄコンバータ１０は２ビットのデジタ
ル信号を出力するものである。Ａ／Ｄコンバータ１０
は、基準電圧生成回路１２、複数のコンパレータ１３〜
１７、ラッチ１８及びエンコーダ１９を備える。
【０００５】基準電圧生成回路１２は、高電位基準電圧
ＶＲＨと低電位基準電圧ＶＲＬとの間に直列に接続され
た４つの抵抗Ｒを備える。基準電圧生成回路１２は各抵
抗Ｒ間のノードから分圧した基準電圧ＶＲ１〜ＶＲ３を
出力する。
【０００６】コンパレータ１３は高電位基準電圧ＶＲＨ
を入力し、コンパレータ１７は低電位基準電圧ＶＲＬを
入力している。コンパレータ１４〜１６は各抵抗Ｒ間の
ノードに接続され、前記分圧電圧ＶＲ１〜ＶＲ３をそれ
ぞれ入力している。また、コンパレータ１３〜１７はア
ナログ入力電圧ＡＩＮを入力している。コンパレータ１
３〜１７はそれぞれ基準電圧ＶＲＨ，ＶＲ１〜ＶＲ３，
ＶＲＬとアナログ入力電圧ＡＩＮとを比較し、それぞれ
判定信号を出力する。
【０００７】前記コンパレータ１３〜１７は同一の構成
をなすチョッパ型コンパレータである。各コンパレータ
１３〜１７は、３つのアナログスイッチＳ１，Ｓ２，Ｓ
３、容量２１、及びＣＭＯＳインバータ２２，２３を備
える。なお、ＣＭＯＳインバータ２２，２３には高電位
電源として５Ｖ（ボルト）が供給され、低電位電源とし
て０Ｖが供給されているものとする。
【０００８】コンパレータ１３〜１７は同一の構成をな
すチョッパ型コンパレータである。各コンパレータ１３
〜１７において、容量２１の一方の電極であるノードＮ
１はアナログスイッチＳ１，Ｓ２を介して基準電圧ＶＲ
Ｈ，ＶＲ１〜ＶＲ３，ＶＲＬとアナログ入力電圧ＡＩＮ
とが入力される入力端子に接続され、容量２１の他方の
電極であるノードＮ２はＣＭＯＳインバータ２２の入力
端子に接続されている。アナログスイッチＳ１，Ｓ２は
図示しない制御回路の制御信号に基づいてオンオフされ
る。
【０００９】ＣＭＯＳインバータ２２の入出力端子はア
ナログスイッチＳ３を介して接続される。アナログスイ
ッチＳ３は前記制御回路の制御信号に基づいて前記アナ
ログスイッチＳ２がオンするのに同期してオンされ、前
記アナログスイッチＳ２がオフするのに同期してオフさ
れる。
【００１０】アナログスイッチＳ３がオンされると、Ｃ
ＭＯＳインバータ２２の入出力端子は短絡され、入出力
電圧はしきい値電圧Ｖthにリセットされる。アナログス
イッチＳ３がオフされると、ＣＭＯＳインバータ２２は
入力電圧を反転増幅した信号を出力する。
【００１１】ＣＭＯＳインバータ２２の出力信号はＣＭ
ＯＳインバータ２３によって反転増幅されて判定信号と
して出力される。ラッチ１８は各コンパレータ１３〜１
７の５つの判定信号を保持し、エンコーダ１９はラッチ
１８が保持した判定信号を２ビットのデジタル信号Ｂ
０，Ｂ１及びオーバーフロービットＯＢに変換する。
【００１２】上記のように構成された各コンパレータ１
３〜１７では、最初にアナログスイッチＳ１がオフされ
るとともにアナログスイッチＳ２，Ｓ３がオンされる。
すると、ノードＮ２及びＣＭＯＳインバータ２２の出力
端子は、しきい値電圧Ｖthにリセットされ、容量２１に
充電電流が流れてノードＮ１がアナログ入力電圧ＡＩＮ
のレベルになる。従って、ノードＮ１から見たノードＮ
２の電圧は（Ｖth−ＡＩＮ）となる。この動作をサンプ
リング動作という。
【００１３】次に、各コンパレータ１３〜１７におい
て、アナログスイッチＳ２，Ｓ３がオフされるとともに
アナログスイッチＳ１がオンされる。すると、各ノード
Ｎ１の電圧は基準電圧ＶＲＨ，ＶＲ１〜ＶＲ３，ＶＲＬ
となり、基準電圧とアナログ入力電圧ＡＩＮとの比較動
作が行われる。
【００１４】基準電圧ＶＲＨ，ＶＲ１〜ＶＲ３，ＶＲＬ
がアナログ入力電圧ＡＩＮよりも高いと、容量２１によ
ってノードＮ２の電圧はＣＭＯＳインバータ２２のしき
い値電圧Ｖthよりも高くなり、同インバータ２２の出力
信号はＬレベルとなる。
【００１５】逆に、基準電圧ＶＲＨ，ＶＲ１〜ＶＲ３，
ＶＲＬがアナログ入力電圧ＡＩＮよりも低いと、容量２
１によってノードＮ２の電圧はＣＭＯＳインバータ２２
のしきい値電圧Ｖthよりも低くなり、同インバータ２２
の出力信号はＨレベルとなる。
【００１６】このように構成されたＡ／Ｄコンバータ１
０の分解能を高くするには、高分解能化に比例して、構
成要素である抵抗Ｒ及びコンパレータを増加させなけれ
ばならない。そのため、回路規模が増大し、消費電流が
増加してしまう。
【００１７】また、Ａ／Ｄコンバータ１０の高分解能化
が進むと、各コンパレータに入力される基準電圧の電位
差が小さくなり、正確に比較することがむずかしくな
る。そのため、Ａ／Ｄコンバータ１０の変換精度が低下
する。
【００１８】また、各コンパレータ１３〜１７を構成す
るＣＭＯＳインバータ２２，２３は図６に示す消費電流
特性を示す。従って、各コンパレータ１３〜１７に入力
される基準電圧とアナログ入力電圧ＡＩＮとの電位差が
小さくなると、貫通電流が流れて消費電流が大きくなる
という問題がある。
【００１９】上記のＡ／Ｄコンバータ１０の問題点を解
消するため、図９に示すＡ／Ｄコンバータ２４が提案さ
れている。Ａ／Ｄコンバータ２４は３ビットのデジタル
信号を出力するものである。Ａ／Ｄコンバータ２４は、
基準電圧生成回路２５，２９、３個の増幅器２６，２
７，２８、９個のコンパレータ３０Ａ〜３０Ｉ、及びエ
ンコーダ３１を備える。
【００２０】基準電圧生成回路２５は、高電位基準電圧
ＶＲＨと低電位基準電圧ＶＲＬとの間に直列に接続され
た２つの抵抗Ｒ１を備える。基準電圧生成回路２５は抵
抗Ｒ１間のノードから分圧した基準電圧ＶＲ０を出力す
る。
【００２１】増幅器２６は高電位基準電圧ＶＲＨを増幅
して基準電圧Ｖ２６を出力し、増幅器２７は基準電圧Ｖ
Ｒ０を増幅して基準電圧Ｖ２７を出力し、さらに、増幅
器２８は低電位基準電圧ＶＲＬを増幅して基準電圧Ｖ２
８を出力する。
【００２２】基準電圧生成回路２９は、基準電圧Ｖ２
６，Ｖ２７間に直列に接続された４つの抵抗Ｒ２と、基
準電圧Ｖ２７，Ｖ２８間に直列に接続された４つの抵抗
Ｒ２とを備える。基準電圧生成回路２９は各抵抗Ｒ２間
のノードから基準電圧Ｖ２６，Ｖ２７の電位差及び基準
電圧Ｖ２７，Ｖ２８の電位差を分圧した基準電圧ＶＤ１
〜ＶＤ６を出力する。
【００２３】コンパレータ３０Ａ〜３０Ｉはチョッパ型
コンパレータであり、コンパレータ３０Ａ〜３０Ｉは非
反転入力端子にそれぞれ基準電圧Ｖ２６，ＶＤ１〜ＶＤ
３，Ｖ２７，ＶＤ４〜ＶＤ６，Ｖ２８を入力している。
また、コンパレータ３０Ａ〜３０Ｉは反転入力端子にア
ナログ入力電圧ＡＩＮを入力している。コンパレータ３
０Ａ〜３０Ｉはそれぞれ基準電圧Ｖ２６，ＶＤ１〜ＶＤ
３，Ｖ２７，ＶＤ４〜ＶＤ６，Ｖ２８とアナログ入力電
圧ＡＩＮとを比較し、それぞれ判定信号を出力する。
【００２４】エンコーダ３１はコンパレータ３０Ａ〜３
０Ｉから出力される９つの判定信号を３ビットのデジタ
ル信号Ｂ０，Ｂ１，Ｂ２及びオーバーフロービットＯＢ
に変換する。
【００２５】
【発明が解決しようとする課題】上記のように構成され
たＡ／Ｄコンバータ２４は増幅器２６〜２８によって高
電位基準電圧ＶＲＨ及び低電位基準電圧ＶＲＬの電位差
を増幅し、その増幅された基準電圧Ｖ２６，Ｖ２７，Ｖ
２８を基準電圧生成回路２９の複数の抵抗Ｒ２によって
分圧している。そのため、各コンパレータ３０Ａ〜３０
Ｉに入力される基準電圧の電位差を大きくでき、変換精
度の低下を抑制できる。
【００２６】しかしながら、上記のＡ／Ｄコンバータ２
４の増幅器２６〜２８はオフセットの小さいものまたは
オフセット電圧を調整できるものが必要となる。そのた
め、Ａ／Ｄコンバータ２４の回路規模が大きくなり、よ
って消費電流も大きくなるという問題がある。
【００２７】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、消費電流を抑制しつつ
高精度な電圧比較を行うことができるとともに、回路規
模の縮小化を図ることができるコンパレータ、及びこの
コンパレータを用いた分解能が高いＡ／Ｄコンバータを
提供することにある。
【００２８】
【課題を解決するための手段】上記の目的を達成するた
め、請求項１の発明は、直列に接続された単位増幅段と
判定回路とを備えアナログ入力電圧と第１の基準電圧と
を切り換えて単位増幅段に入力することにより判定回路
から判定信号を出力する第１のチョッパ型コンパレータ
と、直列に接続された単位増幅段と判定回路とを備えア
ナログ入力電圧と第２の基準電圧とを切り換えて単位増
幅段に入力することにより判定回路から判定信号を出力
する第２のチョッパ型コンパレータと、第１のチョッパ
型コンパレータの単位増幅段の出力電圧及び第２のチョ
ッパ型コンパレータの単位増幅段の出力電圧に基づいて
第１及び第２の基準電圧の間の電圧値に対応する判定信
号を出力する少なくとも１つの中間値判定回路とを備え
る。
【００２９】請求項２の発明は、第１のチョッパ型コン
パレータの単位増幅段の出力端子及び第２のチョッパ型
コンパレータの単位増幅段の出力端子間に接続され、か
つ、該両単位増幅段の出力電圧を分圧し、その分圧電圧
を中間値判定回路に供給するための分圧回路を備える。
【００３０】請求項３の発明は、分圧回路を、第１のチ
ョッパ型コンパレータの単位増幅段の出力端子及び第２
のチョッパ型コンパレータの単位増幅段の出力端子間に
直列に接続された複数の容量からなり、各容量間から分
圧電圧を出力するものとした。
【００３１】請求項４の発明は、単位増幅段をＣＭＯＳ
インバータで構成し、該単位増幅段の入出力を短絡する
ことによりリセットするための第１のリセット手段を設
けた。
【００３２】請求項５の発明は、判定回路をＣＭＯＳイ
ンバータで構成した。請求項６の発明は、中間値判定回
路をＣＭＯＳインバータで構成し、該中間値判定回路の
入出力を短絡することによりリセットするための第２の
リセット手段を設けた。
【００３３】請求項７の発明は、複数の異なるアナログ
電圧を基準電圧として出力する基準電圧生成回路と、請
求項１〜６のいずれか一項に記載のコンパレータであっ
て、複数の基準電圧とアナログ入力電圧とを比較して複
数の判定信号を出力するための少なくとも一つのコンパ
レータと、コンパレータから出力される判定信号をデジ
タル信号に変換するためのエンコーダとを備える。
【００３４】請求項８の発明は、請求項７に記載のアナ
ログ−デジタルコンバータを設けた。請求項９の発明
は、アナログ入力電圧と基準電圧とを比較して判定信号
を出力する電圧比較方法であって、単位増幅段と判定回
路とが直列に接続された第１のチョッパ型コンパレータ
において、アナログ入力電圧と第１の基準電圧とを切り
換えて単位増幅段に入力することにより判定回路から判
定信号を出力し、単位増幅段と判定回路とが直列に接続
された第２のチョッパ型コンパレータにおいて、アナロ
グ入力電圧と第２の基準電圧とを切り換えて単位増幅段
に入力することにより判定回路から判定信号を出力する
とともに、第１のチョッパ型コンパレータの単位増幅段
の出力電圧及び第２のチョッパ型コンパレータの単位増
幅段の出力電圧に基づいて、第１及び第２の基準電圧の
間の電圧値に対応する判定信号を出力する。
【００３５】（作用）請求項１の発明では、中間値判定
回路は第１のチョッパ型コンパレータの単位増幅段の出
力電圧及び第２のチョッパ型コンパレータの単位増幅段
の出力電圧に基づいて第１及び第２の基準電圧の間の電
圧値に対応する判定信号を出力する。そのため、中間値
判定回路から出力される判定信号と同数の単位増幅段が
省略され、回路規模が縮小されるとともに、消費電流が
低減される。
【００３６】請求項２の発明では、第１及び第２の基準
電圧の電位差が第１及び第２のチョッパ型コンパレータ
の単位増幅段によって増幅され、分圧回路によって分圧
されて中間値判定回路に供給されるため、中間値判定回
路の判定精度が向上する。
【００３７】請求項３の発明では、分圧回路は直列に接
続された複数の容量からなるため、分圧回路が小型化さ
れるとともに、容量の充電電流が流れるだけであるので
消費電流が低減される。
【００３８】請求項４の発明では、単位増幅段がＣＭＯ
Ｓインバータであるため、回路規模の縮小化に寄与す
る。請求項５の発明では、判定回路がＣＭＯＳインバー
タであるため、回路規模の縮小化に寄与する。
【００３９】請求項６の発明では、中間値判定回路がＣ
ＭＯＳインバータであるため、回路規模の縮小化に寄与
する。請求項７の発明では、消費電流を抑制しつつ高精
度なアナログ−デジタル変換を行うことができるととも
に、回路規模の縮小化を図ることができる。
【００４０】請求項８の発明では、消費電流を抑制しつ
つ高精度なアナログ−デジタル変換を行うことができ、
半導体装置の小型化を図ることができる。請求項９の発
明では、請求項１の発明と同様の作用がある。
【００４１】
【発明の実施の形態】
［第１の実施の形態］以下、本発明を具体化した第１の
実施の形態を図１〜６に従って説明する。
【００４２】図２は半導体装置としてのＤＳＰ（デジタ
ル・シグナル・プロセッサ）チップ４０を示す。ＤＳＰ
チップ４０はＤＳＰコア４１、Ａ／Ｄ変換回路部４２、
及びデジタル−アナログ（Ｄ／Ａ）コンバータ４３を備
える。
【００４３】Ａ／Ｄ変換回路部４２はチップ４０の外部
から入力されるアナログ入力電圧をデジタル信号に変換
する。ＤＳＰコア４１はＡ／Ｄ変換回路部４２から入力
されるデジタル信号に基づいて信号処理を実行するとと
もに、Ａ／Ｄ変換回路部４２及びＤ／Ａコンバータ４３
の信号変換処理を制御する。デジタル−アナログ（Ｄ／
Ａ）コンバータ４３はＤＳＰコア４１から出力される処
理結果のデジタル信号をアナログ信号に変換する。
【００４４】Ａ／Ｄ変換回路部４２はマルチプレクサ４
４とＡ／Ｄコンバータ４５とを備える。マルチプレクサ
４４はｎ（２以上の自然数）チャネルのアナログ入力電
圧ＶＡ１〜ＶＡｎを入力している。マルチプレクサ４４
はＡ／Ｄコンバータ４５から出力される切り換え信号Ｓ
Ｃに基づいていずれか１つのチャネルのアナログ入力電
圧を選択し、その選択したアナログ入力電圧をＡ／Ｄコ
ンバータ４５に供給する。
【００４５】図１に示すように、Ａ／Ｄコンバータ４５
は並列型（フラッシュ型）であり、２ビットのデジタル
信号を出力するものである。Ａ／Ｄコンバータ４５は、
基準電圧生成回路４６、複数（本形態では２個）のコン
パレータ４７，４８、ラッチ４９及びエンコーダ５０を
備える。
【００４６】基準電圧生成回路４６は、高電位基準電圧
ＶＲＨと低電位基準電圧ＶＲＬとの間に直列に接続され
た２つの抵抗Ｒ３を備える。基準電圧生成回路４６は各
抵抗Ｒ３間のノードから基準電圧ＶＲＨ，ＶＲＬの電位
差を分圧した基準電圧ＶＲ２を出力する。
【００４７】コンパレータ４７は、第１及び第２のチョ
ッパ型コンパレータ４７Ａ，４７Ｂ、分圧回路５３、中
間値判定回路としてのＣＭＯＳインバータ５４及び第２
のリセット手段としてのアナログスイッチＳ８を備え
る。コンパレータ４８はコンパレータ４７と同一の構成
である。なお、コンパレータ４８の第１のチョッパ型コ
ンパレータ４８Ａはコンパレータ４７の第２のチョッパ
型コンパレータ４７Ａと共通になっている。
【００４８】各チョッパ型コンパレータ４７Ａ，４７Ｂ
は２つのアナログスイッチＳ５，Ｓ６、容量５５、単位
増幅段としてのＣＭＯＳインバータ５６、第１のリセッ
ト手段としてのアナログスイッチＳ７及び判定回路とし
てのＣＭＯＳインバータ５７を備える。なお、ＣＭＯＳ
インバータ５６，５７には高電位電源として５Ｖ（ボル
ト）が供給され、低電位電源として０Ｖが供給されてい
るものとする。
【００４９】チョッパ型コンパレータ４７Ａにおいて、
容量５５の一方の電極であるノードＮ５はアナログスイ
ッチＳ５，Ｓ６を介して第１の基準電圧としての高電位
基準電圧ＶＲＨとアナログ入力電圧ＶＡｉ（ｉは１〜
ｎ）とが入力される入力端子に接続され、容量５５の他
方の電極であるノードＮ６はＣＭＯＳインバータ５６の
入力端子に接続されている。
【００５０】チョッパ型コンパレータ４７Ｂにおいて、
ノードＮ５はアナログスイッチＳ５，Ｓ６を介して第２
の基準電圧としての基準電圧ＶＲ２とアナログ入力電圧
ＶＡｉとが入力される入力端子に接続されている。な
お、基準電圧ＶＲ２はコンパレータ４８においては第１
の基準電圧となる。
【００５１】チョッパ型コンパレータ４８Ｂにおいて、
ノードＮ５はアナログスイッチＳ５，Ｓ６を介して第２
の基準電圧としての低電位基準電圧ＶＲＬとアナログ入
力電圧ＶＡｉとが入力される入力端子に接続され、ノー
ドＮ６はＣＭＯＳインバータ５６の入力端子に接続され
ている。
【００５２】図３に示すように、アナログスイッチＳ
５，Ｓ６はインバータ６０と、ｐＭＯＳトランジスタ及
びｎＭＯＳトランジスタよりなるトランスミッションゲ
ート６１とを備える。インバータ６０の出力端子はトラ
ンスミッションゲート６１のｐＭＯＳトランジスタのゲ
ートに接続されている。アナログスイッチＳ５は前記Ｄ
ＳＰコア４１から出力される制御信号ＣＳ１に基づいて
オンオフ制御され、制御信号ＣＳ１がＨレベルになると
オンされる。アナログスイッチＳ６は前記ＤＳＰコア４
１から出力される制御信号ＣＳ２に基づいてオンオフ制
御され、制御信号ＣＳ２がＨレベルになるとオンされ
る。
【００５３】各チョッパ型コンパレータにおいて、ＣＭ
ＯＳインバータ５６の入出力端子はアナログスイッチＳ
７を介して接続される。アナログスイッチＳ７も前記ア
ナログスイッチＳ５，Ｓ６と同様の構成であり、前記制
御信号ＣＳ２に基づいてオンオフ制御される。アナログ
スイッチＳ７は前記アナログスイッチＳ６がオンするの
に同期してＨレベルの制御信号ＣＳ２に基づいてオンさ
れる。
【００５４】アナログスイッチＳ７がオンされると、Ｃ
ＭＯＳインバータ５６の入出力端子は短絡され、入出力
電圧はしきい値電圧Ｖthにリセットされる。アナログス
イッチＳ７がオフされると、ＣＭＯＳインバータ５６は
入力電圧を反転増幅した信号を出力する。
【００５５】ＣＭＯＳインバータ５６の出力信号はＣＭ
ＯＳインバータ５７によって反転増幅されてＨレベル又
はＬレベルの判定信号として出力される。各コンパレー
タ４７，４８において、分圧回路５３は第１及び第２の
チョッパ型コンパレータの両ＣＭＯＳインバータ５６の
出力端子間に直列に接続された複数（本形態では２個）
の容量５８，５９からなる。分圧回路５３は容量５８，
５９によって両ＣＭＯＳインバータ５６の出力電圧を分
圧し、容量５８，５９間のノードＮ８からその分圧電圧
をＣＭＯＳインバータ５４に供給する。
【００５６】ＣＭＯＳインバータ５４の入出力端子はア
ナログスイッチＳ８を介して接続される。アナログスイ
ッチＳ８も前記アナログスイッチＳ５，Ｓ６と同様の構
成であり、前記制御信号ＣＳ２に基づいてオンオフ制御
される。アナログスイッチＳ８は前記アナログスイッチ
Ｓ６がオンするのに同期してＨレベルの制御信号ＣＳ２
に基づいてオンされる。
【００５７】コンパレータ４７において、アナログスイ
ッチＳ８がオンされると、ＣＭＯＳインバータ５４の入
出力端子は短絡され、入出力電圧はしきい値電圧Ｖthに
リセットされる。アナログスイッチＳ８がオフされる
と、ＣＭＯＳインバータ５４は分圧回路５３から入力し
た分圧電圧を反転増幅することにより、高電位基準電圧
ＶＲＨと基準電圧ＶＲ２との中央値に対応するＨレベル
又はＬレベルの判定信号を出力する。
【００５８】同様に、コンパレータ４８において、アナ
ログスイッチＳ８がオンされると、ＣＭＯＳインバータ
５４の入出力端子は短絡され、入出力電圧はしきい値電
圧Ｖthにリセットされる。アナログスイッチＳ８がオフ
されると、ＣＭＯＳインバータ５４は分圧回路５３から
入力した分圧電圧を反転増幅することにより、基準電圧
ＶＲ２と低電位基準電圧ＶＲＬとの中央値に対応するＨ
レベル又はＬレベルの判定信号を出力する。
【００５９】ラッチ４９は各コンパレータ４７，４８か
ら出力されるの５つの判定信号を保持し、エンコーダ５
０はラッチ４９が保持した判定信号を２ビットのデジタ
ル信号Ｂ０，Ｂ１及びオーバーフロービットＯＢに変換
する。
【００６０】次に上記のように構成されたＡ／Ｄ変換器
４５の作用を説明する。まず、最初にＬレベルの制御信
号ＣＳ１に基づいて各チョッパ型コンパレータにおける
アナログスイッチＳ５がオフされ、Ｈレベルの制御信号
ＣＳ２に基づいてアナログスイッチＳ６，Ｓ７，Ｓ８が
オンされる。
【００６１】すると、ノードＮ６及びＣＭＯＳインバー
タ５６の出力端子（ノードＮ７）は、しきい値電圧Ｖth
にリセットされ、容量５５に充電電流が流れてノードＮ
５がアナログ入力電圧ＶＡｉのレベルになる。従って、
ノードＮ５から見たノードＮ６の電圧は（Ｖth−ＶＡ
ｉ）となる。この動作をサンプリング動作という。
【００６２】また、ノードＮ８及びＣＭＯＳインバータ
５４の出力端子は、しきい値電圧Ｖthにリセットされる
ため、容量５８，５９は充放電されることはない。次
に、Ｈレベルの制御信号ＣＳ１に基づいてアナログスイ
ッチＳ５がオンされ、Ｌレベルの制御信号ＣＳ２に基づ
いてアナログスイッチＳ６，Ｓ７，Ｓ８がオフされる。
【００６３】すると、各チョッパ型コンパレータ４７
Ａ，４７Ｂ（４８Ａ），４８ＢにおけるノードＮ５の電
圧は基準電圧ＶＲＨ，ＶＲ２，ＶＲＬとなり、容量５５
によって各ノードＮ６の電圧が変動する。各ノードＮ６
の電圧はＣＭＯＳインバータ５６によって反転増幅さ
れ、各ノードＮ７には増幅された電圧が出力される。各
ＣＭＯＳインバータ５６の出力電圧はＣＭＯＳインバー
タ５７によってさらに反転増幅されてＨレベル又はＬレ
ベルの判定信号としてラッチ４９に出力される。
【００６４】また、各コンパレータ４７，４８における
両ＣＭＯＳインバータ５６の出力電圧は分圧回路５３に
よって分圧され、その分圧された電圧がＣＭＯＳインバ
ータ５４の入力端子に供給される。各分圧回路５３の出
力電圧はＣＭＯＳインバータ５４によって反転増幅され
てＨレベル又はＬレベルの判定信号としてラッチ４９に
出力される。
【００６５】各コンパレータ４７，４８から出力される
の５つの判定信号はラッチ４９に保持され、ラッチ４９
に保持された判定信号はエンコーダ５０によって２ビッ
トのデジタル信号Ｂ０，Ｂ１及びオーバーフロービット
ＯＢに変換されて前記ＤＳＰコア４１（図２参照）に出
力される。
【００６６】さて、上記Ａ／Ｄコンバータ４５おけるコ
ンパレータ４７の比較動作をより具体化的に説明するた
めに、ＣＭＯＳインバータ５４，５６，５７には高電位
電源及び低電位電源として５．０Ｖ、０Ｖが供給されて
いるものとし、ＣＭＯＳインバータ５４，５６，５７は
図５に示す入出力特性を持つものとする。また、高電位
基準電圧ＶＲＨは２．４Ｖであり、低電位基準電圧ＶＲ
Ｌは１．６Ｖであり、アナログ入力電圧ＶＡｉは２．３
Ｖであるものとする。
【００６７】高電位及び低電位基準電圧ＶＲＨ，ＶＲＬ
がそれぞれ２．４Ｖ、１．６Ｖであるため、基準電圧Ｖ
Ｒ２は２．０Ｖとなる。まず、アナログスイッチＳ５が
オフされ、アナログスイッチＳ６〜Ｓ８がオンされる。
すると、第１のチョッパ型コンパレータ４７Ａにおける
ノードＮ５は２．３Ｖとなり、ノードＮ６，Ｎ７は２．
５Ｖ（ＣＭＯＳインバータ５６のしきい値電圧Ｖth）と
なる。第２のチョッパ型コンパレータ４７Ｂにおけるノ
ードＮ５も２．３Ｖとなり、ノードＮ６，Ｎ７も２．５
Ｖ（ＣＭＯＳインバータ５６のしきい値電圧Ｖth）とな
る。このとき、ノードＮ８は２．５Ｖ（ＣＭＯＳインバ
ータ５４のしきい値電圧Ｖth）となる。
【００６８】次に、アナログスイッチＳ５がオンされ、
アナログスイッチＳ６〜Ｓ８がオフされる。すると、第
１のチョッパ型コンパレータ４７ＡにおけるノードＮ
５，Ｎ６，Ｎ７はそれぞれ２．４Ｖ、２．６Ｖ、２．０
Ｖとなる。第２のチョッパ型コンパレータ４７Ｂにおけ
るノードＮ５，Ｎ６，Ｎ７はそれぞれ２．０Ｖ、２．２
Ｖ、４．０Ｖとなる。従って、ノードＮ８は３．０｛＝
（４．０＋２．０）／２｝Ｖとなる。
【００６９】従って、図５の入出力特性から分かるよう
に、チョッパ型コンパレータ４７ＡはＨレベル（＝５．
０Ｖ）を出力し、チョッパ型コンパレータ４７ＢはＬレ
ベル（０Ｖ）を出力し、ＣＭＯＳインバータ５４はＬレ
ベル（０Ｖ）を出力する。
【００７０】さて、本実施の形態は、以下の効果があ
る。 （１）本形態の各コンパレータ４７，４８は２つのチョ
ッパ型コンパレータに対して分圧回路５３、ＣＭＯＳイ
ンバータ５４及びアナログスイッチＳ８を設けるだけの
構成によって判定信号を１つ増加させることができる。
そのため、従来、３つの判定信号を得るために必要であ
った３つのチョッパ型コンパレータと比較して、２つの
アナログスイッチ、１つのＣＭＯＳインバータを省略で
きるとともに、基準電圧生成回路における１つの抵抗を
省略でき、回路規模を縮小することができる。
【００７１】（２）また、３つの判定信号を得るために
従来の３つのチョッパ型コンパレータから１つのＣＭＯ
Ｓインバータを省略することができ、その分だけ消費電
流を低減することができる。
【００７２】（３）また、本形態の各コンパレータ４
７，４８の比較動作中において、各ＣＭＯＳインバータ
５６は反転増幅器として動作し、第１及び第２のチョッ
パ型コンパレータにそれぞれ入力される基準電圧の電位
差はｎ倍（本形態では５倍）に増幅される。増幅された
各ＣＭＯＳインバータ５６の出力電圧が容量５８，５９
によって２等分されてＣＭＯＳインバータ５４によって
比較される。そのため、オフセット電圧やノイズ等の影
響を小さくでき、判定精度を向上することができる。
【００７３】（４）また、分圧回路５３は直列に接続さ
れた２つの容量５８，５９からなるため、分圧回路５３
を小型化できるとともに、容量５８，５９が充電されて
しまうと充電電流は流れなくなるので消費電流を低減す
ることができる。
【００７４】（５）また、各コンパレータ４７，４８に
おいて、単位増幅段、判定回路及び中間値判定回路とし
てそれぞれＣＭＯＳインバータ５６，５７，５４を使用
しているため、回路規模を縮小化することができる。
【００７５】（６）本形態のＡ／Ｄコンバータ４５は、
コンパレータ４７，４８を用いて構成されているので、
消費電流を抑制しつつ高精度なアナログ−デジタル変換
を行うことができるとともに、回路規模の縮小化を図る
ことができる。また、ＤＳＰチップ４０はＡ／Ｄコンバ
ータ４５を備えているので、消費電流を抑制しつつ高精
度なアナログ−デジタル変換を行うことができ、ＤＳＰ
チップ４０の小型化を図ることができる。
【００７６】［第２の実施の形態］次に、本発明の第２
の実施の形態を図７に従って説明する。なお、重複説明
を避けるため、図１において説明したものと同じ要素に
ついては、同じ参照番号が付されている。
【００７７】本形態のコンパレータ６０は、前記コンパ
レータ４７，４８に代えて前記Ａ／Ｄコンバータ４５に
使用できる。コンパレータ６０は、前記第１及び第２の
チョッパ型コンパレータ４７Ａ，４７Ｂ、分圧回路６
１、中間値判定回路としての３つのＣＭＯＳインバータ
６７〜６９及び第２のリセット手段としての３つのアナ
ログスイッチＳ９〜Ｓ１１を備える。
【００７８】分圧回路６１は第１及び第２のチョッパ型
コンパレータ４７Ａ，４７ＢのＣＭＯＳインバータ５６
の出力端子間に直列に接続された複数（本形態では４
個）の容量６２〜６５からなる。分圧回路６１は容量６
２〜６５によって両ＣＭＯＳインバータ５６の出力電圧
を分圧し、互いに隣接する容量６２〜６５間のノードＮ
９〜Ｎ１１からその分圧電圧をＣＭＯＳインバータ６７
〜６９にそれぞれに供給する。
【００７９】ＣＭＯＳインバータ６７の入出力端子はア
ナログスイッチＳ９を介して接続され、ＣＭＯＳインバ
ータ６８の入出力端子はアナログスイッチＳ１０を介し
て接続され、さらにＣＭＯＳインバータ６９の入出力端
子はアナログスイッチＳ１１を介して接続される。アナ
ログスイッチＳ９〜Ｓ１１は前記アナログスイッチＳ
５，Ｓ６と同様の構成であり、前記制御信号ＣＳ２に基
づいてオンオフ制御される。アナログスイッチＳ９〜Ｓ
１１は前記アナログスイッチＳ６がオンするのに同期し
てＨレベルの制御信号ＣＳ２に基づいてオンされる。
【００８０】アナログスイッチＳ９〜Ｓ１１がオンされ
ると、ＣＭＯＳインバータ６７〜６９の入出力端子は短
絡され、入出力電圧はしきい値電圧Ｖthにリセットされ
る。アナログスイッチＳ９〜Ｓ１１がオフされると、Ｃ
ＭＯＳインバータ６７〜６９は分圧回路６１からそれぞ
れ入力した分圧電圧を反転増幅することにより、基準電
圧ＶＲ１０と基準電圧ＶＲ１１との電位差を４等分した
電圧に対応するＨレベル又はＬレベルの判定信号をそれ
ぞれ出力する。
【００８１】さて、本実施の形態は、以下の効果があ
る。 （１）本形態のコンパレータ６０は２つのチョッパ型コ
ンパレータに対して分圧回路６１、３つのＣＭＯＳイン
バータ６７〜６９及び３つのアナログスイッチＳ９〜Ｓ
１１を設けるだけの構成によって判定信号を３つ増加さ
せることができる。そのため、従来、５つの判定信号を
得るために必要であった５つのチョッパ型コンパレータ
と比較して、６つのアナログスイッチ、３つのＣＭＯＳ
インバータを省略できるとともに、基準電圧生成回路に
おける抵抗の個数を低減でき、回路規模のより一層の縮
小化を図ることができる。
【００８２】（２）また、５つの判定信号を得るために
従来の５つのチョッパ型コンパレータから３つのＣＭＯ
Ｓインバータを省略することができ、その分だけ消費電
流を低減することができる。
【００８３】（３）また、本形態のコンパレータ６０に
おいてもオフセット電圧やノイズ等の影響を小さくで
き、判定精度を向上することができる。なお、本発明は
次のように任意に変更して具体化することも可能であ
る。
【００８４】（１）上記各形態では、直列型（フラッシ
ュ型）Ａ／Ｄコンバータに具体化したが、直並列型（ハ
ーフフラッシュ型）Ａ／Ｄコンバータに具体化してもよ
い。 （２）単位増幅段、判定回路及び中間値判定回路を、Ｃ
ＭＯＳインバータに代えて差動増幅回路としてもよい。
【００８５】
【発明の効果】以上詳述したように本発明によれば、消
費電流を抑制しつつ高精度な電圧比較を行うことができ
るとともに、回路規模の縮小化を図ることができるコン
パレータ、このコンパレータを用いた分解能が高いＡ／
Ｄコンバータ、及び小型化を図った半導体装置を提供す
ることができる。
【図面の簡単な説明】
【図１】第１の形態のＡ／Ｄコンバータの回路図
【図２】第１の形態のＤＳＰチップを示す概略構成図
【図３】アナログスイッチを示す回路図
【図４】アナログスイッチの動作タイミングを示す波形
図
【図５】ＣＭＯＳインバータの入出力特性を示す線図
【図６】ＣＭＯＳインバータの消費電流特性を示す線図
【図７】第２の形態のコンパレータの回路図
【図８】従来のＡ／Ｄコンバータの回路図
【図９】従来の別のＡ／Ｄコンバータの回路図
【符号の説明】
４６ 基準電圧生成回路 ４７，４８，６０ コンパレータ ４７Ａ，４８Ａ 第１のチョッパ型コンパレータ ４７Ｂ，４８Ｂ 第２のチョッパ型コンパレータと、 ５０ エンコーダ ５４ 中間値判定回路としてのＣＭＯＳインバータ ５６ 単位増幅段としてのＣＭＯＳインバータ ５７ 判定回路としてのＣＭＯＳインバータ ５８，５９，６１〜６５ 容量 Ｓ７ 第１のリセット手段としてのアナログスイッチ Ｓ８，Ｓ９〜Ｓ１１ 第２のリセット手段としてのアナ
ログスイッチ ＶＡｉ アナログ入力電圧 ＶＲ２ 基準電圧 ＶＲＨ 高電位基準電圧 ＶＲＬ 低電位基準電圧

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 アナログ入力電圧と基準電圧とを比較し
    て判定信号を出力するコンパレータであって、 直列に接続された単位増幅段と判定回路とを備え、前記
    アナログ入力電圧と第１の基準電圧とを切り換えて前記
    単位増幅段に入力することにより前記判定回路から判定
    信号を出力する第１のチョッパ型コンパレータと、 直列に接続された単位増幅段と判定回路とを備え、前記
    アナログ入力電圧と第２の基準電圧とを切り換えて前記
    単位増幅段に入力することにより前記判定回路から判定
    信号を出力する第２のチョッパ型コンパレータと、 前記第１のチョッパ型コンパレータの単位増幅段の出力
    電圧及び前記第２のチョッパ型コンパレータの単位増幅
    段の出力電圧に基づいて、前記第１及び第２の基準電圧
    の間の電圧値に対応する判定信号を出力する少なくとも
    １つの中間値判定回路とを備えるコンパレータ。
  2. 【請求項２】 前記第１のチョッパ型コンパレータの単
    位増幅段の出力端子及び前記第２のチョッパ型コンパレ
    ータの単位増幅段の出力端子間に接続され、かつ、該両
    単位増幅段の出力電圧を分圧し、その分圧電圧を前記中
    間値判定回路に供給するための分圧回路を備える請求項
    １に記載のコンパレータ。
  3. 【請求項３】 前記分圧回路は、前記第１のチョッパ型
    コンパレータの単位増幅段の出力端子及び前記第２のチ
    ョッパ型コンパレータの単位増幅段の出力端子間に直列
    に接続された複数の容量からなり、各容量間から分圧電
    圧を出力する請求項２に記載のコンパレータ。
  4. 【請求項４】 前記単位増幅段はＣＭＯＳインバータで
    構成され、該単位増幅段の入出力を短絡することにより
    リセットするための第１のリセット手段を備える請求項
    １〜３のいずれか一項にコンパレータ。
  5. 【請求項５】 前記判定回路はＣＭＯＳインバータで構
    成されている請求項１〜４のいずれか一項に記載のコン
    パレータ。
  6. 【請求項６】 前記中間値判定回路はＣＭＯＳインバー
    タで構成され、該中間値判定回路の入出力を短絡するこ
    とによりリセットするための第２のリセット手段を備え
    る請求項１〜５のいずれか一項にコンパレータ。
  7. 【請求項７】 複数の異なるアナログ電圧を基準電圧と
    して出力する基準電圧生成回路と、 請求項１〜６のいずれか一項に記載のコンパレータであ
    って、前記複数の基準電圧とアナログ入力電圧とを比較
    して複数の判定信号を出力するための少なくとも一つの
    コンパレータと、 前記コンパレータから出力される判定信号をデジタル信
    号に変換するためのエンコーダとを備えるアナログ−デ
    ジタルコンバータ。
  8. 【請求項８】 請求項７に記載のアナログ−デジタルコ
    ンバータを備えた半導体装置。
  9. 【請求項９】 アナログ入力電圧と基準電圧とを比較し
    て判定信号を出力する電圧比較方法であって、 単位増幅段と判定回路とが直列に接続された第１のチョ
    ッパ型コンパレータにおいて、前記アナログ入力電圧と
    第１の基準電圧とを切り換えて前記単位増幅段に入力す
    ることにより前記判定回路から判定信号を出力し、 単位増幅段と判定回路とが直列に接続された第２のチョ
    ッパ型コンパレータにおいて、前記アナログ入力電圧と
    第２の基準電圧とを切り換えて前記単位増幅段に入力す
    ることにより前記判定回路から判定信号を出力するとと
    もに、 前記第１のチョッパ型コンパレータの単位増幅段の出力
    電圧及び前記第２のチョッパ型コンパレータの単位増幅
    段の出力電圧に基づいて、前記第１及び第２の基準電圧
    の間の電圧値に対応する判定信号を出力する電圧比較方
    法。
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