JPH063455Y2 - Ｃｐｕ内蔵ｒａｍのバックアップ装置 - Google Patents

Description

【考案の詳細な説明】 （産業上の利用分野） 本考案は、ＣＰＵ内蔵ＲＡＭのバックアップ装置に関
し、特に、バックアップのための電流を抑えて、バック
アップ用バッテリの消費電力を低減させるのに好適なＣ
ＰＵ内蔵ＲＡＭのバックアップ装置に関する。

（従来の技術） マイクロコンピュータで構築されたシステムにおいて、
システムの電源が切られた場合にも、ＲＡＭの記憶内容
を保持しておく必要が生じることがあり、このような場
合に対処できるように、通常、ＲＡＭをバッテリでバッ
クアップして、該ＲＡＭの記憶内容が書き変わることの
ないようにしている。

一方、マイクロコンピュータでシステムを構築する際に
は、システムの小形化のため、部品を実装する基板の面
積が大きくならないように、ＲＯＭおよびＲＡＭが内蔵
されたＣＰＵを使用したいという要望があった。

このようなＲＯＭおよびＲＡＭが内蔵されたＣＰＵにお
いて、ＲＡＭをバックアップするためにはＣＰＵにバッ
クアップ電力を供給する必要があった。

第４図は、ＣＰＵがバッテリでバックアップされた従来
技術の一例である。同図において、ＣＰＵ１の電源端子
（Ｖｃｃ端子）には、それぞれダイオードＤ２，Ｄ１を
介して、電圧５Ｖのシステム電源（符号なし）と、電圧
３Ｖのバックアップ用バッテリ２および３とが接続され
ている。また、ＣＰＵ１の発振回路の接続端子ＸINおよ
びＸOUTには、水晶振動子４ａが接続されている。

上記従来技術において、システム電源が切られると、Ｃ
ＰＵ１のＶｃｃ端子には、バッテリ２，３によってバッ
クアップ電圧が印加され、ＣＰＵ１に内蔵されたＲＡＭ
の記憶内容が書き変えられずに保持される。

（考案が解決しようとする課題） 上記従来技術では、ＣＰＵ１にバックアップ電圧が印加
されると、水晶振動子４ａの振動数に応じたクロック信
号がＣＰＵ１に取込まれ、ＲＡＭだけでなくＣＰＵ１ま
でもが動作してしまい、その結果、多大なバックアップ
電流が流れてバックアップ用バッテリ２，３の寿命が極
端に短くなるという問題点があった。

このような問題点に対して、ソフトウェアによる“スト
ップ命令”でＣＰＵ１の動作を強制的に止めてしまう方
法がとられることがあった。しかし、この方法ではクロ
ック信号そのものを止めるものではないため、ストップ
命令をリセットするための入力端子に静電気ノイズ等が
加わると、ＣＰＵ１の動作が再開してしまうことがあっ
た。したがって、該ソフトウエアによる方法でも、多大
なバックアップ電流が流れる結果となり、実用的には問
題があった。

このような問題点があるために、実際のシステム構成で
は、ＣＰＵの外部にＲＡＭを設けて、電源を切った時に
は、該外部ＲＡＭをバッテリでバックアップすること
で、ＲＡＭの記憶内容を保持できるＮＶＭ（不揮発性メ
モリ）を実現していた。

このように、ＣＰＵの外部にＲＡＭを設けるようにすれ
ばＲＡＭのバックアップは可能であるが、基板面積を削
減したいという要望に関しては、依然としてこれを満足
できないという問題点が残っていた。

また、新たにバックアップ用バッテリを組み込んだ際
に、ＣＰＵ内部回路の不安定状態によりシステム電源投
入時まで多くの電力が消費されてしまいバッテリの寿命
が短くなるという問題点があった。

本考案の目的は、上記従来技術の問題点を解消し、余分
な電力を消費しないで、ＲＡＭをバッテリでバックアッ
プできるＣＰＵ内蔵ＲＡＭのバックアップ装置を提供す
ることにある。。

（課題を解決するための手段および作用） 前記の問題点を解決し、目的を達成するために、本考案
は、ＲＡＭを内蔵したＣＰＵと、このＣＰＵを含むシス
テムに電源を供給するシステム電源と、バックアップ用
バッテリと、前記システム電源と前記バックアップ用バ
ッテリとに各々接続され、前記システム電源が投入され
ている場合は該システム電源から前記ＣＰＵに電力を供
給するとともに、前記システム電源が遮断されている場
合は前記バックアップ用バッテリから前記ＣＰＵに電力
を供給する電源切換手段と、前記システム電源が遮断さ
れている場合にリセット信号を前記ＣＰＵに与えるパワ
ーモニタと、前記バックアップ用バッテリ電源が投入さ
れると所定時間幅の制御信号を出力するイニシャルリセ
ット回路と、クロック信号を生成して前記ＣＰＵに与え
る発振回路と、この発振回路を制御し、前記システム電
源が投入されている場合または前記イニシャルリセット
回路からの所定時間幅の制御信号が出力されている場合
に前記ＣＰＵにクロック信号を与える発振回路制御手段
とを備え、前記ＣＰＵは、バックアップ用バッテリが新
たに組み込まれた際に該バックアップ用バッテリからの
電力により、前記パワーモニタのリセット信号と前記発
振回路のクロック信号とに基づいて内部回路のリセット
動作を行う点に特徴がある。

上記構成を有する本考案では、システム電源が切られる
と、ＣＰＵにバックアップ電源が供給され、該ＣＰＵに
内蔵されているＲＡＭがバックアップされる。一方、発
振回路の電源はシステム電源が切られると共に供給され
なくなるので、ＣＰＵにクロック信号が供給されなくな
り、ＣＰＵは動作しない。

また、新たにバックアップ用バッテリを組み込む際にバ
ッテリからの電力により、前記パワーモニタのリセット
信号と前記発振回路のクロック信号とに基づいてＣＰＵ
内部回路のリセット動作を行う。

（実施例） 以下に図面を参照して、本考案の一実施例を説明する。

第１図は本実施例の回路図である。同図において、ＣＰ
Ｕ１はＲＡＭ（図示せず）を内蔵している。該ＣＰＵ１
のＶｃｃ端子には、ダイオードＤ１，Ｄ２を介して、そ
れぞれバックアップ用バッテリ２，３と、システム電源
とが接続されている。リセット端子にはパワーモニタ５
が接続され、該パワーモニタ５にはシステム電源が接続
されている。

パワーモニタ５は、システム電源投入時およびシステム
電源降下時に、前記ＣＰＵ１にリセット信号を出力す
る。

イニシャルリセット回路６は、インバータ６ａと、抵抗
６ｂ，６Ｃおよびコンデンサ６ｄとから構成されてい
る。該イニシャルリセット回路６にはバッテリ２，３の
電圧が印加され、イニシャルリセット回路６のインバー
タ６ａの出力は、発振回路４に入力され、ダイオードＤ
４を介してインバータ４ｂに印加される電源電圧とな
る。

発振回路４は、水晶振動子４ａ，インバータ４ｂ，抵抗
４ｃ，コンデンサ４ｄ，４ｅ，ダイオードＤ３，Ｄ４か
ら構成されている。該発振回路４は、システム電源の電
圧またはイニシャルリセット回路６からの出力電圧によ
ってＣＰＵ１にクロック信号を出力する。

ＣＰＵ１のＶｃｃ端子およびＶｓｓ端子間には、静電ノ
イズ等によるラッチアップ防止のためにツェナーダイオ
ード７が接続されている。

上記構成の本実施例は、次のように動作する。第２図は
本実施例の動作のタイミングチャートである。

同図に示されたように、システムが完成された後、バッ
テリ２，３がシステムに組込まれると、イニシャルリセ
ット回路６に３Ｖの電圧が印加されるが、インバータ６
ａの出力は、抵抗６ｂ，６ｃおよびコンデンサ６ｄから
成る時定数回路で決定される時間τだけ遅れるので、発
振回路４のインバータ４ｂには、該遅れ時間τが経過す
るまでハイ（Ｈ）の電圧が印加され、発振回路４はＣＰ
Ｕ１にクロック信号を出力する。

時間τの経過後、イニシャルリセット回路６の出力、す
なわち、発振回路４のインバータ４ｂの入力はロー
（Ｌ）に変化し、ＣＰＵ１へのクロック信号の供給は停
止される。

このように、前記イニシャルリセット回路６は、バッテ
リ２，３がシステムに組込まれた際に、予定の時間が経
過するまで、発振回路４からＣＰＵ１にクロック信号を
出力するためのもので、該クロック信号が出力されてい
る間に、ＣＰＵ１のリセット動作が行われる。

ＣＰＵ１のリセット動作が行われていないと、ポートの
設定が不定であり、バッテリ２，３の組込み後、システ
ム電源投入時までに多くの電力が消費され、バッテリの
寿命が短くなることがある。したがって、バッテリ組込
み後、リセット動作を行うことによって、ポートが入力
ポートに設定されるので、ＣＰＵ１と外部接続とがハイ
インピーダンスの状態になる。その結果、ＣＰＵ１の外
部回路とは実質的に断たれた状態になって、電流の漏洩
がなくなり無駄な電力を消費することがなくなる。

本実施例では上述のように、バッテリ２，３の組込み時
に、予定の時間だけ強制的にクロック信号が出力される
ので、ＣＰＵ１のリセット動作が確実に行われる。

次に、第３図に示したタイミングチャートに従って、シ
ステム電源が投入され、システムが稼動している時の動
作を説明する。

システム電源が投入されている間は、電圧５ＶがＣＰＵ
１のＶｃｃ端子，パワーモニタ５および発振回路４に印
加されていて、発振回路４から出力されたクロック信号
はＣＰＵ１に供給される。

システム電源が切られると、システム電源の電圧は、５
Ｖから徐々に降下する。そして、システム電源の電圧が
４Ｖにまで降下すると、パワーモニタ５の出力は０Ｖま
で一気に降下してリセット動作が開始される。システム
電源が0.7Ｖ程度に降下するまで発振回路４はクロック
信号をＣＰＵ１に出力する。クロック信号が出力されな
くなる時点までに、ＣＰＵ１のリセット動作は完了す
る。

システム電源が切られると、今度は、バックアップ用バ
ッテリ２，３の電圧がＶｃｃ端子に印加されるので、Ｃ
ＰＵ１に供給される電圧は、バッテリ２，３の電圧３Ｖ
に維持される。

一方、再びシステム電源が投入され該電源の電圧が0.7
Ｖ以上になると、発振回路４から出力されるクロック信
号がＣＰＵ１に組込まれ、所定時間後にパワーモニタ５
の出力は５Ｖになってリセットは解除される。

システム電源の電圧上昇に伴って、ＣＰＵ１に供給され
る電圧も５Ｖに復帰してくる。

以上の説明のように、本実施例では、ＣＰＵ１の外部に
設けられ、システム電源から供給される電力によって動
作する発振回路４からＣＰＵ１へクロック信号を供給す
るようにした。したがって、従来技術のようにＲＡＭの
バックアップ用バッテリ２，３から供給される電力によ
ってクロック信号がＣＰＵ１に供給されることはなくな
るので、システム電源が切られるとクロック信号の供給
は停止される。このように、バッテリ２，３からはＲＡ
Ｍのバックアップに必要な電流のみがＣＰＵ１に供給さ
れる。

なお、本実施例では、イニシャルリセット回路を設け
て、バッテリ組込み時のリセット動作を確実にするよう
にした例を示したが、該イニシャルリセット回路を設け
なくても、消費電力の少ないバックアップ装置としての
機能は果たせる。

すなわち、イニシャルリセット回路を設けた方が、バッ
テリ組込み後、直ちにリセット動作が行われるので、シ
ステム電源を投入するまでの消費電力が少なくなり、よ
りバッテリの寿命を延ばせることができるということで
ある。

（考案の効果） 以上の説明から明らかなように、本考案によれば、シス
テム電源が遮断された場合にＣＰＵにクロック信号の供
給を停止してＣＰＵの動作を停止するため、ＣＰＵに接
続されたバックアップ用バッテリがＲＡＭのバックアッ
プのみに使用されるので、バッテリの消耗の程度が緩や
かになり、十分に実用的なＣＰＵ内蔵ＲＡＭのバックア
ップ装置を実現できる。

また、新たにバックアップ用バッテリを組み込む際に、
バッテリからの電力により、前記パワーモニタのリセッ
ト信号と前記発振回路のクロック信号とに基づいてＣＰ
Ｕ内部回路のリセット動作を行うため、ＣＰＵ内部回路
の不安定状態によりシステム電源投入時まで多くの電力
が消費されてバッテリの寿命が短くなることを防止でき
る。

【図面の簡単な説明】

第１図は本考案の一実施例の回路図、第２図，第３図は
該実施例の動作タイミングを示すタイミングチャート、
第４図は従来技術の回路図である。 １…ＣＰＵ、２，３…バッテリ、４…発振回路、５…パ
ワーモニタ、６…イニシャルリセット回路

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】ＲＡＭを内蔵したＣＰＵと、 このＣＰＵを含むシステムに電源を供給するシステム電
   源と、 バックアップ用バッテリと、 前記システム電源と前記バックアップ用バッテリとに各
   々接続され、前記システム電源が投入されている場合は
   該システム電源から前記ＣＰＵに電力を供給するととも
   に、前記システム電源が遮断されている場合は前記バッ
   クアップ用バッテリから前記ＣＰＵに電力を供給する電
   源切換手段と、 前記システム電源が遮断されている場合にリセット信号
   を前記ＣＰＵに与えるパワーモニタと、 前記バックアップ用バッテリ電源が投入されると所定時
   間幅の制御信号を出力するイニシャルリセット回路と、 クロック信号を生成して前記ＣＰＵに与える発振回路
   と、 この発振回路を制御し、前記システム電源が投入されて
   いる場合または前記イニシャルリセット回路からの所定
   時間幅の制御信号が出力されている場合に前記ＣＰＵに
   クロック信号を与える発振回路制御手段とを備え、 前記ＣＰＵは、バックアップ用バッテリが新たに組み込
   まれた際に該バックアップ用バッテリからの電力によ
   り、前記パワーモニタのリセット信号と前記発振回路の
   クロック信号とに基づいて内部回路のリセット動作を行
   うことを特徴とするＣＰＵ内蔵ＲＡＭのバックアップ装
   置。