JPH06348513A - 割込制御装置 - Google Patents
割込制御装置Info
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- JPH06348513A JPH06348513A JP5140539A JP14053993A JPH06348513A JP H06348513 A JPH06348513 A JP H06348513A JP 5140539 A JP5140539 A JP 5140539A JP 14053993 A JP14053993 A JP 14053993A JP H06348513 A JPH06348513 A JP H06348513A
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- JP
- Japan
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- interrupt
- mpu
- history
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- Multi Processors (AREA)
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Abstract
(57)【要約】
【構成】 割込履歴保持器２０は、割り込み分配先のＭ
ＰＵ番号ｉと割り込み時刻を示すカウント値の履歴を記
憶する。割込分配器３０は、新たな割り込みが発生する
と、記憶されているＭＰＵ番号ｉとカウント値の履歴に
基づいて、例えば最新のＭＰＵ番号ｉのＭＰＵＭi に割
り込みを分配する。 【効果】 割り込み処理プログラムがキャッシュ・メモ
リＣi に存在する可能性の最も高いＭＰＵＭi にその割
り込み処理を行なわせることができ、割り込み処理のみ
を行う専用のＭＰＵを必要とせず、従来の装置に比して
割り込み処理を効率良く行うことができる。
ＰＵ番号ｉと割り込み時刻を示すカウント値の履歴を記
憶する。割込分配器３０は、新たな割り込みが発生する
と、記憶されているＭＰＵ番号ｉとカウント値の履歴に
基づいて、例えば最新のＭＰＵ番号ｉのＭＰＵＭi に割
り込みを分配する。 【効果】 割り込み処理プログラムがキャッシュ・メモ
リＣi に存在する可能性の最も高いＭＰＵＭi にその割
り込み処理を行なわせることができ、割り込み処理のみ
を行う専用のＭＰＵを必要とせず、従来の装置に比して
割り込み処理を効率良く行うことができる。
Description
【０００１】
【産業上の利用分野】本発明は、割込制御装置に関し、
特に所謂キャッシュ・メモリをそれぞれに具備する複数
の情報処理装置からなる情報処理システムにおいて、外
部からの割り込みに対する割り込み処理を効率良く行う
割込制御装置に関する。
特に所謂キャッシュ・メモリをそれぞれに具備する複数
の情報処理装置からなる情報処理システムにおいて、外
部からの割り込みに対する割り込み処理を効率良く行う
割込制御装置に関する。
【０００２】
【従来の技術】例えばキャッシュ・メモリをそれぞれに
具備する複数の情報処理装置、例えばマイクロプロセッ
サ（以下ＭＰＵという）からなる情報処理システムにお
いて、外部からの割り込み、例えばプリンタ、ハードデ
ィスク装置、キーボード、フロッピーディスク装置等の
入出力装置からの割り込み、通信のための割り込み、ア
プリケーションプログラムで発生する割り込み等に対す
る割り込み処理としては、下記（１）〜（３）に示す手
法等が知られている。
具備する複数の情報処理装置、例えばマイクロプロセッ
サ（以下ＭＰＵという）からなる情報処理システムにお
いて、外部からの割り込み、例えばプリンタ、ハードデ
ィスク装置、キーボード、フロッピーディスク装置等の
入出力装置からの割り込み、通信のための割り込み、ア
プリケーションプログラムで発生する割り込み等に対す
る割り込み処理としては、下記（１）〜（３）に示す手
法等が知られている。
【０００３】(1) 特定のＭＰＵに全ての割り込み処理を
行なわせる。 (2) 割り込みが発生した時点で、各ＭＰＵの負荷状態を
調べ、最も負荷が軽いＭＰＵに割り込み処理を行なわせ
る。 (3）各ＭＰＵの負荷情報を蓄積しておき、割り込みが発
生した時点で、最も負荷が軽いＭＰＵに割り込み処理を
行なわせる。
行なわせる。 (2) 割り込みが発生した時点で、各ＭＰＵの負荷状態を
調べ、最も負荷が軽いＭＰＵに割り込み処理を行なわせ
る。 (3）各ＭＰＵの負荷情報を蓄積しておき、割り込みが発
生した時点で、最も負荷が軽いＭＰＵに割り込み処理を
行なわせる。
【０００４】
【発明が解決しようとする課題】ところで、上述の特定
のＭＰＵが割り込み処理を行う手法では、そのＭＰＵが
他の情報処理と兼用であった場合、負荷状態によっては
割り込み処理の開始が遅れるという問題があった。一
方、そのＭＰＵを割り込み専用とすると、コストが上昇
するという問題があった。
のＭＰＵが割り込み処理を行う手法では、そのＭＰＵが
他の情報処理と兼用であった場合、負荷状態によっては
割り込み処理の開始が遅れるという問題があった。一
方、そのＭＰＵを割り込み専用とすると、コストが上昇
するという問題があった。
【０００５】上述の負荷が軽いＭＰＵで割り込み処理を
行う手法では、割り込みが発生した時点でのＭＰＵの負
荷が最も軽くても、キャッシュ・メモリに記憶されてい
るプログラムやデータ等の情報のうちの最も以前に参照
された情報をリプレースする所謂ＬＲＵ（Least Recent
ly Used)方式により、所謂ハンドラやドライバ等の割り
込み処理プログラムがキャッシュ・メモリ上に無いと、
主記憶装置やハードディスク装置等の二次記憶装置から
割り込み処理プログラムをキャッシュ・メモリに転送し
なければならず、割り込み処理の開始が遅れると共に、
システム・バスのトラフィックが増加するという問題が
あった。
行う手法では、割り込みが発生した時点でのＭＰＵの負
荷が最も軽くても、キャッシュ・メモリに記憶されてい
るプログラムやデータ等の情報のうちの最も以前に参照
された情報をリプレースする所謂ＬＲＵ（Least Recent
ly Used)方式により、所謂ハンドラやドライバ等の割り
込み処理プログラムがキャッシュ・メモリ上に無いと、
主記憶装置やハードディスク装置等の二次記憶装置から
割り込み処理プログラムをキャッシュ・メモリに転送し
なければならず、割り込み処理の開始が遅れると共に、
システム・バスのトラフィックが増加するという問題が
あった。
【０００６】また、例えば所謂ＵＮＩＸ等のオペレーシ
ョン・システム（Ｏ／Ｓ）が複数のＭＰＵの負荷分散を
動的に調整するために介入することが難しいという問題
があった。
ョン・システム（Ｏ／Ｓ）が複数のＭＰＵの負荷分散を
動的に調整するために介入することが難しいという問題
があった。
【０００７】本発明は、このような実情に鑑みてなされ
たものであり、割り込み処理のみを行う専用の情報処理
装置を必要とせず、また、従来の装置に比して割り込み
処理効率を高くすることができる割込制御装置の提供を
目的とする。
たものであり、割り込み処理のみを行う専用の情報処理
装置を必要とせず、また、従来の装置に比して割り込み
処理効率を高くすることができる割込制御装置の提供を
目的とする。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、本発明に係る第１の割込制御装置は、それぞれ記憶
手段を備えた複数の情報処理装置から成る情報処理シス
テムにおける割込制御装置であって、割り込みを複数の
情報処理装置に分配する際に、割り込み分配先と割り込
み時刻の履歴に基づいて割り込みを分配することを特徴
とする。
に、本発明に係る第１の割込制御装置は、それぞれ記憶
手段を備えた複数の情報処理装置から成る情報処理シス
テムにおける割込制御装置であって、割り込みを複数の
情報処理装置に分配する際に、割り込み分配先と割り込
み時刻の履歴に基づいて割り込みを分配することを特徴
とする。
【０００９】また、本発明に係る第２の割込制御装置
は、第１の割込制御装置において、複数の情報処理装置
が、割り込み分配先と割り込み時刻の履歴をアクセスす
ることを特徴する。
は、第１の割込制御装置において、複数の情報処理装置
が、割り込み分配先と割り込み時刻の履歴をアクセスす
ることを特徴する。
【００１０】また、本発明に係る第３の割込制御装置
は、第１の割込制御装置において、割り込み分配先を所
定の情報処理装置とすることを特徴とする。
は、第１の割込制御装置において、割り込み分配先を所
定の情報処理装置とすることを特徴とする。
【００１１】
【作用】本発明に係る第１の割込制御装置では、割り込
みを複数の情報処理装置に分配する際に、割り込み分配
先と割り込み時刻の履歴に基づいて割り込みを分配す
る。
みを複数の情報処理装置に分配する際に、割り込み分配
先と割り込み時刻の履歴に基づいて割り込みを分配す
る。
【００１２】本発明に係る第２の割込制御装置では、複
数の情報処理装置が、割り込み分配先と割り込み時刻の
履歴をアクセスして書き換える。
数の情報処理装置が、割り込み分配先と割り込み時刻の
履歴をアクセスして書き換える。
【００１３】本発明に係る第３の割込制御装置では、例
えば電源投入時等において、割り込み分配先を所定の情
報処理装置とする。
えば電源投入時等において、割り込み分配先を所定の情
報処理装置とする。
【００１４】
【実施例】以下、本発明を適用した割込制御装置の一実
施例を図面を参照しながら説明する。図１は、本発明を
適用した割込制御装置の構成を示すブロック図であり、
図２は、上記割込制御装置を用いた情報処理システムの
構成を示すブロック図である。
施例を図面を参照しながら説明する。図１は、本発明を
適用した割込制御装置の構成を示すブロック図であり、
図２は、上記割込制御装置を用いた情報処理システムの
構成を示すブロック図である。
【００１５】まず、情報処理システムについて説明す
る。情報処理システムは、図２に示すように、それぞれ
キャッシュ・メモリＣi （ｉ＝１〜ｎ）を備えた複数の
情報処理装置、例えばマイクロプロセッサ（以下ＭＰＵ
という）Ｍi と、割り込み処理プログラム等の情報を記
憶する主記憶装置１と、プリンタ、ハードディスク装置
等の入出力装置２を制御する入出力制御装置３と、該入
出力制御装置３等からの割り込みを上記複数のＭＰＵＭ
i に分配する割込制御装置１０と、上記各装置間を接続
するシステム・バス５とから構成される。
る。情報処理システムは、図２に示すように、それぞれ
キャッシュ・メモリＣi （ｉ＝１〜ｎ）を備えた複数の
情報処理装置、例えばマイクロプロセッサ（以下ＭＰＵ
という）Ｍi と、割り込み処理プログラム等の情報を記
憶する主記憶装置１と、プリンタ、ハードディスク装置
等の入出力装置２を制御する入出力制御装置３と、該入
出力制御装置３等からの割り込みを上記複数のＭＰＵＭ
i に分配する割込制御装置１０と、上記各装置間を接続
するシステム・バス５とから構成される。
【００１６】そして、割込制御装置１０は、外部からの
割り込みを複数のＭＰＵＭi の１つに分配する際に、過
去の割り込み分配先と割り込み時刻の履歴に基づいて、
新たな割り込みをシステム・バス５を介して分配するよ
うになっている。そして、割り込みが分配されたＭＰＵ
Ｍi は、具備するキャッシュ・メモリＣi にその分配さ
れた割り込み処理に対する割り込み処理プログラム、例
えばハードディスク装置の所謂ハンドラ等が存在すると
きは、その割り込み処理プログラムを実行し、存在しな
いときは、例えば主記憶装置１から割り込み処理プログ
ラムをキャッシュ・メモリＣi に転送してから実行する
ようになっている。なお、キャッシュ・メモリＣi の制
御方式としては、記憶されているプログラムやデータ等
の情報のうちの最も以前に参照された情報をリプレース
（置換）する所謂ＬＲＵ（LeastRecently Used)方式が
用いられている。
割り込みを複数のＭＰＵＭi の１つに分配する際に、過
去の割り込み分配先と割り込み時刻の履歴に基づいて、
新たな割り込みをシステム・バス５を介して分配するよ
うになっている。そして、割り込みが分配されたＭＰＵ
Ｍi は、具備するキャッシュ・メモリＣi にその分配さ
れた割り込み処理に対する割り込み処理プログラム、例
えばハードディスク装置の所謂ハンドラ等が存在すると
きは、その割り込み処理プログラムを実行し、存在しな
いときは、例えば主記憶装置１から割り込み処理プログ
ラムをキャッシュ・メモリＣi に転送してから実行する
ようになっている。なお、キャッシュ・メモリＣi の制
御方式としては、記憶されているプログラムやデータ等
の情報のうちの最も以前に参照された情報をリプレース
（置換）する所謂ＬＲＵ（LeastRecently Used)方式が
用いられている。
【００１７】入出力装置２は、例えばプリンタ、ハード
ディスク装置、キーボード、フロッピーディスク装置等
からなり、入出力制御装置３は、入出力装置２からの割
り込み、通信のための割り込み、アプリケーションプロ
グラムの割り込み等の外部からの割り込みが発生する
と、割込信号を割込制御装置１０に供給する。
ディスク装置、キーボード、フロッピーディスク装置等
からなり、入出力制御装置３は、入出力装置２からの割
り込み、通信のための割り込み、アプリケーションプロ
グラムの割り込み等の外部からの割り込みが発生する
と、割込信号を割込制御装置１０に供給する。
【００１８】割込制御装置１０は、例えば図１に示すよ
うに、割り込み分配先と割り込み時刻の履歴を記憶する
割込履歴保持器２０と、該割込履歴保持器２０に記憶さ
れている割り込み分配先と割り込み時刻の履歴に基づい
て、割り込みを上記複数のＭＰＵＭi に分配する割込分
配器３０とから構成される。
うに、割り込み分配先と割り込み時刻の履歴を記憶する
割込履歴保持器２０と、該割込履歴保持器２０に記憶さ
れている割り込み分配先と割り込み時刻の履歴に基づい
て、割り込みを上記複数のＭＰＵＭi に分配する割込分
配器３０とから構成される。
【００１９】そして、割込履歴保持器２０は、割り込み
の種類別に、割り込み分配先と割り込み時刻の履歴を保
持しており、割込分配器３０は、新たな割り込みが発生
し、入出力制御装置３から割込信号が供給されると、割
込履歴保持器２０に保持されている履歴に基づいて、こ
の割り込みに対する割り込み処理プログラムがキャッシ
ュ・メモリＣi に存在する可能性が最も高いＭＰＵＭi
に割り込みを分配するようになっている。
の種類別に、割り込み分配先と割り込み時刻の履歴を保
持しており、割込分配器３０は、新たな割り込みが発生
し、入出力制御装置３から割込信号が供給されると、割
込履歴保持器２０に保持されている履歴に基づいて、こ
の割り込みに対する割り込み処理プログラムがキャッシ
ュ・メモリＣi に存在する可能性が最も高いＭＰＵＭi
に割り込みを分配するようになっている。
【００２０】具体的には、割込履歴保持器２０は、割り
込み種類別に例えば図３に示すように、例えば最新の過
去３回分の割り込み分配先を示すＭＰＵ番号ｉを記憶す
るレジスタ２１ａ、２２ａ、２３ａと、該レジスタ２１
ａ〜２３ａに記憶されている各ＭＰＵ番号ｉにそれぞれ
対応し、その割り込み時刻を記憶するためのインターバ
ル・タイマ２１ｂ、２２ｂ、２３ｂと、上記レジスタ２
１ａ〜２３ａ、インターバル・タイマ２１ｂ〜２３ｂを
制御する制御回路２４とを備える。
込み種類別に例えば図３に示すように、例えば最新の過
去３回分の割り込み分配先を示すＭＰＵ番号ｉを記憶す
るレジスタ２１ａ、２２ａ、２３ａと、該レジスタ２１
ａ〜２３ａに記憶されている各ＭＰＵ番号ｉにそれぞれ
対応し、その割り込み時刻を記憶するためのインターバ
ル・タイマ２１ｂ、２２ｂ、２３ｂと、上記レジスタ２
１ａ〜２３ａ、インターバル・タイマ２１ｂ〜２３ｂを
制御する制御回路２４とを備える。
【００２１】そして、ＭＰＵＭi の最大個数ｎを例えば
３２とすると、レジスタ２１ａ〜２３ａは、それぞれ６
ビットからなり、割り込み分配先のＭＰＵ番号ｉを最も
近い過去、その前、更にその前の順に例えば２進数で記
憶する。すなわち、後述するように割込分配器３０で新
たな分配先が決定されると、制御回路２４は、ロード信
号をレジスタ２１ａに供給すると共に、シフト信号をレ
ジスタ２２ａ、２３ａに供給する。このとき、レジスタ
２１ａには割込分配器３０から新たな分配先のＭＰＵ番
号ｉが供給されており、レジスタ２１ａはこのＭＰＵ番
号ｉを記憶すると共に、レジスタ２１ａ、２２ａはそれ
ぞれに記憶しているＭＰＵ番号ｉをレジスタ２２ａ、２
３ａに順次シフトする。この結果、レジスタ２１ａ〜２
３ａには、最新の過去３回分の割り込み分配先のＭＰＵ
番号ｉが新しい順に記憶される。
３２とすると、レジスタ２１ａ〜２３ａは、それぞれ６
ビットからなり、割り込み分配先のＭＰＵ番号ｉを最も
近い過去、その前、更にその前の順に例えば２進数で記
憶する。すなわち、後述するように割込分配器３０で新
たな分配先が決定されると、制御回路２４は、ロード信
号をレジスタ２１ａに供給すると共に、シフト信号をレ
ジスタ２２ａ、２３ａに供給する。このとき、レジスタ
２１ａには割込分配器３０から新たな分配先のＭＰＵ番
号ｉが供給されており、レジスタ２１ａはこのＭＰＵ番
号ｉを記憶すると共に、レジスタ２１ａ、２２ａはそれ
ぞれに記憶しているＭＰＵ番号ｉをレジスタ２２ａ、２
３ａに順次シフトする。この結果、レジスタ２１ａ〜２
３ａには、最新の過去３回分の割り込み分配先のＭＰＵ
番号ｉが新しい順に記憶される。
【００２２】インターバル・タイマ２１ｂ〜２３ｂはそ
れぞれ、例えば１０ビットのカウンタからなり、制御回
路２４から例えば１０ms毎に供給されるディクリメント
信号により、カウント値を１減算（カウント・ダウン）
する。また、インターバル・タイマ２１ｂは、制御回路
２４から供給されるロード信号により、初期値として１
０ビット全部が１である値（１０２３）にセットされる
と共に、インターバル・タイマ２１ｂ、２２ｂは、制御
回路２４から供給されるシフト信号により、それぞれカ
ウント値をレジスタ２２ｂ、２３ｂに順次シフトする。
この結果、インターバル・タイマ２１ｂ〜２３ｂには、
レジスタ２１ａ〜２３ａに記憶されている各ＭＰＵ番号
ｉにそれぞれ対応し、新たな割り込みが発生した時刻を
基準にした最新の過去３回分の割り込み時刻を示すカウ
ント値が新しい順に記憶される。
れぞれ、例えば１０ビットのカウンタからなり、制御回
路２４から例えば１０ms毎に供給されるディクリメント
信号により、カウント値を１減算（カウント・ダウン）
する。また、インターバル・タイマ２１ｂは、制御回路
２４から供給されるロード信号により、初期値として１
０ビット全部が１である値（１０２３）にセットされる
と共に、インターバル・タイマ２１ｂ、２２ｂは、制御
回路２４から供給されるシフト信号により、それぞれカ
ウント値をレジスタ２２ｂ、２３ｂに順次シフトする。
この結果、インターバル・タイマ２１ｂ〜２３ｂには、
レジスタ２１ａ〜２３ａに記憶されている各ＭＰＵ番号
ｉにそれぞれ対応し、新たな割り込みが発生した時刻を
基準にした最新の過去３回分の割り込み時刻を示すカウ
ント値が新しい順に記憶される。
【００２３】ところで、電源投入時には、レジスタ２１
ａには特定のＭＰＵ番号ｉが記憶されると共に、インタ
ーバル・タイマ２１ｂのカウント値は１０２３にセット
される。
ａには特定のＭＰＵ番号ｉが記憶されると共に、インタ
ーバル・タイマ２１ｂのカウント値は１０２３にセット
される。
【００２４】割込分配器３０は、例えば図４に示すよう
に、上記割り込みの種類毎に設けられた割込履歴保持器
２０からの割り込み分配先を示すＭＰＵ番号ｉと割り込
み時刻を示すカウント値の履歴に基づいて、割り込みの
種類毎に割り込み分配先のＭＰＵ番号ｉを選択するＭＰ
Ｕ選択器３１と、該ＭＰＵ選択器３１から供給される複
数の割り込み分配先のＭＰＵ番号ｉに優先度を付ける優
先度制御器３２と、該優先度制御器３２からの割り込み
分配先のＭＰＵ番号ｉを上記システム・バス５で採用さ
れているパケット・フォーマットに変換するパケット生
成器３３とを備える。
に、上記割り込みの種類毎に設けられた割込履歴保持器
２０からの割り込み分配先を示すＭＰＵ番号ｉと割り込
み時刻を示すカウント値の履歴に基づいて、割り込みの
種類毎に割り込み分配先のＭＰＵ番号ｉを選択するＭＰ
Ｕ選択器３１と、該ＭＰＵ選択器３１から供給される複
数の割り込み分配先のＭＰＵ番号ｉに優先度を付ける優
先度制御器３２と、該優先度制御器３２からの割り込み
分配先のＭＰＵ番号ｉを上記システム・バス５で採用さ
れているパケット・フォーマットに変換するパケット生
成器３３とを備える。
【００２５】さらに、ＭＰＵ選択器３１は、例えば上述
の図４に示すように、所謂ディフォルト時の割り込み分
配先のＭＰＵ番号ｉを割り込みの種類別に記憶している
ディフォルト・レジスタ３１ａと、割り込みの種類毎に
設けられ、上記割込履歴保持器２０からの割り込み分配
先のＭＰＵ番号ｉと割り込み時刻を示すカウント値、デ
ィフォルト・レジスタ３１ａからのＭＰＵ番号ｉに基づ
いて割り込み分配先のＭＰＵｉを選択する選択器Ｓ
j （ｊ＝１〜ｍ、ｍは割り込みの種類の数を表す）とか
ら構成される。
の図４に示すように、所謂ディフォルト時の割り込み分
配先のＭＰＵ番号ｉを割り込みの種類別に記憶している
ディフォルト・レジスタ３１ａと、割り込みの種類毎に
設けられ、上記割込履歴保持器２０からの割り込み分配
先のＭＰＵ番号ｉと割り込み時刻を示すカウント値、デ
ィフォルト・レジスタ３１ａからのＭＰＵ番号ｉに基づ
いて割り込み分配先のＭＰＵｉを選択する選択器Ｓ
j （ｊ＝１〜ｍ、ｍは割り込みの種類の数を表す）とか
ら構成される。
【００２６】そして、選択器Ｓj は、新たな割り込みが
発生したとき、すなわち割込信号が供給されると、その
割り込みの種類に対応した割込履歴保持器２０のレジス
タ２１ａ〜２３ａから供給される過去３回分のＭＰＵ番
号ｉ及びインターバル・タイマ２１ｂ〜２３ｂから供給
される過去３回分の割り込み時刻を示すカウント値（割
り込み履歴）に基づいて、割り込み処理プログラムがキ
ャッシュ・メモリＣiに存在する可能性が最も高いＭＰ
Ｕ番号ｉを選択する。
発生したとき、すなわち割込信号が供給されると、その
割り込みの種類に対応した割込履歴保持器２０のレジス
タ２１ａ〜２３ａから供給される過去３回分のＭＰＵ番
号ｉ及びインターバル・タイマ２１ｂ〜２３ｂから供給
される過去３回分の割り込み時刻を示すカウント値（割
り込み履歴）に基づいて、割り込み処理プログラムがキ
ャッシュ・メモリＣiに存在する可能性が最も高いＭＰ
Ｕ番号ｉを選択する。
【００２７】具体的には、キャッシュ・メモリＣi の制
御には上述したようにＬＲＵ方式、すなわちキャッシュ
・メモリＣi が満杯のときに新たに命令（プログラム）
やデータをキャッシュ・メモリＣi に記憶（キャッシ
ュ）する際に、既にキャッシュされている命令の無効化
や、データの無効化あるいはメモリへの書き戻しを、最
後に参照された時刻が最も古いデータ等に対して行い、
そのデータ等が記憶されていた領域（所謂ブロック）を
新たなデータ等で置換（リプレース）する方式が採用さ
れている。
御には上述したようにＬＲＵ方式、すなわちキャッシュ
・メモリＣi が満杯のときに新たに命令（プログラム）
やデータをキャッシュ・メモリＣi に記憶（キャッシ
ュ）する際に、既にキャッシュされている命令の無効化
や、データの無効化あるいはメモリへの書き戻しを、最
後に参照された時刻が最も古いデータ等に対して行い、
そのデータ等が記憶されていた領域（所謂ブロック）を
新たなデータ等で置換（リプレース）する方式が採用さ
れている。
【００２８】すなわち、選択器Ｓj は、所謂参照の局所
性という性質を利用して、例えば割込履歴保持器２０の
レジスタ２１ａに記憶されている最新のＭＰＵ番号ｉ
や、レジスタ２１ａ〜２３ａに重複して記憶されている
割り込み処理プログラムの実行頻度が高いＭＰＵ番号ｉ
を選択し、そのＭＰＵ番号ｉを優先度制御器３２に供給
する。なお、例えば過去に起動されていない割り込み処
理プログラムに対しては、その種類に対応するレジスタ
２１ａ〜２３ａにＭＰＵ番号ｉが記憶されていないの
で、ディフォルト・レジスタ３１ａに記憶されている特
定のＭＰＵ番号ｉを選択する。また、例えばインターバ
ル・タイマ２１ｂのカウント値が小さいとき、すなわち
起動されたが、長い時間実行されていない割り込み処理
プログラムはキャッシュ・メモリＣi からリプレースさ
れている可能性が高いとしてディフォルト・レジスタ３
１ａに記憶されている特定のＭＰＵ番号ｉを選択する。
性という性質を利用して、例えば割込履歴保持器２０の
レジスタ２１ａに記憶されている最新のＭＰＵ番号ｉ
や、レジスタ２１ａ〜２３ａに重複して記憶されている
割り込み処理プログラムの実行頻度が高いＭＰＵ番号ｉ
を選択し、そのＭＰＵ番号ｉを優先度制御器３２に供給
する。なお、例えば過去に起動されていない割り込み処
理プログラムに対しては、その種類に対応するレジスタ
２１ａ〜２３ａにＭＰＵ番号ｉが記憶されていないの
で、ディフォルト・レジスタ３１ａに記憶されている特
定のＭＰＵ番号ｉを選択する。また、例えばインターバ
ル・タイマ２１ｂのカウント値が小さいとき、すなわち
起動されたが、長い時間実行されていない割り込み処理
プログラムはキャッシュ・メモリＣi からリプレースさ
れている可能性が高いとしてディフォルト・レジスタ３
１ａに記憶されている特定のＭＰＵ番号ｉを選択する。
【００２９】優先度制御器３２は、例えば割り込みが同
時に発生したり、連続して発生したときに、選択器Ｓj
から供給される割り込みの種類毎の複数のＭＰＵ番号ｉ
に対して、例えば割り込みの種類で予め決定されている
優先順位を付けて、パケット生成器３３に供給する。パ
ケット生成器３３は、ＭＰＵ番号ｉをシステム・バス５
上の割り込みパケット・フォーマットに変換し、選択さ
れたＭＰＵＭi に伝達する。また、これと同時に選択さ
れたＭＰＵ番号ｉは割込履歴保持器２０のレジスタ２１
ａに供給され、最新の割り込み分配先として記憶され
る。なお、ＭＰＵＭi への割り込みの通知を、システム
・バス５を介して行う代わりに、専用線を用いて行うよ
うにしてもよい。そして、割り込みが分配されたＭＰＵ
Ｍi は、そのＭＰＵＭi が具備するキャッシュ・メモリ
Ｃi に記憶されている割り込み処理プログラムを実行す
る。
時に発生したり、連続して発生したときに、選択器Ｓj
から供給される割り込みの種類毎の複数のＭＰＵ番号ｉ
に対して、例えば割り込みの種類で予め決定されている
優先順位を付けて、パケット生成器３３に供給する。パ
ケット生成器３３は、ＭＰＵ番号ｉをシステム・バス５
上の割り込みパケット・フォーマットに変換し、選択さ
れたＭＰＵＭi に伝達する。また、これと同時に選択さ
れたＭＰＵ番号ｉは割込履歴保持器２０のレジスタ２１
ａに供給され、最新の割り込み分配先として記憶され
る。なお、ＭＰＵＭi への割り込みの通知を、システム
・バス５を介して行う代わりに、専用線を用いて行うよ
うにしてもよい。そして、割り込みが分配されたＭＰＵ
Ｍi は、そのＭＰＵＭi が具備するキャッシュ・メモリ
Ｃi に記憶されている割り込み処理プログラムを実行す
る。
【００３０】かくして、割り込みを複数のＭＰＵＭi に
分配する際に、割り込み分配先を示すＭＰＵ番号ｉと割
り込み時刻を示すカウント値の履歴に基づいて割り込み
を分配することにより、割り込み処理プログラムがキャ
ッシュ・メモリＣi に存在する可能性の最も高いＭＰＵ
Ｍi にその割り込み処理を行なわせることができる。こ
の結果、割り込み処理のみを行う専用のＭＰＵを必要と
せず、また、ＭＰＵＭ i は、具備するキャッシュ・メモ
リＣi に存在する割り込み処理プログラムを直ちに実行
することができ、従来の装置に比して割り込み処理を効
率良く行うことができる。また、ＭＰＵＭi と主記憶装
置１間の通信トラフィックスを低減することができる。
分配する際に、割り込み分配先を示すＭＰＵ番号ｉと割
り込み時刻を示すカウント値の履歴に基づいて割り込み
を分配することにより、割り込み処理プログラムがキャ
ッシュ・メモリＣi に存在する可能性の最も高いＭＰＵ
Ｍi にその割り込み処理を行なわせることができる。こ
の結果、割り込み処理のみを行う専用のＭＰＵを必要と
せず、また、ＭＰＵＭ i は、具備するキャッシュ・メモ
リＣi に存在する割り込み処理プログラムを直ちに実行
することができ、従来の装置に比して割り込み処理を効
率良く行うことができる。また、ＭＰＵＭi と主記憶装
置１間の通信トラフィックスを低減することができる。
【００３１】ところで、上述した割込履歴保持器２０
は、上述の図３に示すように、各ＭＰＵＭi からアクセ
ス可能となっており、例えば情報処理システムの起動時
や稼働中に、ＭＰＵＭi からレジスタ２１ａとインター
バル・タイマ２１ｂに適切な値を書き込むことにより、
例えばＵＮＩＸ等のＯ／Ｓにおいて各ＭＰＵＭi の負荷
を動的に分散することができる。
は、上述の図３に示すように、各ＭＰＵＭi からアクセ
ス可能となっており、例えば情報処理システムの起動時
や稼働中に、ＭＰＵＭi からレジスタ２１ａとインター
バル・タイマ２１ｂに適切な値を書き込むことにより、
例えばＵＮＩＸ等のＯ／Ｓにおいて各ＭＰＵＭi の負荷
を動的に分散することができる。
【００３２】なお、本発明は、上述の実施例に限定され
るものではなく、例えばインターバル・タイマのビット
数やカウント・ダウン周期を、情報処理システムの規模
や動作速度に適合させるようにしてもよい。また、例え
ば割込分配器３０において割り込み分配先のＭＰＵＭ番
号ｉを選択する際に、各ＭＰＵＭi の負荷状態を加味す
るようにしてもよい。また、例えば負荷が重い等の理由
で割り込み処理を行わせたくないＭＰＵＭi に対して
は、そのＭＰＵＭi からＭＰＵ番号ｉにマスクをかけ
て、選択されないようにしてもよい。
るものではなく、例えばインターバル・タイマのビット
数やカウント・ダウン周期を、情報処理システムの規模
や動作速度に適合させるようにしてもよい。また、例え
ば割込分配器３０において割り込み分配先のＭＰＵＭ番
号ｉを選択する際に、各ＭＰＵＭi の負荷状態を加味す
るようにしてもよい。また、例えば負荷が重い等の理由
で割り込み処理を行わせたくないＭＰＵＭi に対して
は、そのＭＰＵＭi からＭＰＵ番号ｉにマスクをかけ
て、選択されないようにしてもよい。
【００３３】
【発明の効果】以上の説明で明かなように、本発明に係
る割込制御装置では、割り込みを複数の情報処理装置に
分配する際に、割り込み分配先と割り込み時刻の履歴に
基づいて割り込みを分配することにより、割り込み処理
プログラムが記憶手段に存在する可能性の最も高い情報
処理装置にその割り込み処理を行なわせることができ
る。この結果、割り込み処理のみを行う専用の情報処理
装置を必要とせず、従来の装置に比して割り込み処理を
効率良く行うことができる。また、記憶手段と主記憶装
置間の通信トラフィックスを低減することができる。
る割込制御装置では、割り込みを複数の情報処理装置に
分配する際に、割り込み分配先と割り込み時刻の履歴に
基づいて割り込みを分配することにより、割り込み処理
プログラムが記憶手段に存在する可能性の最も高い情報
処理装置にその割り込み処理を行なわせることができ
る。この結果、割り込み処理のみを行う専用の情報処理
装置を必要とせず、従来の装置に比して割り込み処理を
効率良く行うことができる。また、記憶手段と主記憶装
置間の通信トラフィックスを低減することができる。
【００３４】また、複数の情報処理装置が、割り込み分
配先と割り込み時刻の履歴をアクセスすることにより、
例えば稼働中等に履歴を変更して、例えばＵＮＩＸ等の
Ｏ／Ｓにおいて各情報処理装置の負荷を動的に分散する
ことができる。
配先と割り込み時刻の履歴をアクセスすることにより、
例えば稼働中等に履歴を変更して、例えばＵＮＩＸ等の
Ｏ／Ｓにおいて各情報処理装置の負荷を動的に分散する
ことができる。
【００３５】また、本発明に係る第３の割込制御装置
は、割り込み分配先を所定の情報処理装置とすることに
より、電源投入時等においても、割り込み処理を行うこ
とができる。
は、割り込み分配先を所定の情報処理装置とすることに
より、電源投入時等においても、割り込み処理を行うこ
とができる。
【００３６】
【図１】本発明を適用した割込制御装置の具体的は構成
を示すブロック図である。
を示すブロック図である。
【図２】上記割込制御装置を用いた情報処理システムの
構成を示すブロック図である。
構成を示すブロック図である。
【図３】上記割込制御装置を構成する割込履歴保持器の
具体的な回路構成を示すブロック図である。
具体的な回路構成を示すブロック図である。
【図４】上記割込制御装置を構成する割込分配器の具体
的な回路構成を示すブロック図である。
的な回路構成を示すブロック図である。
１０・・・割込制御装置 ２０・・・割込履歴保持器 ３０・・・割込分配器 Ｍ1 〜Ｍn ・・・ＭＰＵ Ｃ1 〜Ｃn ・・・キャッシュ・メモリ
Claims (3)
- 【請求項１】 それぞれ記憶手段を備えた複数の情報処
理装置から成る情報処理システムにおける割込制御装置
であって、 割り込みを上記複数の情報処理装置に分配する際に、割
り込み分配先と割り込み時刻の履歴に基づいて割り込み
を分配することを特徴とする割込制御装置。 - 【請求項２】 前記複数の情報処理装置が、前記割り込
み分配先と割り込み時刻の履歴をアクセスすることを特
徴とする請求項１記載の情報処理装置。 - 【請求項３】 前記割り込み分配先を所定の情報処理装
置とすることを特徴とする請求項１記載の割込制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5140539A JPH06348513A (ja) | 1993-06-11 | 1993-06-11 | 割込制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5140539A JPH06348513A (ja) | 1993-06-11 | 1993-06-11 | 割込制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06348513A true JPH06348513A (ja) | 1994-12-22 |
Family
ID=15271030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5140539A Withdrawn JPH06348513A (ja) | 1993-06-11 | 1993-06-11 | 割込制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06348513A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016201139A (ja) * | 2016-08-04 | 2016-12-01 | インテル・コーポレーション | 電力効率の優れたプロセッサアーキテクチャ |
| JP2016212907A (ja) * | 2016-08-04 | 2016-12-15 | インテル・コーポレーション | 電力効率の優れたプロセッサアーキテクチャ |
| JP2017021811A (ja) * | 2016-08-04 | 2017-01-26 | インテル・コーポレーション | 電力効率の優れたプロセッサアーキテクチャ |
| US9864427B2 (en) | 2011-09-06 | 2018-01-09 | Intel Corporation | Power efficient processor architecture |
-
1993
- 1993-06-11 JP JP5140539A patent/JPH06348513A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9864427B2 (en) | 2011-09-06 | 2018-01-09 | Intel Corporation | Power efficient processor architecture |
| US9870047B2 (en) | 2011-09-06 | 2018-01-16 | Intel Corporation | Power efficient processor architecture |
| US10048743B2 (en) | 2011-09-06 | 2018-08-14 | Intel Corporation | Power efficient processor architecture |
| US10664039B2 (en) | 2011-09-06 | 2020-05-26 | Intel Corporation | Power efficient processor architecture |
| JP2016201139A (ja) * | 2016-08-04 | 2016-12-01 | インテル・コーポレーション | 電力効率の優れたプロセッサアーキテクチャ |
| JP2016212907A (ja) * | 2016-08-04 | 2016-12-15 | インテル・コーポレーション | 電力効率の優れたプロセッサアーキテクチャ |
| JP2017021811A (ja) * | 2016-08-04 | 2017-01-26 | インテル・コーポレーション | 電力効率の優れたプロセッサアーキテクチャ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |