JPH06348642A - マルチプル・バス・ネットワークの初期化方法及びその装置 - Google Patents

Abstract

(57)【要約】 【目的】 情報処理システムにおいて周辺装置をＣＰＵ
へ接続するためにマルチプル・バス・ネットワークの予
備マップを作成する装置及び方法を提供する。 【構成】 システムのコンフィギュレーション・プログ
ラムは予備マップを用いることによりマルチプル・バス
・ネットワーク内の周辺装置を構成するためにそれらを
位置付けする。マルチプル・バス・ネットワークの物理
的コンフィギュレーションが変更されても、プログラム
の書直しや変更をすることなく予備マップに対して対応
する変更を行うことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、広くは情報処理システ
ムに関し、特に情報処理システムにおけるマルチプル
（複数）・バス・ネットワークを初期化するための方法
及び装置に関する。

【０００２】

【従来の技術】一般的な情報処理システムにおいては、
通常、主要な構成要素としてそのシステム内の全ての通
信を管理し、そのシステムにより実行される全ての命令
を統制する中央演算処理装置（ＣＰＵ）を備えている。
さらに情報処理システムは、通常、バスと呼ばれる物理
的接続装置である１又は複数のネットワークを備えてい
る。これらのネットワークは、ＣＰＵを任意の数の周辺
装置へ接続することにより、ＣＰＵがそれらの周辺装置
と通信することを可能にする。

【０００３】マルチプル・バス・ネットワークにおい
て、ＣＰＵが特定の周辺装置と通信するためには、その
特定の周辺装置を接続するためのネットワーク内に適切
なバスを配置可能でなければならない。その後、ＣＰＵ
は、通信しようとする適切な周辺装置をそのバス上に配
置可能でなければならない。

【０００４】従って、マルチプル・バスと周辺装置のネ
ットワークを含むコンピュータ・システムは、各バスと
周辺装置の場所を示す「アドレス・マップ」を作成しな
ければならない。このアドレス・マップは、一般的にコ
ンフィギュレーション（configuration）と呼ばれるシ
ステムの立上げ又は初期化段階の間に普通は作成され
る。

【０００５】コンフィギュレーション（構成）の間、Ｃ
ＰＵは、アドレス・マップを作成する情報処理システム
のメモリに記憶されたソフトウェアであるコンフィギュ
レーション・プログラムにアクセスする。このコンフィ
ギュレーション・プログラムにより、ＣＰＵは、各ブリ
ッジと周辺装置がシステム・メモリ内で必要とするメモ
リの量とネットワークにおけるそれらの場所を判断する
ために各周辺装置へアクセスできるようにするものであ
る。その後、ＣＰＵは各装置との間のバス・ツー・バス
（bus-to-bus）ブリッジ（インターフェース）のために
システム・メモリ内にメモリ・レジスタを確保する。各
装置に対してメモリ内に場所が設定された後、再びコン
フィギュレーション・プログラムにより、ＣＰＵはネッ
トワーク中の各周辺装置へアクセスし、そして各装置に
対して確保されたシステム・メモリ内のレジスタのそれ
ぞれのアドレスへ「書込む」ことができる。

【０００６】ＣＰＵとマルチプル・バス・ネットワーク
間の通常の通信中に、各周辺装置はシステム・メモリに
当該装置のために確保されたアドレスをデコードするこ
とにより又はエンコードすることによりＣＰＵとの通信
を行うことができる。従って、ネットワーク内の各周辺
装置に対してメモリ場所を割当てることにより、コンフ
ィギュレーション・プログラムは、通常の通信において
用いられるネットワークのアドレス・マップを作成す
る。

【０００７】しかしながら、このアドレス・マップを作
成する方法には問題がある。なぜなら、コンフィギュレ
ーション・プログラムは、アドレス・マップが作成され
る前にネットワーク内の各ブリッジ及び周辺装置を配置
しかつアクセスできなければならないからである。すな
わち、アドレス・マップが作成される前であってもネッ
トワークの「予備マップ(preliminary map)」は存在し
なければならないということである。

【０００８】この予備マップを作成するために用いられ
る公知の方法として、そのネットワークの特定の物理的
コンフィギュレーション（物理的構成）に対して予備マ
ップを作成するべく書かれた別のソフトウェア・プログ
ラムを利用する方法がある。このプログラムは、コンピ
ュータ・システムが立上げ時に初期化される度にその予
備マップを作成する。このようなプログラムを書くため
に、プログラマはネットワークを構成するバス及び周辺
装置の正確なかつ全体的な階層構成と同列構成を知らな
ければならない。

【０００９】予備マップを作成するこの方法の問題は、
それが融通性がない点である。マルチプル・バス・ネッ
トワークを構成するバス及び装置の物理的コンフィギュ
レーションを変更したい場合はしばしばある。例えば、
システムの性能を強化するために、あるバスや周辺装置
を追加したいようなときである。

【００１０】ところが、予備マップが、ネットワークの
１つの物理的構造用の特定のプログラムにより作成され
る方法では、バスの配置が変更される度にあるいはバス
や装置がシステムから取外される度に、このプログラム
を書直さなければならない。さらに、プログラマは、物
理的システム構成の変更に関する詳細な知識を有してい
なければならず、またシステム内の各バスの正確な場所
を知っていなければならない。まとめると、予備マップ
を作成するためにある物理的バス構成用に特別に書かれ
たプログラムを用いる方法は、ネットワークの物理的コ
ンフィギュレーションを変更する必要が後に生じた場合
には、煩雑でかつ時間のかかる方法であるといえる。

【００１１】予備マップを作成する別の方法としては、
ネットワーク内の各バス・ツー・バス・ブリッジへ予備
マップを実際に「配線」する方法がある。バス・ツー・
バス・ブリッジは、ネットワーク内で２つのバスを互い
に接続するために用いられるハードウェア装置である。
従って、システムが立上げ時に初期化されるとき、ネッ
トワーク全体の予備マップは既に存在しかつデフォール
トにより固定されている。

【００１２】この方法を用いる場合、融通性がない点で
はさらに大きな問題となる。実配線された予備マップを
用いるマルチプル・バス・ネットワークにおいては、ネ
ットワークの物理的コンフィギュレーションの変更が必
要となった場合に、マップ中のバス・ツー・バス・ブリ
ッジ及びバスの場所を与えるハードウェアをその度に交
換するか又は再配線しなければならない。

【００１３】

【発明が解決しようとする課題】以上のことから、本発
明の目的は、いずれの物理的ネットワーク構成にも特定
されないような、マルチプル・バス・ネットワーク内の
バスの予備マップを作成するための、マルチプル・バス
情報処理システムの初期化方法及び装置を提供すること
である。さらに本発明の目的は、マルチプル・バス情報
処理システムの物理的コンフィギュレーションの変更が
行われる場合に、マルチプル・バス・ネットワークのた
めの新しい別の予備マップを作成するための、システム
の初期化方法及び装置を提供することである。最後に本
発明の目的は、ネットワークへの新たなハードウェアの
追加もネットワークへの予備マップの実配線も必要とし
ないような、マルチプル・バス情報処理システムの初期
化方法及び装置を提供することである。

【００１４】

【課題を解決するための手段】従って、本発明は、マル
チプル・バス・ネットワークの予備マップを作成するプ
ログラムを提供する。この予備マップは、作成された
後、マルチプル・バス・ネットワーク内の周辺装置を設
定すべくそれらの装置を配置するためにシステムのコン
フィギュレーション・プログラムにより用いられる。マ
ルチプル・バス・ネットワークの物理的コンフィギュレ
ーションがなんらかの方法で変更される場合、上記の予
備マップ作成プログラムは、プログラムの書直しや変更
を行うことなく予備マップの対応する変更を実行するこ
とができる。

【００１５】

【実施例】図１乃至図３は、デュアル・バス情報処理シ
ステム１０を示すブロック図であり、(i)システム・バ
ス１６を介してシステム・バス装置１４に接続されるプ
ロセッサ、キャッシュ及びメモリの複合体１４と、(ii)
主ＰＣＩ(Peripheral Component Interconnet)２２を介
してシステム・バス装置の１つである主ＰＣＩホスト・
ブリッジ２０へ接続される主ＰＣＩ装置１８から構成さ
れる。図１乃至図３に示されたプロセッサ、キャッシュ
及びメモリの複合体１２、システム・バス装置１４、主
ＰＣＩ装置１８、及び他の構成要素については、以下に
より詳細に記述する。

【００１６】プロセッサ、キャッシュ及びメモリの複合
体１２は、中央演算処理装置（ＣＰＵ）２４、自己検査
回路２６、デュアルバスメモリ制御装置２８、ＣＰＵキ
ャッシュ３０、及びベースシステムメモリ３２からな
る。好適例におけるＣＰＵ２４は、Ｉｎｔｅｌ，Ｉｎ
ｃ．からｉ４８６^TMの製品名で市販されている３２ビッ
トマイクロプロセッサであるが、システム１０は他の形
のＣＰＵ、特に他のｘ８６形のマイクロプロセッサを用
いても実施可能である。自己検査回路２６は、ＣＰＵ２
４の起動時の組込み検査（built-in-self-test：ＢＩＳ
Ｔ）機能を与える。自己検査回路はまた、各システム・
バス装置１４内に組込み可能ないずれの自己検査機能を
も制御する。

【００１７】ＣＰＵ２４は、ＣＰＵローカル・バス３４
により自己検査回路２６及びメモリ制御装置２８へ接続
される。メモリ制御装置２８は、ベースシステムメモリ
・バス３６によりベースシステムメモリ３２へ接続され
る。メモリ制御装置２８は、ベースシステムメモリ・バ
スを介してベースシステムメモリ３２に対する読取り及
び書込み動作を制御する。これらの動作は、ＣＰＵロー
カル・バス３４を介してＣＰＵ２４により開始される
か、又はシステム・バス１６を介してシステム・バス装
置１４により開始される。メモリ制御装置は２つのバス
上の動作を管理することができるので、ベースシステム
メモリ・バス３６及びＣＰＵローカル・バス３４を介す
る動作は同時に管理可能である。ＣＰＵローカル・バス
３４、ベースシステムメモリ・バス３６及びシステム・
バスは３２ビット・バスであり、それぞれのバスは、こ
のようなバスにおいて通常そうであるように、データ情
報パス、アドレス情報パス及び制御情報パスからなる。

【００１８】ベースシステムメモリ３２はシステムワイ
ド（全体的）な記憶能力を提供し、非インターリーブな
メモリ・カード又はインターリーブなメモリ・カードの
いずれによっても構成することができる。ＣＰＵキャッ
シュ３０は、ベースシステムメモリ３２又はシステム１
０の外に設置された拡張メモリのいずれかに入っている
情報を短期間記憶することができる。このような拡張メ
モリは、例えば、システムの周辺に接続されたＩ／Ｏ装
置に設置することができる。ＣＰＵキャッシュ３０は、
ランダムアクセスメモリ（ＲＡＭ、図示せず）を有して
おり、ＣＰＵ２４により頻繁にアクセスされるベースシ
ステムメモリ３２のアドレス場所を一時的に記憶するた
めに用いられる。ＣＰＵ２４は、ＣＰＵキャッシュ３０
内に記憶された情報に直接アクセスする。一方ベースシ
ステムメモリ３２内に記憶された情報へのアクセスはメ
モリ制御装置２８により処理されなければならない。

【００１９】ベースシステムメモリ３２への全てのアク
セスは、ベースシステムメモリ・バス３６を介してメモ
リ制御装置２８により制御される。メモリ制御装置はベ
ースシステムメモリ３２へのシステムメモリ・サイクル
を開始する。このサイクルの間、ＣＰＵ２４又はシステ
ム・バス装置１４の中の１つのいずれかが、メモリ制御
装置２８を介してベースシステムメモリへのアクセスを
行う。ＣＰＵ又はローカル・バスにより開始されたメモ
リ・サイクルの間、メモリ制御装置はシステム・バス上
に情報を送らない。しかしながら、メモリ制御装置が、
現在管理しているＣＰＵ動作がＩ／Ｏサイクルであると
判断した場合、メモリ制御装置は、システム・バス装置
１４によるアクセスのためにシステム・バス１６上へ情
報を伝送する。もしそのＩ／Ｏサイクルがシステム・バ
ス装置を目的とする場合、適切なシステム・バス装置が
デコード命令によりメモリ制御装置に対して応答する。
もしそのＩ／Ｏ動作が主ＰＣＩ装置１８を目的とする場
合、ＰＣＩホスト・ブリッジ２０がデコード命令により
メモリ制御装置に対して応答し、適切な主ＰＣＩ装置に
対してＩ／Ｏサイクルを送る。

【００２０】システム・クロック・モジュール３８は、
システム・バス装置１４のために１つのクロックを与
え、ＣＰＵ２４に対して一対のクロック信号を与える。
好適例では、システム・バスに与えられるクロック信号
は３３ＭＨｚで動作する。ＣＰＵ２４に与えられる２つ
の信号は、それぞれ３３ＭＨｚ及び６６ＭＨｚで動作す
る。ＣＰＵ２４は、内部では６６ＭＨｚで動作するがＣ
ＰＵローカル・バス３４を介しては３３ＭＨｚで通信す
るために、２つのクロック信号を必要とする。

【００２１】プロセッサ、キャッシュ及びメモリの複合
体１２とシステム・バス装置との間の通信は、メモリ制
御装置２８により３２ビットのシステム・バス１６を介
して管理される。図１乃至図３の好適例に示すように、
システム・バスには、直接メモリアクセス（ＤＭＡ）制
御装置４０、システム調停制御ポイント（ＳＡＣＰ）４
２、入出力（Ｉ／Ｏ）制御装置４４、ＰＣＭＣＩＡ制御
装置４６、及びパワー（電源）管理制御装置４８もまた
接続されている。さらに細かいパワー管理制御が望まし
い場合は、パワー管理制御装置４８にパワー管理マイク
ロ制御装置５０を任意に接続してもよい。システム・バ
ス１６上のＤＭＡ制御装置４０とＩ／Ｏ制御装置４４と
の中間にバッファ５２が設けられている。しかしなが
ら、図１乃至図３のように、図示のもの以外の他のシス
テム・バス装置１４をシステム・バス１６に接続できる
ように考慮されている。

【００２２】ＰＣＭＣＩＡ制御装置４６は、ＰＣＭＣＩ
Ａカード・スロット５４に直接接続される。周辺Ｉ／Ｏ
装置５６は、バッファ５８によりＰＣＭＣＩＡカード・
スロット５４へ接続される。アドレス・ラッチ５７は、
バッファ５８と周辺Ｉ／Ｏ装置５６との中間に設けられ
る。周辺Ｉ／Ｏ装置５６はＩ／Ｏ制御装置４４により制
御される。Ｉ／Ｏ制御装置には、日時クロック６０及び
ＲＡＭモジュール６２が取付けられる。Ｉ／Ｏ制御装置
４４は、マウス・ポート６４、シリアル・ポート６６、
パラレル・ポート６８及びキーボード・ポート７０を含
む様々なポートをサポートする。

【００２３】システム・バス１６上のシステム・バス装
置１４をサポートする以外に、システム１０は第２の高
速高バンド幅のバスもまたサポートする。これは、好適
例では主ＰＣＩバス２２である。主ＰＣＩバス２２は、
ＰＣＩと呼ばれる新しいバス・アーキテクチャから構成
される。主ＰＣＩバス２２は、高性能バスである。すな
わち、１２０メガバイト／秒に達する比較的短時間の大
量データ転送を実行することを意味する。ＰＣＩバスが
この高レベルの性能を得ている理由として、１つにはシ
ステム・バス１４のような他の高速バスに直接連結可能
である点が挙げられ、それによってＣＰＵ２４又は他の
システム・バス装置１４と主ＰＣＩバス装置１８との間
の高速データ転送が可能になる。実際、ある種のグラフ
ィック・チップ等のいくつかの高集積度の装置の動作
は、ＰＣＩバス２２のような高性能バスを介してシステ
ム・バスへ直接連結されることを必要とする。

【００２４】さらに、ＰＣＩバス・アーキテクチャは、
それに接続された周辺装置を動作させるためのいずれの
「グルー（付加的な）・ロジック(glue logic)」も必要
としない。他のバスについてのグルー・ロジックは、通
常、デコーダ、バッファ又はラッチ等の付加的ハードウ
ェア要素からなり、それらは周辺装置とバスとの中間に
設置されている。

【００２５】主ＰＣＩバスは、３３ＭＨｚの同期クロッ
ク信号で動作し、ＰＣＩバス上を伝送されるデータのス
トリングは３２ビット長である。３２ビットのデータ・
ストリングはダブル・ワード（DWORD）と呼ばれ、それ
ぞれ８ビットのデータからなる４バイトに分割されてい
る。

【００２６】ＰＣＩバスにより運ばれるアドレス情報及
びデータ情報は、１つの信号の上に多重化されている。
多重化することによりアドレス・ラインとデータ・ライ
ンとを別にする必要性がなくなる。すなわちこのこと
は、他のバス・アーキテクチャに比べた場合、ＰＣＩバ
ス環境で必要な信号の数を低減させることになる。ＰＣ
Ｉバスのアーキテクチャで必要な信号の数は４５乃至４
７であるが、非多重化バスでは通常この倍の数を必要と
する。従って、信号数が低減されるので、ＰＣＩバスに
接続される装置をサポートするために必要な接続ピンの
数もまた相当する数だけ低減される。このようにＰＣＩ
アーキテクチャは、特に高い集積度のデスクトップ型コ
ンピュータ・システムに適している。

【００２７】ＰＣＩバスの構造及び動作についてのさら
に詳細な記述については、例えば、「Peripheral Compo
nent Interconnect (PCI) Revision 2.0 Specificatio
n」,published April 30,1993、「Preliminary PCI Sys
tem Design Guide」, revision 0.6, published Novemb
er 1, 1992及び「Peripheral Component Interconnect
(PCI) Add-inn Board/Connector Addendum」, (Draft)
published 6 November, 1992、並びにPCI Special Inte
rest Groupによるものがある。

【００２８】システム１０の主ＰＣＩ装置１８は、主Ｐ
ＣＩバス２２を介して互いに通信し合う。主ＰＣＩ装置
は、システム・バス１６上に常駐するシステム・バス装
置の１つであるＰＣＩホスト・ブリッジ２０によりＣＰ
Ｕ、キャッシュ及びメモリ複合体１２と通信し、また、
システム・バス上に常駐する他のシステム・バス装置と
も通信する。このときＰＣＩホスト・ブリッジ２０は、
システム・バス１６と主ＰＣＩバス２２との間のインタ
ーフェースとして働き、これら２つのバスの間及びこれ
らのバス上に常駐する周辺装置間の効果的な通信手段を
提供する。

【００２９】ＰＣＩホスト・ブリッジ２０は、待ち時間
の短い相互接続機構を可能にし、これを介してＣＰＵ２
４又は他のシステム・バス装置１４が主ＰＣＩ装置１８
又はこれに接続された装置に直接アクセスすることがで
きる。ブリッジ２０はまた、主ＰＣＩ装置又はこれに接
続された装置がベースシステムメモリ３２に対して速や
かにかつ直接アクセスできる高性能パスを提供する。さ
らに、ホスト・ブリッジ２０は、システム・バス１６と
主ＰＣＩバス２２との間のインターフェースを可能にす
るために必要な全てのハードウェアを設けており、それ
によってこれらのバス間でデータを転送することができ
る。

【００３０】主ＰＣＩバス２２は、ＰＣＩ互換の様々な
装置をサポートすることができる。図１乃至図３のよう
に、これらの装置には、グラフィクス制御装置７２、シ
リアルＳＣＳＩ（small computer systems interface）
制御装置７４、ＰＣＭＣＩＡ制御装置７６、標準Ｉ／Ｏ
バス（例えば、ＩＳＡ又はマイクロチャネル（ＭＣ−
Ａ））ブリッジ７８（ここでは拡張ブリッジとも称す
る）、及びＰＣＩ２次ブリッジ８０が含まれる。しかし
ながらＰＣＩバスに接続される図１乃至図３に示された
装置は、ＰＣＩバスを実現するシステムの一例にすぎ
ず、従って開示された構成の例であり、いずれにせよ本
発明を限定しようとするものではない。

【００３１】グラフィクス制御装置７２は、通常、ＶＲ
ＡＭ８２の形でメモリ機能を備えることによりこの中に
ビデオ・フレームをバッファすることができ、そしてＰ
ＣＩバス・アーキテクチャによりサポート可能な周知の
グラフィクス制御チップのいずれをも制御することがで
きる。ＳＣＳＩ制御装置７４は、ＳＣＳＩバスに接続さ
れたＳＣＳＩ装置８４と主ＰＣＩバス２２との間のイン
ターフェースとして働き、そしてＰＣＩバス・アーキテ
クチャによりサポート可能ないずれのＳＣＳＩ装置をも
制御することができる。ＰＣＭＣＩＡ制御装置７６は、
カード・スロット８８に接続されかつこれを制御する。

【００３２】標準バス・ブリッジ７８は、標準バス（例
えば、ＭＣ−ＡバスやＩＳＡバス）９２に接続されたＩ
／Ｏ装置と主ＰＣＩバス２２との間のインターフェース
として働く。標準バス・ブリッジ７８のＭＣ−Ａバージ
ョンのアーキテクチャは、ＩＢＭ社による後の出願の課
題である。

【００３３】２次ＰＣＩ装置９４は、２次ＰＣＩバス９
６を介してＰＣＩ２次ブリッジ８０へ接続されている。
そして、オプションの２次ＰＣＩ装置９４を何台でも２
次ＰＣＩバス９６に接続することが可能である。ＰＣＩ
２次ブリッジ８０は、２次ＰＣＩバス９６に接続された
２次ＰＣＩ装置９４と主ＰＣＩバス２２との間のインタ
ーフェースとして働く。

【００３４】ＰＣＩバス・アーキテクチャと互換性のあ
る周辺装置であれば、何台でも主ＰＣＩバス２２上に配
置することが可能であり、コンピュータ・システム１０
全体の中に他のＰＣＩバスは存在しない。すなわち、任
意の数のＰＣＩ周辺装置を、任意の数の２次ＰＣＩバス
をもつ主ＰＣＩバス２２へ接続することができる。つま
り２次ＰＣＩバス９６以外にも、別のそれぞれのＰＣＩ
２次ブリッジ８０があってそれと同じ数だけＰＣＩ周辺
装置を主ＰＣＩバス２２へ接続することができる。各２
次ＰＣＩバスもまた、ＰＣＩブリッジを介して任意の数
のＰＣＩバスを接続することができ、そしてこれらの
「３次」ＰＣＩバスは、さらにこれらのバスに接続され
るＰＣＩバスを種々の組合せにより設けることができ
る。同様に、各ＰＣＩバスは、任意の数のＰＣＩ装置を
接続することができる。２つのＰＣＩバス間の各接続
は、ブリッジ８０と同じＰＣＩブリッジを介して行わな
ければならない。

【００３５】さらに、ＰＣＩホスト・ブリッジ２０と同
じ複数のブリッジをシステム・バス１６により駆動可能
にすることができる。そして、これらのホスト・ブリッ
ジのそれぞれが任意の数のＰＣＩバス、ブリッジ及び装
置をシステム１０の設計者の要望する任意の配置により
接続することができる。従って、システム１０の中のＰ
ＣＩバス・アーキテクチャの部分は、種々の同列と階層
の組合せにより配置されたマルチプル・バスとＰＣＩ周
辺装置から構成することができる（以降、これをＰＣＩ
ネットワークと称する）。

【００３６】さらに、情報処理システム１０の別の構成
では、システム・バス１６を除くことによりホスト・ブ
リッジ２０が主ＰＣＩバス２２をＣＰＵローカル・バス
３４へ直接接続する。システム内に他のＰＣＩホスト・
ブリッジがある場合には、それらもまたＣＰＵローカル
・バス３４へ直接接続される。この構成では、いずれの
システムバス装置１４も、直接ＣＰＵローカル・バス３
４へ接続することができる。システム・バス１６及びＣ
ＰＵローカル・バス３４とは、同じバス・アーキテクチ
ャを用いて動作するので、後述の本発明は、この別の実
施例においても図１乃至図３に示した好適例におけると
同様に機能する。

【００３７】同列組合せとは、ＰＣＩネットワークの同
じレベルにあるバス又はＰＣＩ装置のグループである。
例えば、グラフィクス制御装置７２、標準バス・ブリッ
ジ７８、及びＳＣＳＩ制御装置７４は、互いに同列であ
る。仮に主ＰＣＩバス２２に接続された２次ＰＣＩバス
が１つのみ（８０）ではなくいくつかある場合、それら
は、全て同列となる。

【００３８】ＰＣＩネットワークの階層組合せとは、単
に、主ＰＣＩバス２２に接続される全てのＰＣＩバスの
層のことである。例えば、２次ＰＣＩバス９６は、ＰＣ
Ｉネットワークの階層の２次レベルにあるともいえる
し、あるいは、ＰＣＩブリッジ８０の「背後」または
「下層」にあるともいえる。

【００３９】本発明の好適例においては、コンピュータ
・システムのマルチプル・バス・ネットワークは、図１
乃至図３及び前述に示すようにＰＣＩネットワークであ
る。しかしながら、本発明はＰＣＩバス・アーキテクチ
ャに限定されるものではなく、システムの初期化中、シ
ステムが全体的なコンフィギュレーション・プログラム
により構成される前にバス・ネットワークの予備マップ
を作成しなければならないようないずれのマルチプル・
バス・コンピュータ・システムにも適用可能である。

【００４０】ＰＣＩバス・アーキテクチャにおいては、
各ＰＣＩブリッジ及びＰＣＩ周辺装置はコンフィギュレ
ーション空間を備えている。このコンフィギュレーショ
ン空間は、レジスタ空間の２５６バイトからなる。各周
辺装置及びブリッジのコンフィギュレーション空間は、
通常の通信中に用いるアドレス・マップを作成するため
に全体的なコンフィギュレーション・プログラムにより
利用されるデータを含む。従って、ＣＰＵ２４がコンフ
ィギュレーション・プログラムを実行するとき、ＣＰＵ
は、システムを構成しかつアドレス・マップを作成する
ために各装置又はブリッジのコンフィギュレーション空
間に対してアクセスして読出し又は書込みを行わなけれ
ばならない。

【００４１】ＰＣＩブリッジ・コンフィギュレーション
・ハードウェア 図４乃至図５は、ＰＣＩブリッジ８０のコンフィギュレ
ーション・ハードウェアの機能ブロック図である。ＰＣ
Ｉブリッジ８０は、コンフィギュレーション・アドレス
（ＣＯＮＦＩＧ＿ＡＤ）１５０及びコンフィギュレーシ
ョン・データ（ＣＯＮＦＩＧ＿ＤＡＴＡ）（図示せず）
と呼ばれる２つの３２ビットレジスタを備えている。こ
れら２つのレジスタは、特にコンフィギュレーションの
ために用いられる。ＣＯＮＦＩＧ＿ＡＤ１５０はラッチ
であり、つまり、データがこの中に書込まれるとリセッ
ト信号を受信するまではその内容を保持し続けるもので
ある。

【００４２】ＣＯＮＦＩＧ＿ＡＤ１５０及びＣＯＮＦＩ
Ｇ＿ＤＡＴＡは、入力ライン１５６を介して主ＰＣＩバ
ス２２に接続される。ＣＰＵ２４は、主ＰＣＩバス２２
と入力ライン１５６を通してＣＯＮＦＩＧ＿ＡＤ１５０
とＣＯＮＦＩＧ＿ＤＡＴＡへデータを転送する。ＣＯＮ
ＦＩＧ＿ＡＤ１５０は、ＣＰＵ２４が予備マップに基づ
いて構成しなければならない周辺装置又はブリッジの場
所、及び、アクセスされるべき装置のコンフィギュレー
ション空間があるバイトの場所を格納している。

【００４３】ＣＯＮＦＩＧ＿ＤＡＴＡは、ＣＯＮＦＩＧ
＿ＡＤ１５０により識別されるバイトにある装置又はブ
リッジのコンフィギュレーション空間の中に書込まれる
べきデータを格納している。ＣＰＵ２４が特定の装置又
はブリッジのコンフィギュレーション空間からデータを
読取るためにその装置又はブリッジにアクセスすると
き、ＣＯＮＦＩＧ＿ＤＡＴＡは、ＣＰＵ２４が読取るべ
きＣＯＮＦＩＧ＿ＡＤ１５０により識別される特定のバ
イトに格納されているデータを受信することになる。

【００４４】ＣＯＮＦＩＧ＿ＡＤ１５０の最初の２つの
ビットは、ビット番号０と１のイネーブル・ビットであ
り、コンフィギュレーション空間アクセス（コンフィギ
ュレーション・サイクル）が、ＰＣＩブリッジ８０の直
ぐ下の層のバス上で、すなわち好適例においてはＰＣＩ
バス９６上で実行されるべきであることを示す。従っ
て、もしこれらのビットの値が「０１」であれば、ＰＣ
Ｉブリッジ８０はＰＣＩバス９６上でコンフィギュレー
ション・サイクルを実行する。

【００４５】ＣＯＮＦＩＧ＿ＡＤ１５０の残りのビット
は、未使用のビット番号２４乃至３１を除いて４つの特
別なフィールドに分割されている。ＣＯＮＦＩＧ＿ＡＤ
１５０のビット番号１６乃至２３である第１のフィール
ドは、ＢＵＳ＃フィールドである。ＢＵＳ＃フィールド
は、アクセスされる装置が接続されているＰＣＩネット
ワーク内のバスを識別する。

【００４６】ビット番号１１乃至１５の第２のフィール
ドは、ＤＥＶ＃フィールドである。このフィールドは、
アクセスされる装置を識別する。

【００４７】ビット番号８乃至１０の第３のフィールド
は、ＦＵＮ＃フィールドである。このフィールドは、Ｄ
ＥＶ＃２より特定される装置上で可能な１乃至８の機能
を選択するために用いられるコード化された値を識別す
る。

【００４８】ビット番号２乃至７の第４の最後のフィー
ルドは、ＲＥＧ＃フィールドである。このフィールド
は、コンフィギュレーション・サイクルが目的とする装
置のコンフィギュレーション空間内のアクセスされるレ
ジスタを識別する。

【００４９】ＣＯＮＦＩＧ＿ＡＤ１５０は、複数の入力
ライン１５４ａ乃至１５４ｆを介してコンフィギュレー
ション・サイクル・デコード・ブロック（ＣＯＮＦＩＧ
ＢＬＯＫ）１５２へ接続される。ＣＯＮＦＩＧ＿ＡＤ
１５０もまた、入力ライン１５６を介して主ＰＣＩバス
２２へ接続される。ＣＯＮＦＩＧ ＢＬＯＣＫ１５２も
また、ＩＤＳＥＬと示された入力ライン１５７により主
ＰＣＩバス２２へ接続される。

【００５０】入力ライン１５６はまた、ＰＣＩブリッジ
８０内の他の３つのレジスタを主ＰＣＩバス２２へ接続
する。すなわち、装置属性レジスタ（ＤＥＶ＿ＡＴＴ
Ｒ）１５８、バス番号レジスタ（ＢＵＳ＿ＮＯ）１６
０、及びサブバス番号レジスタ（ＳＵＢ＿ＢＵＳ＿Ｎ
Ｏ）１６２である。ＤＥＶ＿ＡＴＴＲ１５８、ＢＵＳ＿
ＮＯ１６０、及びＳＵＢ＿ＢＵＳ＿ＮＯ１６２はまた、
それぞれライン１６４、１６６、及び１６８を介してＣ
ＯＮＦＩＧ ＢＬＯＣＫ１５２へも接続される。

【００５１】ＤＥＶ＿ＡＴＴＲ１５８は、その最下位ビ
ット（ＬＳＢ）のみがコンフィギュレーションに用いら
れるので、少なくとも１つのビットをもつ。ＤＥＶ＿Ａ
ＴＴＲ１５８の唯一の目的は、ＤＥＶ＿ＡＴＴＲ１５８
が含まれる装置がＰＣＩブリッジ又は周辺装置のいずれ
であるかを示すことである。ＤＥＶ＿ＡＴＴＲ１５８の
ＬＳＢは、ＰＣＩブリッジ８０が、実際にＰＣＩブリッ
ジであること示すときは常に１にセットされる。仮に、
ＤＥＶ＿ＡＴＴＲ１５８周辺装置内にあれば、常に０に
セットされる。

【００５２】ＢＵＳ＿ＮＯ１６０は、８ビット長であ
る。ＢＵＳ＿ＮＯ１６０は、ＰＣＩブリッジ８０の直ぐ
下の層のバス、好適例では２次ＰＣＩバス９６の識別番
号を格納している。

【００５３】ＳＵＢ＿ＢＵＳ＿ＮＯ１６２もまた８ビッ
ト長である。ＳＵＢ＿ＢＵＳ＿ＮＯ１６２は、ＰＣＩブ
リッジ８０の下にあるバスの中で最上位の識別番号をも
つバスの識別番号を格納している。好適例では、ＰＣＩ
ブリッジ８０の下に２次ＰＣＩバス９６以外のバスが存
在しないので、これもまた２次ＰＣＩバス９６である。

【００５４】ＢＵＳ＿ＮＯ１６０及びＳＵＢ＿ＢＵＳ＿
ＮＯ１６２に記憶された識別番号は、前述のＰＣＩネッ
トワークの初期化のために必要な予備マップを提供す
る。これらの識別番号を得るために用いられる本発明に
よる方法を以下に詳述する。

【００５５】ＰＣＩブリッジ８０はまた、他に２つの機
能ブロックを備えている。すなわち、ＰＣＩバス・アド
レス・デコード・ブロック（ＤＥＣＯＤＥ ＢＬＯＣ
Ｋ）１７０とＰＣＩバス・サイクル変換ブロック（ＴＲ
ＡＮＳ ＢＬＯＣＫ）１７２である。ＤＥＣＯＤＥ Ｂ
ＬＯＣＫ１７０及びＴＲＡＮＳ ＢＬＯＣＫ１７２は、
ライン１７４を介して主ＰＣＩバス２２へ接続される。
ＴＲＡＮＳ ＢＬＯＣＫ１７２もまた、ライン１５６を
介して主ＰＣＩバスへ接続される。

【００５６】ＤＥＣＯＤＥ ＢＬＯＣＫ１７０は、ＣＦ
Ｇ＿ＲＤ及びＣＦＧ＿ＷＲでそれぞれ示される出力ライ
ン１７６及び１７８を介してＣＯＮＦＩＧ ＢＬＯＣＫ
１５２へ接続される。ＤＥＣＯＤＥ ＢＬＯＣＫ１７０
はさらに、出力ライン１８０を介してＣＯＮＦＩＧ＿Ａ
Ｄ１５０へ接続される。

【００５７】ＴＲＡＮＳ ＢＬＯＣＫ１７２は、内部サ
イクル・ライン（ＩＮＴ＿ＣＹＣ）１８２及び外部サイ
クル・ライン（ＥＸＴ＿ＣＹＣ）１８４によりＣＯＮＦ
ＩＧＢＬＯＣＫ１５２へ接続される。ＴＲＡＮＳ ＢＬ
ＯＣＫ１７２はさらに、入力ライン１８６を介してＣＯ
ＮＦＩＧ ＢＬＯＣＫ１５２から入力を受信する。ＴＲ
ＡＮＳ ＢＬＯＣＫ１７２は、出力ライン１８８を介し
て２次ＰＣＩバス９６へも接続される。

【００５８】ＤＥＣＯＤＥ ＢＬＯＣＫ１７０の機能
は、ＰＣＩバス２２及びライン１７４を介してＣＰＵ２
４から制御信号を受信することと、それらの制御信号
を、ＣＯＮＦＩＧ ＢＬＯＣＫ１５２又はＣＯＮＦＩＧ
＿ＡＤ１５０へ送られる読取り又は書込みのためのイネ
ーブル信号へと変換することである。ＣＯＮＦＩＧ Ｂ
ＬＯＣＫ１５２へのイネーブル信号は、ＣＦＧ＿ＲＤ及
びＣＦＧ＿ＷＲ上に発生され、特定のコンフィギュレー
ション・サイクルが読取り動作であるか書込み動作であ
るかをそれぞれ指示する。言い換えるならば、もしＤＥ
ＣＯＤＥ ＢＬＯＣＫ１７０がＣＦＧ＿ＲＤ上にイネー
ブル信号を発生したならば、現在のコンフィギュレーシ
ョン・サイクルは読取り動作である。ＤＥＣＯＤＥ Ｂ
ＬＯＣＫ１７０がライン１８０をイネーブル状態にする
とき、ＣＰＵ２４は、コンフィギュレーション・サイク
ルを開始するためにライン１５６を介してＣＯＮＦＩＧ
＿ＡＤ１５０内へ読取り又は書込みを行うことが可能に
なる。

【００５９】ＣＯＮＦＩＧ ＢＬＯＣＫ１５２は、ＰＣ
Ｉブリッジ８０の全てのコンフィギュレーション動作の
中心である。ＣＯＮＦＩＧ ＢＬＯＣＫ１５２の機能の
１つは、複数のライン１５４ａ乃至１５４ｆを介してＣ
ＯＮＦＩＧ＿ＡＤ１５０の内容を受信し、ＢＵＳ＿ＮＯ
１６０とＳＵＢ＿ＢＵＳ＿ＮＯ１６２の内容を受信し、
そしてＣＯＮＦＩＧ＿ＡＤ１５０のＢＵＳ＃フィールド
をＢＵＳ＿ＮＯ１６０とＳＵＢ＿ＢＵＳ＿ＮＯ１６２の
内容と比較する。その後、この比較の結果及びＩＤＳＥ
Ｌ１５７から受信した他の情報に基づいて、ＣＯＮＦＩ
Ｇ ＢＬＯＣＫ１５２は、現在のコンフィギュレーショ
ン・サイクルが目的としている装置が２次ＰＣＩバス９
６に接続された周辺装置であるか、ＰＣＩブリッジ８０
の下層のいずれかに位置する別のバスに接続された装置
あるか（但し、図１乃至図５の実施例では他のＰＣＩブ
リッジは存在しない）、又はＰＣＩブリッジ８０自身で
あるかを判断する。

【００６０】コンフィギュレーション・サイクルが、Ｐ
ＣＩブリッジ８０の下層のいずれかのバスを目的として
いる場合、ＣＯＮＦＩＧ ＢＬＯＣＫ１５２は、ＣＯＮ
ＦＩＧ＿ＡＤ１５０の内容をデコードし、変換してＴＲ
ＡＮＳ ＢＬＯＣＫ１７２へ送る。もし現在のコンフィ
ギュレーション・サイクルがＰＣＩブリッジ８０の下層
のバスに接続された装置を目的としている場合は、ＣＯ
ＮＦＩＧ ＢＬＯＣＫ１５２はさらに、ＴＲＡＮＳ Ｂ
ＬＯＣＫ１７２に対してＥＸＴ＿ＣＹＣ１８４上のイネ
ーブル信号を送る。

【００６１】コンフィギュレーション・サイクルがＰＣ
Ｉブリッジ８０自身を目的としている場合、ＣＯＮＦＩ
Ｇ ＢＬＯＣＫ１５２は、自身のコンフィギュレーショ
ン空間内のレジスタを識別するためにＲＥＧ＃フィール
ドをデコードし、この内部レジスタに関する読取り又は
書込み動作を実行する。もしコンフィギュレーション・
サイクルが内部のサイクルである場合、ＣＯＮＦＩＧ
ＢＬＯＣＫ１５２はやはり、ＴＲＡＮＳ ＢＬＯＣＫ１
７２に対してＩＮＩ＿ＣＹＣ１８２上からイネーブル信
号を送る。

【００６２】ＴＲＡＮＳ ＢＬＯＣＫ１７２は、主ＰＣ
Ｉバス２２と２次ＰＣＩバス９６との間の全てのタイミ
ングと信号変換を実行することにより、これらの間での
信号の行き来を可能にする。この変換は、ＰＣＩブリッ
ジ８０の基本的な機能であり、本発明の範囲からははず
れている。

【００６３】コンフィギュレーション・サイクルに関係
するＴＲＡＮＳ ＢＬＯＣＫ１７２の唯一の機能は、デ
コードされたＣＯＮＦＩＧ＿ＡＤ１５０の内容をＣＯＮ
ＦＩＧ ＢＬＯＣＫ１５２から２次ＰＣＩバス９６上へ
伝送することである。ＴＲＡＮＳ ＢＬＯＣＫ１７２は
ＣＯＮＦＩＧ ＢＬＯＣＫ１５２からＥＸＴ＿ＣＹＣ１
８４上のイネーブル信号を受信したときには、この伝送
機能を実行するのみである。

【００６４】図６及び図７は、ＣＯＮＦＩＧ ＢＬＯＣ
Ｋ１５２のブロック図である。ＣＯＮＦＩＧ ＢＬＯＣ
Ｋ１５２は、比較器１９０、第１の論理ブロック１９
２、第２の論理ブロック１９４及びデコーダ１９６を含
み、これら全ては図６及び図７に示すように種々の信号
ラインにより接続されている。第１の論理ブロック１９
２は、デコーダ１９８とアンド・ゲート（ＡＮＤ１）を
含む。

【００６５】ＣＯＮＦＩＧ＿ＡＤ１５０のＢＵＳ＃フィ
ールドは、ライン１５４ａにより比較器１９０及びデコ
ーダ１９６へ接続される。ＣＯＮＦＩＧ＿ＡＤ１５０の
ＲＥＧ＃フィールドは、ライン１５４ｄによりデコーダ
１９６及び１９８へ接続される。ＣＯＮＦＩＧ＿ＡＤ１
５０のＤＥＶ＃フィールドは、ライン１５４ｂにより第
２の論理ブロック１９４及びデコーダ１９６へ接続され
る。ＣＯＮＦＩＧ＿ＡＤ１５０のＦＵＮ＃フィールド
は、ライン１５４ｃによりデコーダ１９６へ接続され
る。

【００６６】ＣＯＮＦＩＧ ＢＬＯＣＫ１５２への他の
入力には、ＩＤＳＥＬ１５７並びにＣＯＮＦＩＧ＿ＡＤ
１５０のビット番号０及び１があり、これらは論理ブロ
ック１９２のＡＮＤ１へ接続される。ＣＦＧ＿ＲＤ１７
６及びＣＦＧ＿ＷＲ１７８は、さらに論理ブロック１９
２及び１９４への入力として接続される。ＢＵＳ＿ＮＯ
１６０及びＳＵＢ＿ＢＵＳ＿ＮＯ１６２はまた、それぞ
れライン１６６及び１６８を介して比較器１９０への別
々の入力として接続される。

【００６７】第１の論理ブロック１９２からの出力ライ
ンは、ＩＮＴ＿ＣＹＣ１８２、デコーダ１９８からの第
１の出力ライン２００、及び第２の出力ライン２０２で
ある。前述のように、これらは全てＰＣＩブリッジ８０
の内部レジスタを目的とするコンフィギュレーション・
サイクルを実行するために用いられる。

【００６８】ＥＸＴ＿ＣＹＣ１８４は、第２の論理ブロ
ック１９４からの唯一の出力である。ライン１８６は、
デコーダ１９６からＴＲＡＮＳ ＢＬＯＣＫ１７２への
出力である。比較器１９０は、２つの出力ライン２０４
及び２０６を有する。

【００６９】動作において、主ＰＣＩバス２２上のコン
フィギュレーション・サイクルがＣＰＵ２４により定義
されたとき、ＰＣＩブリッジ８０は、それを３つの相手
の中のいずれか１つを目的とするものであると解釈す
る。すなわち、ＰＣＩブリッジ８０自身のコンフィギュ
レーション空間内のレジスタ、２次ＰＣＩバス９６に接
続された周辺装置もしくは別のＰＣＩブリッジのコンフ
ィギュレーション空間内のレジスタ、又はＰＣＩネット
ワークの階層において２次ＰＣＩバス９６の下層にある
ＰＣＩバスに接続された周辺装置もしくはＰＣＩブリッ
ジのコンフィギュレーション空間内のレジスタのいずれ
かである。

【００７０】主ＰＣＩバス２２上のコンフィギュレーシ
ョン・サイクルを開始するために、ＣＰＵ２４は、主Ｐ
ＣＩバス２２を介してＤＥＣＯＤＥ ＢＬＯＣＫ１７０
へ制御信号を送る。これにより、ＤＥＣＯＤＥ ＢＬＯ
ＣＫ１７０はＣＯＮＦＩＧ＿ＡＤ１５０への書込み信号
をライン１８０上から送る。それによってＣＰＵ２４
は、コンフィギュレーション・アドレスをＣＯＮＦＩＧ
＿ＡＤ１５０へ書込むことができ、このアドレスはＣＯ
ＮＦＩＧ＿ＡＤ１５０がＤＥＣＯＤＥ ＢＬＯＣＫ１７
０によりリセットされるまではラッチされる。その後、
ＣＯＮＦＩＧ＿ＡＤ１５０の内容はＣＯＮＦＩＧ ＢＬ
ＯＣＫ１５２により複数のライン１５４ａ乃至１５４ｆ
を介してアクセスされる。

【００７１】コンフィギュレーション・サイクルがＰＣ
Ｉブリッジ８０の内部レジスタを目的とするとき、ＣＯ
ＮＦＩＧ＿ＡＤ１５０のビット番号０及び１の値は「０
０」にセットされる。さらに、ＣＰＵ２４によるイネー
ブル信号が、ＰＣＩホスト・ブリッジ２０を介してＩＤ
ＳＥＬ上からＣＯＮＦＩＧ ＢＬＯＣＫ１５２へ送られ
る。

【００７２】ＩＤＳＥＬ１５７上のイネーブル信号及び
ＣＯＮＦＩＧ＿ＡＤ１５０のビット番号０及び１からの
「００」信号は、第１の論理ブロックのＡＮＤ１への入
力であり、これらはＡＮＤ１の出力としてハイ（以降、
「Ｈ」とする）のイネーブル信号を発生する。このイネ
ーブル信号はＣＯＮＦＩＧ＿ＡＤ１５０のＲＥＧ＃フィ
ールドをデコードするためにデコーダ１９８を稼働させ
る。それからデコーダ１９８は、ＲＥＧ＃に対応するＰ
ＣＩブリッジの内部コンフィギュレーション・レジスタ
にアクセスする出力をライン２００上に発生する。

【００７３】同時に、ＤＥＣＯＤＥ ＢＬＯＣＫ１７０
は、この特定のコンフィギュレーション・サイクルの間
に実行されるべき動作が読取りであるか書込みであるか
によって、それぞれＣＦＧ＿ＲＤ１７６又はＣＦＧ＿Ｅ
Ｒ１７８のいずれかの上にイネーブル信号を発生する。
第１の論理ブロック１９２は、ライン２０２上に読取り
命令又は書込み命令を送出し、ライン２００上のデコー
ダ出力によりアクセスされた内部レジスタに対して読取
り動作又は書込み動作が実行される。さらに第１の論理
ブロック１９２は、ＩＮＴ＿ＣＹＣ１８２上にイネーブ
ル信号を送ることにより、コンフィギュレーション・サ
イクルがＰＣＩブリッジの内部において実行されかつ２
次ＰＣＩバス９６上へ伝送すべき情報はないことをＴＲ
ＡＮＳＢＬＯＣＫ１７２に対して示す。

【００７４】コンフィギュレーション・サイクルがＰＣ
Ｉブリッジ８０の内部コンフィギュレーション空間を目
的としないとき、ＣＰＵ２４からＰＣＩホスト・ブリッ
ジ２０を介してＩＤＳＥＬ上にイネーブル信号が送られ
ずかつＣＯＮＦＩＧ＿ＡＤ１５０のビット番号０及び１
は「０１」の値にセットされる。従って、これらの信号
はＡＮＤ１及びデコーダ１９８をイネーブルにせず、よ
ってＩＮＴ＿ＣＹＣ１８２は稼働されず内部コンフィギ
ュレーションは行われない。

【００７５】そのかわりに、コンフィギュレーション・
アドレスがＣＯＮＦＩＧ＿ＡＤ１５０へラッチされた後
に、比較器１９０はＣＯＮＦＩＧ＿ＡＤ１５０のＢＵＳ
＃フィールドをライン１５４ａを介して入力として受信
する。同時に、比較器１９０は、ＢＵＳ＿ＮＯ１６０及
びＳＵＢ＿ＢＵＳ＿ＮＯ１６２の内容もまたライン１６
６及び１６８からそれぞれ入力として受信する。

【００７６】その後、比較器１９０は、ＢＵＳ＃の値を
ＢＵＳ＿ＮＯ１６０及びＳＵＢ＿ＢＵＳ＿ＮＯ１６２の
値と比較する。もし、ＢＵＳ＿ＮＯ１６０が、ＢＵＳ＃
に等しければ、現在のコンフィギュレーション・サイク
ルは２次ＰＣＩバス９６に接続された周辺装置又は別の
ＰＣＩブリッジのためのものであり、そしてライン２０
４が比較器１９０によりイネーブルにされることにより
デコーダ１９６及び第２の論理ブロック１９４を稼働さ
せる。

【００７７】デコーダ１９６が稼働すると、ＣＯＮＦＩ
Ｇ＿ＡＤ１５０のＤＥＶ＃フィールドを２１ビット値へ
デコードする。デコードされた２１ビット値の各ビット
番号には、２次ＰＣＩバス９６上の装置又はＰＣＩブリ
ッジのイネーブル・ライン（ＩＤＳＥＬ）を接続するこ
とができる。従って、好適例においては最大２１台の周
辺装置又はＰＣＩブリッジを、２次ＰＣＩバス９６又は
ＰＣＩネットワーク内の他のＰＣＩバスへ接続すること
ができる。

【００７８】これらのビットの１つのみがＨ又は値
「１」にイネーブルされ、残りはロー（以降、「Ｌ」と
する）又は「０」にセットされる。従って、ＤＥＶ＃の
デコードされた２１ビット値は、２次ＰＣＩバス９６上
にあるコンフィギュレーション・サイクルの目的である
装置のみをイネーブルにする。

【００７９】さらにデコーダは、稼働されると、ＣＯＮ
ＦＩＧ＿ＡＤ１５０のビット番号０及び１の値を「０
０」にセットする。これは、２次ＰＣＩバスに接続され
た装置及びＰＣＩブリッジに対して、現在のコンフィギ
ュレーション・サイクルがそれらの中の１つを目的とし
ていることを示すものである。

【００８０】デコーダ１９６は、２次ＰＣＩバス９６上
へ送るべきＦＵＮ＃及びＲＥＧ＃の値をＴＲＡＮＳ Ｂ
ＬＯＣＫ１７２へ単純に渡すのみである。

【００８１】もし、ＢＵＳ＃の値がＢＵＳ＿ＮＯ１６０
の値よりも大きいが、ＳＵＢ＿ＢＵＳ＿ＮＯ１６２より
も小さいか等しいならば、現在のコンフィギュレーショ
ン・サイクルは、ＰＣＩネットワークの階層において２
次ＰＣＩバス９６よりも下層にあるＰＣＩバスに接続さ
れた周辺装置又はＰＣＩブリッジを目的としたものであ
る。この状態では、比較器１９０は、第２の論理ブロッ
ク１９４をイネーブルにするためにライン２０６をイネ
ーブルにする。

【００８２】さらに、この特別な状態が生じたときに
は、デコーダ１９６は稼働されない。従って、デコーダ
１９６は、ビット番号０及び１の値「０１」を含むＣＯ
ＮＦＩＧ＿ＡＤ１５０の全てのフィールドの現在値をＴ
ＲＡＮＳ ＢＬＯＣＫ１７２へ単純に渡すのみである。

【００８３】第２の論理ブロック１９４は、ライン２０
４又は２０６により稼働されるとき、ＥＸＴ＿ＣＹＣ１
８４を稼働させる。これは、現在のコンフィギュレーシ
ョン・サイクルがＰＣＩブリッジ８０の外部の装置又は
ＰＣＩブリッジを目的としていることをＴＲＡＮＳ Ｂ
ＬＯＣＫ１７２に対して示すものである。従って、ＴＲ
ＡＮＳ ＢＬＯＣＫ１７２は、ライン１８６を介してＣ
ＯＮＦＩＧ ＢＬＯＣＫ１５２から受信したＣＯＮＦＩ
Ｇ＿ＡＤ１５０の全てのフィールドの値を２次ＰＣＩバ
ス９６上に送出する。

【００８４】コンフィギュレーション・サイクルが２次
ＰＣＩバス９６上の装置又はＰＣＩブリッジを目的とす
る場合、デコードされたＤＥＶ＃の値は適切な装置又は
ブリッジをイネーブルにし、かつビット番号０及び１が
「００」にセットされているので、その特定の装置のコ
ンフィギュレーション空間内のレジスタ上で内部コンフ
ィギュレーション・サイクルが実行される。レジスタ
は、ＲＥＧ＃により識別される。ＣＰＵ２４から２次Ｐ
ＣＩバス９６上への制御信号は、コンフィギュレーショ
ン・サイクルが読取り動作又は書込み動作のいずれであ
るかを決定する。

【００８５】コンフィギュレーション・サイクルがＰＣ
Ｉネットワークの階層において２次ＰＣＩバス９６の下
層にあるＰＣＩバスに接続された装置又はＰＣＩブリッ
ジを目的とする場合、ＣＯＮＦＩＧ＿ＡＤ１５０は、バ
ス９６の下層のＰＣＩブリッジに沿って単純に渡される
のみである。それらのＰＣＩブリッジの各々は、ＢＵＳ
＃と等しいＢＵＳ＿ＮＯを有するブリッジが位置付けら
れるまで上記のＢＵＳ＃比較手順を実行する。それか
ら、この特定のＰＣＩブリッジがＤＥＶ＃をデコード
し、このブリッジの２次側のバスに接続された目的の装
置のコンフィギュレーション空間内でコンフィギュレー
ション・サイクルが実行されることになる。

【００８６】従って、ＰＣＩネットワーク内の各ＰＣＩ
ブリッジのハードウェアは、標準化されておりかつブリ
ッジからブリッジへと変化しない。さらに、各ブリッジ
を構成する実配線による論理は認知されている。

【００８７】ＰＣＩホスト・ブリッジ・ハードウェア 図８及び図９は、ホスト・ブリッジ２０のコンフィギュ
レーションに用いられるハードウェアのブロック図であ
る。図８及び図９は、ホスト・ブリッジ２０のコンフィ
ギュレーション・ハードウェアが、実質的に図４及び図
５に示したＰＣＩブリッジ８０のコンフィギュレーショ
ン・ハードウェアと同様であることを示している。実
際、ホスト・ブリッジ２０は、ＤＥＣＯＤＥ ＢＬＯＣ
Ｋ２０８、ＣＯＮＦＩＧ ＢＬＯＣＫ２１０、及びＴＲ
ＡＮＳ ＢＬＯＣＫ２１２を備えている。さらに以下の
レジスタも備えている。すなわち、ＣＯＮＦＩＧ＿ＡＤ
レジスタ２１４と、ＤＥＶ＿ＡＴＴＲレジスタ２１６
と、ＢＵＳ＿ＮＯレジスタ２１８と、ＳＵＢ＿ＢＵＳ＿
ＮＯレジスタ２２０とである。ホスト・ブリッジ２０の
これらの構成要素の機能は、実質的にＰＣＩブリッジ８
０のそれぞれ対応する要素の機能と同じである。

【００８８】ホスト・ブリッジ２０とＰＣＩブリッジ８
０のハードウェアにおける唯一の相違は、ＰＣＩホスト
・ブリッジ２０が、複数のホスト・ブリッジとＰＣＩネ
ットワークとを有する情報処理システム１０を調整する
ためのいくつかの付加的なハードウェアを備えている点
である。この付加的なハードウェアには、コンフィギュ
レーション・イネーブル・レジスタ（ＣＯＮＦＩＧ＿Ｅ
ＮＢＬ）２２２が含まれ、これはイネーブル出力（ＥＮ
ＢＬ＿ＯＵＴ）２２４によりシステム・バス１６に接続
される。ＤＥＣＯＤＥ ＢＬＯＣＫ２０８からＣＯＮＦ
ＩＧ＿ＥＮＢＬ２２２への別の出力ライン２２６は、Ｃ
ＯＮＦＩＧ＿ＥＮＢＬ２２２へ読取り及び書込み信号を
与えるためのものである。さらにアンド・ゲート２２８
は、ＣＯＮＦＩＧ＿ＡＤ２１４の最上位ビットからの入
力ＩＮＴ＿ＥＮＢＬ２３２及びシステム・バス１６から
の別の入力ＥＸＴ＿ＥＮＢＬ２３２を有する。アンド・
ゲート２２８は、出力ライン２３４も備える。

【００８９】さらにＣＯＮＦＩＧ＿ＢＬＯＣＫ２１０
は、ＣＯＮＦＩＧ＿ＢＬＯＣＫ１５２と比較すると、僅
かな相違がある。ＣＯＮＦＩＧ＿ＢＬＯＣＫ２１０のＡ
ＮＤ１ゲート（図示せず）は、ＣＯＮＦＩＧ＿ＢＬＯＣ
Ｋ１５２におけるＣＯＮＦＩＧ＿ＡＤのビット番号０及
び１の代りにＣＯＮＦＩＧ＿ＢＬＯＣＫ２１０のＤＥＶ
＃及び比較器からその入力の２つを受信する。従って、
ＣＯＮＦＩＧ＿ＢＬＯＣＫ２１０のＡＮＤ１は、ＢＵＳ
＃及びＤＥＶ＃が０に等しいときにのみＰＣＩホスト・
ブリッジ２０の内部レジスタに対するコンフィギュレー
ション・サイクルを可能にする。もし、ＤＥＶ＃が０よ
り大きくＢＵＳ＃が０に等しければ、ＣＯＮＦＩＧ＿Ｂ
ＬＯＣＫ２１０は、ＰＣＩホスト・ブリッジ２０の２次
側のＰＣＩバスに接続された装置に対してコンフィギュ
レーション・サイクルを行う。

【００９０】ＣＯＮＦＩＧ＿ＥＮＢＬ２２２は、マルチ
プル・ホスト・ブリッジ・システムにおける異なるホス
ト・ブリッジのＥＸＴ＿ＥＮＢＬ２３２に接続された各
々のビットを有する３２ビットレジスタである。従っ
て、コンフィギュレーション・サイクルが特定のホスト
・ブリッジの内部レジスタを目的とするとき、ＣＯＮＦ
ＩＧ＿ＥＮＢＬの１つのビットのみがＨとなり、そのビ
ットが目的とするホストブリッジのＥＸＴ＿ＥＮＢＬへ
接続される。

【００９１】動作中、ＣＰＵ２４により、ＤＥＣＯＤＥ
ＢＬＯＣＫ２０８がＣＯＮＦＩＧ＿ＥＮＢＬ２２２へ
の書込み命令をライン２２６から発生する。そしてＣＰ
Ｕ２４からシステム・バス１６上に与えられる値がＣＯ
ＮＦＩＧ＿ＥＮＢＬ２２２へ書込まれることになる。こ
の３２ビット値は、１つのビットのみがＨで他のビット
はＬである。

【００９２】その後、ＣＰＵ２４により、ＤＥＣＯＤＥ
ＢＬＯＣＫ２０８がライン２２６上に信号を出し、そ
れによってＣＯＮＦＩＧ＿ＥＮＢＬ２２２がＥＮＢＬ＿
ＯＵＴ２２４を介してシステム・バス上へ３２ビット値
を送ることができる。そして、３２ビット信号の中のＨ
の値をもつビットに接続されたＥＸＴ＿ＥＮＢＬを有す
るホスト・ブリッジが、現在のコンフィギュレーション
・サイクルのために稼働される。

【００９３】ＥＸＴ＿ＥＮＢＬ２３２がＥＮＢＬ＿ＯＵ
Ｔ２２４の中のＨのビット番号により稼働されるとする
と、ＣＯＮＦＩＧ＿ＡＤ２１４の最上位ビットがＣＰＵ
２４によりセットされたようにＨであれば、アンド・ゲ
ート２２８はライン２３４上にイネーブル信号を発生す
る。ＤＥＶ＃及びＢＵＳ＃が双方とも０であると仮定す
ると、これによってＣＯＮＦＩＧ＿ＢＬＯＣＫ２１０
が、ホスト・ブリッジ２０の内部レジスタのコンフィギ
ュレーション・サイクルを実行することができる。も
し、ＨにセットされたＣＯＮＦＩＧ＿ＥＮＢＬ２２２の
ビット番号が異なるホスト・ブリッジのＥＸＴ＿ＥＮＢ
Ｌへ接続されていれば、その特定のブリッジが内部コン
フィギュレーション・サイクルのために稼働される。

【００９４】情報処理システム内の全てのＰＣＩホスト
・ブリッジを同じハードウェアで構成してもよい。しか
しながら、ＣＯＮＦＩＧ＿ＥＮＢＬレジスタを備える必
要があるのはただ１つのホスト・ブリッジのみでよい。
従って、システム内のホスト・ブリッジの標準化を保つ
ために各ブリッジがＣＯＮＦＩＧ＿ＥＮＢＬレジスタを
もつように作製してもよいが、１つのシステムにおいて
接続されて用いられるのは１つのホスト・ブリッジのレ
ジスタのみである。さらに、望ましい場合はＣＯＮＦＩ
Ｇ＿ＥＮＢＬレジスタがホスト・ブリッジの外部にあっ
てもよい。

【００９５】予備マップの作成方法 コンフィギュレーション空間アクセスについての上記の
説明でわかるように、ＰＣＩネットワークを構成する種
々のブリッジ及び装置のコンフィギュレーション空間へ
アクセスするために好適例において用いられる予備マッ
プとは、ＢＵＳ＿ＮＯ及びＳＵＢ＿ＢＵＳ＿ＮＯの値の
ことである。従来は、ＰＣＩネットワークの物理的コン
フィギュレーションが変更されたとき、システム全体の
コンフィギュレーション・プログラムを再プログラミン
グすることなくＢＵＳ＿ＮＯ及びＳＵＢ＿ＢＵＳ＿ＮＯ
の正しい値を与えるための方法や装置がなかった。しか
しながら、以下に述べる本発明によるプログラムは、い
ずれの再プログラミングも行うことなくＰＣＩネットワ
ーク内の各ブリッジについてのＢＵＳ＿ＮＯ及びＳＵＢ
＿ＢＵＳ＿ＮＯの正しい値を与えるものである。たと
え、システム１０の終了と立上げの間にＰＣＩネットワ
ークの物理的コンフィギュレーションが劇的に変更され
たとしてもである。

【００９６】このプログラムはシステムメモリ３２に記
憶されており、他のいずれかのコンフィギュレーション
・サイクルが始まる以前に、システムのコンフィギュレ
ーション中にＣＰＵ２４によりアクセスされ実行され
る。このプログラムによって、システムのＰＣＩブリッ
ジ及びホスト・ブリッジの内部コンフィギュレーション
・レジスタであるＢＵＳ＿ＮＯ及びＳＵＢ＿ＢＵＳ＿Ｎ
Ｏに対していくつかの読取り及び書込みサイクルが実行
される。

【００９７】このプログラムは、２つの主要な決定パス
と動作パス（フローパス）に分割することができる。第
１のフローパスはプログラムのメイン・フローパスであ
り、図１０乃至図１２に示されている。このメイン・フ
ローパスは、複数のホスト・ブリッジすなわち複数のＰ
ＣＩネットワークをもつ情報処理システムのバス番号と
サブバス番号とを対応づける機能を有する。

【００９８】第２のフローパスは、各ホスト・ブリッジ
のためにメイン・フローパスによって呼出されるサブル
ーチンである。さらにこの第２のフローパスは各ホスト
・ブリッジ自身によってそのＰＣＩネットワークの各バ
スのために繰返し呼出される。このように、サブルーチ
ン自身が自分自身を繰返し呼出すので、このサブルーチ
ンは再帰的であるといえる。図１３乃至図１６は、この
再帰的サブルーチンを示している。再帰的サブルーチン
の主な機能は、各バスに接続されているＰＣＩブリッジ
を数えること、各ＰＣＩバスのために自分自身を呼出す
ことによってＰＣＩネットワークを構成する階層のレベ
ルを下層へ移行しながら各ＰＣＩブリッジのＢＵＳ＿Ｎ
Ｏ及びＳＵＢ＿ＢＵＳ＿ＮＯの一時的な値をセットする
こと、そして特定のブリッジに接続されたバスについて
のサブルーチンが終了するとき各ＰＣＩブリッジのＢＵ
Ｓ＿ＮＯ及びＳＵＢ＿ＢＵＳ＿ＮＯの固定値をセットす
ることである。

【００９９】次に図１０乃至図１２を参照して、予備マ
ップ作成プログラムのメイン・フローパス２５０を説明
する。このフローパス全体が、２つのポインタ又はカウ
ンタに関連する。これらのポインタはｉ及びｉｉにより
示される。コンピュータ・システム内に存在可能なホス
ト・ブリッジの最大数を示す定数ＨＢ＿ＭＡＸもまた用
いられる。ＨＢ＿ＭＡＸは、ＣＰＵ２４の制限又はシス
テム設計者により設定される。フローパス２５０は、各
ブリッジに割当てられたＣＯＮＦＩＧ＿ＥＮＢＬのビッ
ト番号を記録するためのメモリアレイＨＢを用いる。例
えば、ＨＢ（１）は、このシステム内の第１のホスト・
ブリッジであるホスト・ブリッジＮｏ．１をイネーブル
にするＣＯＮＦＩＧ＿ＥＮＢＬのビット番号を記録して
いる。

【０１００】メイン・フローパス２５０は、システムの
立上げ時又は初期化時にＣＰＵ２４によって呼出される
とステップ２５２においてプログラムを開始する。シス
テムの立上げ時においては全てのホスト・ブリッジのＢ
ＵＳ＿ＮＯ値は、デフォールトにより「００」にセット
される。ステップ２５２で開始されると動作ステップ２
５４へ進み、ここでポインタｉ及び変数ＮＯ＿ＨＢが
「０」にセットされる。変数ＮＯ＿ＨＢは、フローパス
２５０により計数されるホスト・ブリッジの数である。

【０１０１】その後、動作ステップ２５６へ進み、Ｈで
あるビット番号を１つのみ有するようにＣＯＮＦＩＧ＿
ＥＮＢＬレジスタへ３２ビット値が書込まれる。そして
このビット番号はポインタｉにより識別される。例え
ば、フローパス２５０の第１回目においては、ＣＯＮＦ
ＩＧ＿ＥＮＢＬレジスタのビット番号０がＨとなり残り
のビット番号はＬとなる。その後、動作ステップ２５８
においてｉは増分される。

【０１０２】フローパス２５０の次の動作ステップ２６
０において、ＢＵＳ＃＝０及びＤＥＶ＃＝０にセットさ
れたＣＯＮＦＩＧ＿ＡＤ２１４のフィールドをもつＤＥ
Ｖ＿ＡＴＴＲレジスタに対して読取りのコンフィギュレ
ーション・サイクルが実行される。上述の例に沿って述
べると、もしホスト・ブリッジのＥＸＴ＿ＥＮＢＬがＣ
ＯＮＦＩＧ＿ＥＮＢＬ２２２のビット番号０に接続され
ていれば、動作ステップ２６０によって、ＣＰＵがその
ホスト・ブリッジのＤＥＶ＿ＡＴＴＲレジスタの内容を
読取ることができる。なぜなら、ＢＵＳ＃とＤＥＶ＃が
「０」であるときは、全てのホスト・ブリッジがコンフ
ィギュレーション・サイクルに応答するからである。コ
ンフィギュレーション・サイクルのために個々のホスト
・ブリッジをイネーブルにする唯一の方法は、ＣＯＮＦ
ＩＧ＿ＥＮＢＬ２２２からのそれらの異なるＥＸＴ＿Ｅ
ＮＢＬ入力による。

【０１０３】次のステップは判断ステップ２６２であ
る。判断ステップ２６２は、ＤＥＶ＿ＡＴＴＲレジスタ
の最下位ビットがＨであるか否かを調べる。もしＨであ
れば、ホスト・ブリッジはＣＯＮＦＩＧ＿ＥＮＢＬ２２
２のビット番号０へ接続されて判断ステップ２６２から
動作ステップ２６４へ進み、ＮＯ＿ＨＢはシステム内の
ホスト・ブリッジの数を計数するために１だけ増分され
る。そして、そのホスト・ブリッジを稼働したＣＯＮＦ
ＩＧ＿ＥＮＢＬ２２２のビット番号すなわちビット番号
０が、ＨＢ（ｉ）又はＨＢ（１）とセットされた変数に
よりメモリアレイに記憶される。

【０１０４】もしビット番号０にホスト・ブリッジが接
続されていなければ、いずれの装置も読取りコンフィギ
ュレーション・サイクルに応答せず、従ってＣＰＵは、
この応答しないホスト・ブリッジのＤＥＶ＿ＡＴＴＲの
最下位ビットが「０」であると判断する。よって、ＮＯ
＿ＨＢは増分されず、ホスト・ブリッジは計数されな
い。

【０１０５】判断ステップ２６２及び動作ステップ２６
４の後、フローパス２５０は別の判断ステップ２６６へ
進み、ｉをＨＢ＿ＭＡＸと比較する。もしｉがＨＢ＿Ｍ
ＡＸよりも小さければ、フローパス２５０はループとな
って動作ステップ２５６へ戻り、増分されたｉに等しい
次のビット番号をＨにし他のビット番号をＬにするよう
にＣＯＮＦＩＧ＿ＥＮＢＬ２２２へ新しい値を書込む。
このループは、ｉがＨＢ＿ＭＡＸに等しくなるまで、す
なわち情報処理システム１０に存在し得る全てのホスト
・ブリッジが位置付けられかつ計数されるまで続けられ
る。従って、ＮＯ＿ＨＢはシステム内のホスト・ブリッ
ジの全数に等しくなり、またＨＢアレイは、各ホスト・
ブリッジのコンフィギュレーション空間にアクセスする
ためにＣＰＵ２４が発生しなければならないＣＯＮＦＩ
Ｇ＿ＥＮＢＬの値を示すことになる。もし、判断ステッ
プ２６６でｉがＨＢ＿ＭＡＸと等しくなれば、判断ステ
ップ２６８へ進む。

【０１０６】判断ステップ２６８において、ＮＯ＿ＨＢ
は０と比較される。もしＮＯ＿ＨＢが「０」であれば、
ＣＰＵ２４は、動作ブロック２７０において叙法処理シ
ステム１０内にホスト・ブリッジが存在せず、よってＢ
ＵＳ＿ＮＯ及びＳＵＢ＿ＢＵＳ＿ＮＯの各レジスタにつ
いてはコンフィギュレーションの必要がないと判断す
る。こうして、このプログラムは２７２において終了す
る。

【０１０７】もしＮＯ＿ＨＢが「０」よりも大きけれ
ば、このシステム内に少なくとも１つのホスト・ブリッ
ジ及び少なくとも１つのＰＣＩネットワークが存在し、
そのためにＢＵＳ＿ＮＯとＳＵＢ＿ＢＵＳ＿ＮＯの予備
マップを作成しなければならない。従って、フローパス
２５０は判断パス２６８から動作ステップ２７４へ続
く。

【０１０８】動作ステップ２７４では、２つの新しい変
数すなわちＢＮＯ＿ＭＩＮ及びＢＮＯ＿ＭＡＸＴＭＰを
導入する。ＢＮＯ＿ＭＩＮは、ＰＣＩネットワーク内に
位置付けされるバスの数が増えるに伴ってフローパス２
５０において増加するＢＵＳ＿ＮＯについての最小値で
ある。ＢＮＯ＿ＭＡＸＴＥＭは、ＰＣＩネットワーク内
に位置付けされるバスの数が増えるに伴って減少する各
ＰＣＩブリッジのＳＵＢ＿ＢＵＳ＿ＮＯに対してフロー
パス２５０がセットする一時的な値である。動作ステッ
プ２７４は、ポインタｉｉの初期値を「０」に、ＢＮＯ
＿ＭＩＮを「００」に、そしてＢＮＯ＿ＭＡＸＴＭＰを
「ＦＦ」にセットする

【０１０９】動作ステップ２７６においてポインタｉｉ
は１だけ増分された後、次の動作ステップ２７８へ進
む。動作ステップ２７８において、ＣＯＮＦＩＧ＿ＥＮ
ＢＬレジスタ２２２への書込みコンフィギュレーション
・サイクルが実行される。このステップにおいてＣＯＮ
ＦＩＧ＿ＥＮＢＬ２２２へ書込まれる値は、ＮＯ＿ＨＢ
がｉｉの値をもつＨＢ（ＮＯ＿ＨＢ）アレイからの値で
ある。よって、もしｉｉの値が１であれば、ホスト・ブ
リッジＮＯ．１についてのアレイ値すなわちホスト・ブ
リッジＮＯ．１のＥＸＴ＿ＤＮＢＬ２３２をイネーブル
にする値が、ＣＯＮＦＩＧ＿ＥＮＢＬ２２２へ書込まれ
る。このようにフローパス２５０の流れに沿って、ホス
ト・ブリッジＮＯ．１の内部レジスタに対して、特にホ
スト・ブリッジＮＯ．１のＢＵＳ＿ＮＯ及びＳＡＢ＿Ｂ
ＵＳ＿ＮＯの各レジスタに対して実行される読取り及び
書込みのコンフィギュレーション・サイクルが可能にな
る。

【０１１０】次のステップは判断ステップ２８０であ
る。判断ステップ２８０は、ｉｉが「１」よりも大きい
か否かを判断する。もし大きくなければ、動作ステップ
２８４をとばして呼出しブロック２８２へのループを進
む。呼出しブロック２８２は、図１３乃至図１６に示す
再帰的サブルーチン３００を呼出す。従って、ｉｉが
「１」に等しいときのサブルーチン３００の最初の呼出
しについては、コンピュータ・システム内の第１のホス
ト・ブリッジの下層のＰＣＩネットワークについての予
備マップが作成されていることを意味し、フローパス２
５０は動作ブロック２８４を跳ばす。

【０１１１】フローパス２５０を理解する目的のため
に、サブルーチン３００の呼出しによりフローパス２５
０へ戻されるＢＮＯ＿ＭＡＸの値のみを議論する必要が
ある。もし、ｉｉに対応するホスト・ブリッジのＢＵＳ
＿ＮＯレジスタが値ｘを有し、かつそのホスト・ブリッ
ジの下層のＰＣＩネットワークのＰＣＩバスの全数がｚ
であれば、サブルーチン３００により返されるＢＮＯ＿
ＭＡＸの値はｘ＋ｚ−１である。サブルーチン３００が
この値を導出する方法は以下に詳細に述べる。

【０１１２】よってこれが、コンピュータ・システム内
の第１のホスト・ブリッジに対するサブルーチン３００
の最初の呼出しであると仮定すると、ＢＮＯ＿ＭＩＮは
デフォールトにより「０」である。さらに、例えば第１
のホスト・ブリッジの下層のＰＣＩネットワーク内に全
部で４つのＰＣＩバスがあると仮定すると、サブルーチ
ン３００によりＢＮＯ＿ＭＡＸとして返される値は
「３」となる。このことは、サブルーチン３００によ
り、ホスト・ブリッジのＢＵＳ＿ＮＯレジスタ及びその
直ぐ下のバスが「０」値（ホスト・ブリッジが持ってい
たデフォールト値）を割当てられていたこと、そして、
そのホスト・ブリッジの下層の３つのＰＣＩブリッジ及
びそれらの下層のＰＣＩバスのＢＵＳ＿ＮＯレジスタが
１乃至３の値をそれぞれ割当てられていたことを意味す
る。

【０１１３】呼出しブロック２８２がＢＮＯ＿ＭＡＸの
値を得て終了した後、フローパスは動作ステップ２８６
へ進み、ｉｉにより指示される現在のホスト・ブリッジ
のＳＵＢ＿ＢＵＳ＿ＮＯに対して書込みコンフィギュレ
ーション・サイクルが実行される。ＳＵＢ＿ＢＵＳ＿Ｎ
Ｏに書込まれる値はＢＮＯ＿ＭＡＸである。

【０１１４】従って、前述の例を引続いて用いると、値
「３」がこのシステムの第１のホスト・ブリッジのＳＵ
Ｂ＿ＢＵＳ＿ＮＯに書込まれる。こうして、システムの
第１のホスト・ブリッジのＢＵＳ＿ＮＯ及びＳＵＢ＿Ｂ
ＵＳ＿ＮＯの各レジスタの値がそれぞれ「０」及び
「３」となる。よってこのホスト・ブリッジは、ＢＵＳ
＃フィールドが「０」乃至「３」に等しいコンフィギュ
レーション・サイクルにのみ応答することになる。これ
らの値は、このホスト・ブリッジの下層のＰＣＩネット
ワーク内の各ＰＣＩバスに割当てられた識別番号であ
る。

【０１１５】次のステップである動作ステップ２８８に
おいて、ＢＮＯ＿ＭＡＸに１を加算することによりＢＮ
Ｏ＿ＭＩＮの新しい値を導出する。この新しいＢＮＯ＿
ＭＩＮは、このシステムの次のホスト・ブリッジ（もし
存在するならば）のＢＵＳ＿ＮＯ及びそのホスト・ブリ
ッジの直ぐ下の層のバスに割当てられた番号となる。

【０１１６】さらに次のステップである判断ステップ２
９０において、ｉｉをＮＯ＿ＨＢと比較することにより
システム内にまだ他のホスト・ブリッジが存在するか否
かを判断する。もしＮＯ＿ＨＢがｉｉよりも大きけれ
ば、システム内にさらにホスト・ブリッジが存在するの
で判断ステップ２９０から動作ブロック２７６へのルー
プを戻ってｉｉが増分される。この場合は、動作ブロッ
ク２８４においてＢＮＯ＿ＭＩＮが次のホスト・ブリッ
ジのＢＵＳ＿ＮＯレジスタへ書込まれる。その後サブル
ーチン３００が呼出されてその全ての手順が繰返され
る。

【０１１７】上記の手順は、ｉｉがＮＯ＿ＨＢに等しく
なるまで各ホスト・ブリッジに対して繰返される。その
後、判断ステップ２９０から動作ステップ２９２へ進
み、このコンピュータ・システムのコンフィギュレーシ
ョン・プログラムにより実行されるコンフィギュレーシ
ョンの残りの手順のために全てのＣＯＮＦＩＧ＿ＥＮＢ
Ｌ２２２のビットがＨにセットされる。これによってコ
ンフィギュレーション・プログラムは、必要であれば全
てのホスト・ブリッジのコンフィギュレーション空間へ
アクセスすることができる。

【０１１８】その後プログラムはブロック２９４で終了
する。この時点で、このシステム内の全てのＰＣＩネッ
トワークの完全な予備マップが、システムの全てのブリ
ッジのＢＵＳ＿ＮＯ及びＳＵＢ＿ＢＵＳ＿ＮＯに基づい
て作成されたことになる。もしＰＣＩネットワークの物
理的コンフィギュレーションを変更すべき場合は、再プ
ログラミングをすることなくコンピュータ・システムを
再初期化することにより予備マップを簡単に変更するこ
とが可能である。

【０１１９】図１３乃至図１６は、サブルーチン３００
のフローパスを示したものである。サブルーチン３００
は、２つのポインタｊ及びｊｊを有する。ＤＥＶ＿ＭＡ
Ｘはサブルーチン３００により用いられる定数であり、
１つのＰＣＩバスに接続可能な周辺装置又はＰＣＩブリ
ッジの最大数である。前述のように、好適例におけるＤ
ＥＶ＿ＭＡＸは「２１」である。

【０１２０】さらにサブルーチン３００は、ＢＮＯ＿Ｍ
ＩＮ、ＢＮＯ＿ＭＡＸＴＭＰ及びＢＮＯ＿ＭＡＸを含む
いくつかの変数を用いる。前述のように、ＢＮＯ＿ＭＩ
Ｎ及びＢＮＯ＿ＭＡＸＴＭＰについての変数は、メイン
・フローパス２５０により、サブルーチン３００を読出
す前にセットされる。これらの変数の初期値は、前述の
ようにそれぞれ「００」及び「ＦＦ」である。ＢＮＯ＿
ＭＡＸは、サブルーチン３００をフローパス２５０へ戻
す変数である。

【０１２１】サブルーチン３００により用いられるその
他の変数は、ＮＯ＿ＰＢである。ＮＯ＿ＰＢは、特定の
ＰＣＩバスに接続されたＰＣＩブリッジの数である。

【０１２２】サブルーチン３００がフローパス２５０に
より呼出されると、３０２において開始されて動作ステ
ップ３０４へ進み、ここでＮＯ＿ＰＢ及びｊが「０」に
セットされる。その後、サブルーチン３００は動作ステ
ップ３０６へ進み、ｊは１だけ増分される。

【０１２３】サブルーチン３００は、その後、最初の主
要な手順を開始する。それは、呼出されたサブルーチン
の目的であるバスに接続されているＰＣＩブリッジを計
数することである。このタスクを実行するステップが、
動作ステップ３０８及び３１０並びに判断ステップ３１
２及び３１４である。

【０１２４】動作ステップ３０８は、ＢＵＳ＃がＢＮＯ
＿ＭＩＮに等しくかつＤＥＶ＃フィールドがｊに等しい
ＤＥＶ＿ＡＴＴＲへの読取りコンフィギュレーション・
サイクルを実行することにより始まる。それは、第１回
目の計数においては「１」である。判断ステップ３１２
は、ＤＥＶ＿ＡＴＴＲの最下位ビットが「０」であるか
「１」であるかを判断する。もし、最下位ビットが
「１」であれば、この読取りに応答する装置はＰＣＩブ
リッジであるのでサブルーチン３００は動作ステップ３
１０へ分岐し、そのＰＣＩバスへ接続されているＰＣＩ
ブリッジの数を計数するためにＮＯ＿ＰＢを増分し、そ
してｊをＰＢ（ＮＯ＿ＰＢ）の値として代入することに
よりＰＢアレイを作成する。このアレイが完成すると、
各ＰＣＩブリッジの内部コンフィギュレーション空間へ
アクセスする際に各ＰＣＩブリッジを稼働させるための
種々のＤＥＶ＃値を指示する。このアレイは、フローパ
ス２５０におけるＨＢアレイに類似している。

【０１２５】もし、ＤＥＶ＿ＡＴＴＲの最下位ビットが
「０」であれば、値ｊを持つＤＥＶ＃により稼働される
装置が存在するが、それは通常のＰＣＩ装置であってＰ
ＣＩブリッジではないことを意味する。この場合、ＣＰ
Ｕ２４は、ある装置がその特定のＤＥＶ＃により稼働さ
れることを通知するが、ＮＯ＿ＰＢは増分しない。その
代りにサブルーチンは判断ステップ３１４へ進む。も
し、ｊに等しいＤＥＶ＃により稼働される周辺装置又は
ＰＣＩブリッジがない場合は、ＣＰＵ２４はやはりこの
情報を通知して判断ステップ３１４へ進む。

【０１２６】判断ステップ３１４はｊをＤＥＶ＿ＭＡＸ
と比較する。もし、ｊがＤＥＶ＿ＭＡＸよりも小さけれ
ば、サブルーチンは動作ステップ３０６へのループを戻
り、そこでｊが増分される。従って、このループは、ｊ
の値がＤＥＶ＿ＭＡＸに等しくなるまで繰返される。

【０１２７】ｊの値がＤＥＶ＿ＭＡＸに等しくなったと
き、サブルーチン３００の呼出しが開始された目的であ
る特定のＰＣＩバス（以降、「呼出しＰＣＩバス」と称
する）に接続されたＰＣＩブリッジの数にＮＯ＿ＰＢが
等しくなる。さらにＰＢアレイも完成され、そして以下
のようなチャートがＣＰＵ２４によりシステムメモリ３
２に作成されたことになる。

【０１２８】その後、判断ステップ３１６へ進み、呼出
しＰＣＩバスに接続されるＰＣＩブリッジが存在するか
否かを判断する。ＮＯ＿ＰＢは判断ステップ３１６にお
いて「０」に等しいか否かを判断され、もしＮＯ＿ＰＢ
が０に等しければ、ＰＣＩブリッジは無い。この場合、
サブルーチン３００は動作ステップ３１８へ進み、ここ
でＢＮＯ＿ＭＩＮの値をＢＮＯ＿ＭＡＸへ転送する。そ
の後サブルーチン３００は、ステップ３２０においてメ
イン・フローパス２５０へ戻る。もし、ＮＯ＿ＰＢが
「０」よりも大きければ、少なくとも１つのＰＣＩブリ
ッジが呼出しＰＣＩバスに接続されている。よってサブ
ルーチン３００は、判断ブロック３１６から動作ステッ
プ３２２へ進む。

【０１２９】動作ステップ３２２は、サブルーチン３０
０のループ・シーケンスの始点であり、ここで呼出しＰ
ＣＩバスに接続されたＰＣＩブリッジのＢＵＳ＿ＮＯ及
びＳＵＢ＿ＢＵＳ＿ＮＯの各レジスタに一時的な値がセ
ットされる。動作ステップ３２２においてｊｊを「０」
にセットした後、動作ステップ３２４へ進み、ここでｊ
ｊを１だけ増分する。

【０１３０】次の判断ステップ３２６において、ｊｊが
「１」に等しいか否かが判断される。もしｊｊが「１」
であれば、これがこのループ・シーケンスの繰返しにお
ける第１回目であるので、動作ステップ３２８へと進
む。動作ステップ３２８では、ＢＵＳ＃＝ＢＮＯ＿ＭＩ
Ｎ、ＤＥＶ＃＝ＰＢ（ｊｊ）、及びＲＥＧ＃＝ＢＵＳ＿
ＮＯである書込みコンフィギュレーション・サイクルが
実行される。このコンフィギュレーション・サイクルに
おいて書込まれる値は、ＢＮＯ＿ＭＩＮ＋１である。こ
の書込みコンフィギュレーション・サイクルの結果、呼
出しＰＣＩバスに接続された第１のＰＣＩブリッジのＢ
ＵＳ＿ＮＯがＢＮＯ＿ＭＩＮ＋１にセットされる。例え
ば、もしこれがＰＣＩホスト・ブリッジの直ぐ下のバス
に対するサブルーチン３００の最初の呼出しであれば、
このＢＵＳ＿ＮＯ値は「１」となる。サブルーチン３０
０は次に動作ステップ３３０へ進む。

【０１３１】判断ステップ３２６においてｊｊが「１」
でなければ、これはループ・シーケンスの繰返しにおけ
る第１回目ではないので、判断ステップ３２６から動作
ステップ３３３へ進む。動作ステップ３３３により、呼
出しＰＣＩバス上のＤＥＶ＃＝ＰＢ（ｊｊ）であるＰＣ
ＩブリッジのＢＵＳ＿ＮＯアドレスに対して書込みが行
われる。ＢＵＳ＿ＮＯへ書込まれる値は、ＢＮＯ＿ＭＡ
ＸＴＭＰ−ＮＯ＿ＰＢ＋ｊｊである。この値は、サブル
ーチン３００がＰＣＩネットワーク内の階層の最下層ま
で降りて行く間のＢＵＳ＿ＮＯに対する一時的な値であ
る。動作ステップ３３３の後、動作ステップ３３０へ進
む。

【０１３２】動作ステップ３３０では、ＤＥＶ＃＝ＰＢ
（ｊｊ）のときに応答する呼出しＰＣＩバスに接続され
たＰＣＩブリッジのＳＵＢ＿ＢＵＳ＿ＮＯに対する書込
みコンフィギュレーション・サイクルを実行する。ＳＵ
Ｂ＿ＢＵＳ＿ＮＯへ書込まれる値はＢＮＯ＿ＭＡＸＴＭ
Ｐ−ＮＯ＿ＰＢ＋ｊｊに等しい一時的な値である。

【０１３３】次に判断ステップ３３２へ進み、ここから
ブルーチン３００はｊｊがＮＯ＿ＰＢに等しくなるまで
動作ステップ３２４へ戻ってループを繰返す。もしｊｊ
がＮＯ＿ＰＢに等しくなれば、以下に示すテーブルのよ
うな各ＰＣＩブリッジについての一時的な値のテーブル
が作成されたことになる。 ブリッジ番号 ＢＵＳ＿ＮＯ ＳＵＢ＿ＢＵＳ＿ＮＯ −−−−−−−−−−−−−−−−− −−−−−−−−−−−− 1 BNO_MIN+1 BNO_MAXTMP-NO_PB+1 : : : jj BNO_MAXTMP-NO_PB+jj BNO_MAXTMP-NO_PB+jj : : : NO_PB BNO_MAXTMP BNO_MAXTMP

【０１３４】このテーブル内のブリッジの２次側に接続
されたＰＣＩバスは、ＰＣＩネットワークの階層の第２
の層を表している。システム内のホスト・ブリッジに接
続されたＰＣＩバスは、階層の第１の層を表している。

【０１３５】サブルーチン３００は次に動作ステップ３
３４へ進み、ここからサブルーチンの再帰的部分を開始
する。動作ステップ３３４は、カウンタｊｊを「０」に
セットし、新しい変数ＢＮＯ＿ＭＩＮ２の値をＢＮＯ＿
ＭＩＮ＋１にセットする。

【０１３６】次の動作ステップ３３６において、ｊｊは
１だけ増分される。動作ステップ３３６の後、動作ステ
ップ３３８において新変数ＢＮＯ＿ＭＡＸＴＭＰ２が導
入される。動作ステップ３３８は、ＢＮＯ＿ＭＡＸＴＭ
Ｐ２にＢＮＯ＿ＭＡＸＴＭＰ−ＮＯ＿ＰＢ＋ｊｊの値を
与える。

【０１３７】その後、呼出しブロック３４０に進み、Ｐ
ＣＩの階層におけるＰＣＩバスの第２の層に接続された
ＰＣＩブリッジを計数するためにサブルーチン３００は
自分自身を呼出す。この第２の層に接続されたＰＣＩブ
リッジの数は、ＰＣＩの階層における第３の層のＰＣＩ
バスの数を示すことになる。

【０１３８】呼出しブロック３４０におけるサブルーチ
ン３００の第２の呼出しの間、ＢＮＯ＿ＭＩＮ及びＢＮ
Ｏ＿ＭＡＸＴＭＰに代って用いられる変数は、それぞれ
ＢＮＯ＿ＭＩＮ２及びＢＮＯ＿ＭＡＸＴＭＰ２である。
同様に、この第２の呼出しからのリターン値は、ＢＮＯ
＿ＭＡＸではなく変数ＢＮＯ＿ＭＡＸ２となる。もしｘ
が、ＰＣＩブリッジの数に等しければ、すなわちＰＢ
（ｊｊ）として識別されるＰＣＩブリッジの下層のＰＣ
Ｉバスの数に等しければ、ＢＮＯ＿ＭＡＸ２のリターン
値は、ＢＮＯ＿ＭＩＮ２＋ｘ−１となる。ＢＮＯ＿ＭＡ
Ｘ２は、特定のＰＣＩバスＰＢ（ｊｊ）の下層で最も大
きい参照番号を持つＰＣＩバスの参照番号である。

【０１３９】呼出しブロック３４０がＢＮＯ＿ＭＡＸ２
に対する値を返すと、次に動作ステップ３４２へ進む。
動作ステップ３４２では、ＢＵＳ＃＝ＢＮＯ＿ＭＩＮ、
ＤＥＶ＃＝ＰＢ（ｊｊ）であるＳＵＢ＿ＢＵＳ＿ＮＯレ
ジスタへの書込みコンフィギュレーション・サイクルが
実行され、そして書込まれる情報はＢＮＯ＿ＭＡＸ２に
等しい。

【０１４０】もしｊｊが１に等しいならば、ＢＮＯ＿Ｍ
ＡＸ２によってＰＢ（１）のＳＵＢ＿ＢＵＳ＿ＮＯにセ
ットされた一時的値を上書きする。ＰＢ（１）は先のテ
ーブルにおける参照番号１をもつブリッジである。ＰＢ
（１）のＢＵＳ＿ＮＯは、既に動作ステップ３２８にお
いてＢＮＯ＿ＭＩＮ＋１又は「１」にセットされてい
る。よって、ＰＢ（１）のＢＵＳ＿ＮＯ及びＳＵＢ＿Ｂ
ＵＳ＿ＮＯの各レジスタは、ＰＢ（１）の下層にある全
てのＰＣＩバスに割当てられた参照番号の範囲を与え
る。

【０１４１】次にサブルーチン３００は判断ステップ３
４４に進み、ｊｊがＮＯ＿ＰＢと比較される。もしｊｊ
がＮＯ＿ＰＢより小さければ、動作ステップ３４６へ進
み、ＰＢ（ｊｊ＋１）のＢＵＳ＿ＮＯレジスタに対して
書込みコンフィギュレーション・サイクルを実行する。
書込まれる値はＢＮＯ＿ＭＡＸ２＋１である。従って、
もしｊｊが１に等しければ、ＰＢ（２）の直ぐ下のブリ
ッジ、又は先のテーブル内の第２のバスがＢＮＯ＿ＭＡ
Ｘ２＋１の参照値を割当てられる。この値は、ＰＢ
（１）のＢＵＳ＿ＮＯ及びＳＵＢ＿ＢＵＳ＿ＮＯの各レ
ジスタにセットされたＰＣＩバスの範囲よりも１だけ増
分されている。この同じ値が、次の動作ステップ３４８
におけるＢＮＯ＿ＭＩＮ２の新しい値となる。

【０１４２】次にサブルーチン３００は、別の判断ステ
ップ３５０へ進み、再びｊｊがＮＯ＿ＰＢと比較され
る。もしｊｊがＮＯ＿ＰＢよりも小さければ、必然的に
そうなるが、サブルーチン３００は動作ステップ３３６
までループを戻る。

【０１４３】その後、動作ステップ３３６でｊｊが１だ
け増分され、再びサブルーチン３００は、次のＰＣＩブ
リッジＰＢ（ｊｊ）の下層のＰＣＩバスを計数するため
に自分自身を呼出す。このサブルーチン３００の呼出し
は、ＰＢ（ｊｊ）に対するＢＮＯ＿ＭＡＸ２の値を返
す。

【０１４４】ｊｊがＮＯ＿ＰＢに等しくなるまで、ｊｊ
の各値に対してサブルーチン３００恥文事心を呼出し続
ける。ｊｊがＮＯ＿ＰＢに等しくなると、サブルーチン
３００は判断ステップ３４４から動作ステップ３５２へ
とループする。このことは、ＨＢ（ｉｉ）により識別さ
れる特定のホスト・ブリッジの下層の全てのＰＣＩバス
が計数されたことを意味する。

【０１４５】動作ステップ３５２において、ＢＮＯ＿Ｍ
ＡＸ２の値はＢＮＯ＿ＭＡＸへ複写される。その後、リ
ターン・ステップ３５４において、サブルーチン３００
はＢＮＯ＿ＭＡＸとともにフローパス２５０の呼出しブ
ロック２８２へ戻る。

【０１４６】サブルーチン３００は、ＰＣＩネットワー
ク内の各ブリッジの下層にあるＰＣＩバスの各階層に対
し、階層の最下層に達するまで自分自身を再帰的に呼出
すことになる。サブルーチン３００は、その各呼出しの
ためのポインタと変数に対してシステムメモリ内の異な
るメモリ・レジスタを使用しなければならない。そうし
なければ、このプログラムは正しい値に戻らなくなる。
例えば、もしサブルーチン３００が１つのＮＯ＿ＰＢ
（ｊｊ）に対して自分自身を３回呼出すならば、各呼出
しのｊｊポインタに対して１つのメモリ場所が用いられ
なければならない。よって、異なる３つのｊｊポインタ
に対しては３つのメモリ場所がセットされなければなら
ない。

【０１４７】同様に、各層の変数ＢＮＯ＿ＭＡＸ、ＢＮ
Ｏ＿ＭＩＮ、ＰＢ＿ＮＯ及びＢＮＯＭＡＸ＿ＴＭＰに対
しても異なるメモリ場所をセットしなければならない。
例えば、サブルーチン３００の第３回目の呼出しのＢＮ
Ｏ＿ＭＡＸは、自分専用のメモリ場所ＢＮＯ＿ＭＡＸ３
を、第４回目の呼出しではＢＮＯ＿ＭＡＸ４を、そして
第ｙ回目の呼出しではＢＮＯ＿ＭＡＸｙを用いなければ
ならない。変数ＢＮＯ＿ＭＡＸｙ及びＢＮＯ＿ＭＩＮｙ
は、ＰＣＩネットワーク内の各ＰＣＩバスについて１ず
つ増分される実際に同じ変数である。

【０１４８】図１７は、ＰＣＩネットワークの物理的コ
ンフィギュレーションの構成例のブロック図である。図
１７の各ブロックは、ＰＣＩブリッジ又はホスト・ブリ
ッジである。

【０１４９】図１７では、３つのホスト・ブリッジＡ、
Ｂ及びＣがある。ホスト・ブリッジＡは、その下層に接
続された３つのＰＣＩブリッジをもつ。これらのＰＣＩ
ブリッジのうち、Ａ１とＡ２の２つは、ホスト・ブリッ
ジＡの直ぐ下に接続されているＰＣＩバスＡに同列で接
続されている。ＰＣＩブリッジＢ１は、ブリッジＡ１の
２次側に接続されているＰＣＩバスＢへ接続されてい
る。ブリッジＢ１及びＡ２は、それぞれ、それらの２次
側に接続されたＰＣＩバスＣ及びＤを有している。

【０１５０】ホスト・ブリッジＢは、その２次側に接続
されたＰＣＩバスＥのみを有している。ホスト・ブリッ
ジＣは、その２次側に接続されたＰＣＩバスＦを有し、
ＰＣＩバスＦはＰＣＩブリッジＦ１を接続している。Ｐ
ＣＩブリッジＦ１はさらにＰＣＩバスＧを２次側に接続
している。

【０１５１】図１７に示す各ブリッジは、それぞれ２つ
のブロックを有し、それぞれのブロックには数字が含ま
れている。上のブロックはその特定のブリッジのＢＵＳ
＿ＮＯレジスタを表し、下のブロックはＳＵＢ＿ＢＵＳ
＿ＮＯレジスタを表している。これらのブロック内の数
字は、図１０乃至図１６に示したフローパス２５０及び
サブルーチン３００によりそのレジスタに割当てられた
値を表している。

【０１５２】コンピュータ・システムの立上げもしくは
初期化において、フローパス２５０及びサブルーチン３
００の以下のような動作により図１７に示した値が割当
てられる。

【０１５３】ここで図１０乃至図１７を参照すると、フ
ローパス２５０は、他のいずれかのコンフィギュレーシ
ョン・プログラムがシステムのために起動される前にＣ
ＰＵ２４により呼出される。フローパス２５０は、ＣＯ
ＮＦＩＧ＿ＥＮＢＬの各ビットを別々にＨにすることに
より開始される。ＣＯＮＦＩＧ＿ＥＮＢＬの特定のビッ
トは、ホスト・ブリッジＡ、Ｂ及びＣのＤＥＶ＿ＡＴＴ
Ｒレジスタへの読取りサイクルのためにそれぞれのホス
ト・ブリッジを稼働させる。そして、動作ステップ２６
４においてＮＯ＿ＨＢを増分させることにより、それら
のレジスタのそれぞれの最下位ビットが計数される。ス
テップ２６４はさらに、各ブリッジを稼働させるＣＯＮ
ＦＩＧ＿ＥＮＢＬのビット番号のアレイを作成する。

【０１５４】従って、判断ステップ２６８が目的に達す
ると、ＮＯ＿ＨＢは、「３」もしくは図１７のホスト・
ブリッジの数に等しくなる。その後、動作ブロック２７
８において、内部コンフィギュレーション・サイクルの
ためにホスト・ブリッジＡを稼働させるＣＯＮＦＩＧ＿
ＥＮＢＬのビット番号にＨ信号を書込む。そしてブロッ
ク２８２においてサブルーチン３００への最初の呼出し
が行われる。

【０１５５】サブルーチン３００は、ＰＣＩバスＡに接
続された各装置又はＰＣＩブリッジのＤＥＶ＿ＡＴＴＲ
レジスタを読取ることによってＰＣＩブリッジＡ１及び
Ａ２を計数することにより、開始される。このサブルー
チンは、ブロック３０６と３１３との間のループ手順に
より完了する。

【０１５６】従って、判断ブロック３１４においてｊ＝
２１（ＤＥＶ＿ＭＡＸ）になると、ＮＯ＿ＰＢの値は２
に等しくなり、ＰＢアレイの作成が完了する。ＰＢアレ
イは、コンフィギュレーション・サイクルのために、ホ
スト・ブリッジＡのＣＯＮＦＩＧ＿ＡＤのいずれのビッ
ト番号がＰＣＩブリッジＡ１及びＡ２を稼働させるかを
指示するものである。

【０１５７】次に、前述のブロック３２４乃至３３２の
ループ手順において、ブリッジＡ１のＢＵＳ＿ＮＯが固
定的に「１」にセットされている場合を除き、ブリッジ
Ａ１及びＡ２のＳＵＢ＿ＢＵＳ＿ＮＯ及びＢＵＳ＿ＮＯ
の各レジスタに一時的な値がセットされる。

【０１５８】その後、図１３乃至図１６に示した再帰的
サブルーチン手順が、ブリッジＡ１に対して実行され
る。ブロック３４０は、サブルーチン３００が自分自身
を呼出すためのものである。従って、ＰＣＩバスＢに接
続されたＰＣＩブリッジを計数するためにブロック３０
６乃至３１４の計数及びアレイ作成手順が実行される。
この手順の最後において、ＰＣＩブリッジＢ１に対して
ＮＯ＿ＰＢ２は「１」に等しくなり、そしてＰＢ２のア
レイ作成が完了する。

【０１５９】その後、ブロック３２４乃至３３２の間の
ループ手順が、ＰＣＩブリッジＢ１のＳＵＢ＿ＢＵＳ＿
ＮＯに対して一時的値をセットし、ブロック３２８にお
いてそのＢＵＳ＿ＮＯを固定値「２」にセットする。

【０１６０】そしてＰＣＩブリッジＢ１のために再びブ
ロック３４０でサブルーチン３００を呼出す。これは、
サブルーチン３００に対する第３層の呼出しである。

【０１６１】この回の呼出しでは、サブルーチン３００
はＰＣＩバスＣ上のブリッジの数を計数しようとし、そ
してここに何も接続されていないことを見出してＮＯ＿
ＰＢ＝０とする。従って、ブロック３１８において、Ｂ
ＮＯ＿ＭＡＸ３＝２とともにサブルーチン３００の呼出
しの第２の層へ戻る。そしてＢＮＯ＿ＭＡＸ３もしくは
「２」は、動作ステップ３４２においてブリッジＢ１の
ＳＵＢ＿ＢＵＳ＿ＮＯに固定的に書込まれる。

【０１６２】ＰＣＩバスＢに接続されている他のブリッ
ジがないので、ｊｊは判断ステップ３４４におけるＮＯ
＿ＰＢに等しく、そしてサブルーチン３００は動作ブロ
ック３５２へループする。ＢＮＯ＿ＭＡＸ３もしくは
「２」が判断ステップ３５２においてＢＮＯ＿ＭＡＸ２
に複写され、ブロック３５４においてサブルーチン３０
０の呼出しの第１の層へ戻る。

【０１６３】その後、ブロック３４２においてブリッジ
Ａ１のＳＵＢ＿ＢＵＳ＿ＮＯへ値「２」を複写する。次
に動作ブロック３４６において、値「３」がＰＣＩブリ
ッジＡ２のＢＵＳ＿ＮＯに複写される。

【０１６４】これは、図１３乃至図１６の繰返しの第１
回目であり、またＮＯ＿ＰＢは２に等しいので、サブル
ーチン３００はブロック３３６へとループする。それか
ら、ＰＣＩブリッジＡ２のために、サブルーチン３００
への別の第２の層の呼出しが行われる。この呼出しは、
ＰＣＩバスＤにＰＣＩブリッジが接続されていないこと
を示して第１の層へと戻る。よって、この呼出しに対し
て返されるＢＮＯ＿ＭＡＸ２は「３」である。その後、
ブロック３４２においてこの値はＰＣＩブリッジＡ２の
ＳＵＢ＿ＢＵＳ＿ＮＯへ複写される。

【０１６５】このときｊｊの値はＮＯ＿ＰＢに等しい。
よって、判断ステップ３４４はブロック３５２へとルー
プし、そこでＢＮＯ＿ＭＡＸに対してＢＮＯ＿ＭＡＸ２
の値もしくは「３」が与えられる。それから、ブロック
２８２においてメイン・フローパス２５０へ戻る。

【０１６６】その後、ブロック２８６において値「３」
がホスト・ブリッジＡのＳＵＢ＿ＢＵＳ＿ＮＯへ書込ま
れる。それからブロック２８８においてＢＮＯ＿ＭＩＮ
が「４」に等しくセットされた後、ブロック２７６への
ループを戻って残りのブリッジのＢＵＳ＿ＮＯ及びＳＵ
Ｂ＿ＢＵＳ＿ＮＯの各レジスタをセットする。

【０１６７】先ず、値「４」がホスト・ブリッジＢのＢ
ＵＳ＿ＮＯへ複写される。それからサブルーチン３００
が呼出されるが、ＰＣＩバスＥ上においてはＰＣＩブリ
ッジを計数しない。よって、ブロック３２０においてＢ
ＮＯ＿ＭＡＸの値「４」とともに戻り、そしてブロック
２８６において、この値をホスト・ブリッジＢのＳＵＢ
＿ＢＵＳ＿ＮＯへ書込む。

【０１６８】ｉｉの値は、いまだＮＯ＿ＨＢに等しくな
い。よって、ブロック２８８においてＢＮＯ＿ＭＡＸに
１を加えることによりＢＮＯ＿ＭＩＮを「５」にセット
した後、判断ステップ２９０からブロック２７６へのル
ープを戻る。ブロック２８４においてホスト・ブリッジ
ＣのＢＵＳ＿ＮＯへ「５」が書込まれた後、ブロック２
８２でサブルーチン３００が呼出される。

【０１６９】サブルーチン３００は、バスＧを見出しか
つ計数するために第２の層の呼出しを行わなければなら
ない。ＰＣＩブリッジＦ１のＢＵＳ＿ＮＯ及びＳＵＢ＿
ＢＵＳ＿ＮＯの各レジスタは、サブルーチン３００の呼
出しの間にセットされ、ＢＮＯ＿ＭＡＸの値「６」がブ
ロック２８２へ返される。

【０１７０】このときｉｉの値はＮＯ＿ＨＢに等しくな
り、全てのＢＵＳ＿ＮＯ及びＳＵＢ＿ＢＵＳ＿ＮＯの各
レジスタがセットされたことを意味する。よって、ブロ
ック２９２においてＣＯＮＦＩＧ＿ＥＮＢＬの全てのビ
ット番号をＨにセットすることにより、コンフィギュレ
ーション・プログラムはホスト・ブリッジの内部レジス
タにアクセスすることができる。このとき、コンフィギ
ュレーション・プログラムは、マルチプル・バス・ネッ
トワーク内の全てのブリッジ、周辺装置及びバスを位置
付けするための予備マップを有している。

【０１７１】まとめとして、本発明の構成に関して以下
の事項を開示する。

【０１７２】（１）中央演算処理装置と、システムメモ
リと、前記中央演算処理装置が前記システムメモリに対
してデータの読取り及び書込みを行えるように該中央演
算処理装置を該システムメモリに接続するシステムバス
と、周辺装置を接続することにより前記中央演算処理装
置が該周辺装置に対してデータの読取り及び書込みを行
えるように前記システムバスに接続される少なくとも１
つの周辺バスであって、前記少なくとも１つの周辺バス
が複数ある場合にはバス・ツー・バス・ブリッジにより
複数の同列及び階層の組合せで互いに接続されており、
前記システムバスに直接接続される該周辺バスは主周辺
バスであり、残りの該周辺バスは該主周辺バスの下の階
層のいずれかの層に配置されており、前記組合せが変更
可能であり、前記主周辺バスのそれぞれが、対応するホ
スト・ブリッジを介して前記システムバスに直接接続さ
れている、周辺バスと、前記中央演算処理装置が前記周
辺装置を構成するために全ての該周辺装置を位置付けで
きるような全ての該周辺装置のマップを作成すべく該中
央演算処理装置が実行し、かつ前記周辺バスの前記組合
せが変更される場合には書直すことなく該マップを変更
することができる、前記システムメモリに記憶されてい
るプログラムとを有する情報処理システム。 （２）前記プログラムが、前記主周辺バスの数を計数す
るステップと、最小値を変数に割当てるステップと、前
記主周辺バスの各々に接続された前記階層の各々におけ
る周辺バスの数を計数し、かつ該階層の各々に接続され
た各該周辺バスに識別番号を割当てるサブルーチンを該
主周辺バスの各々について呼出すステップと、前記サブ
ルーチンが計数したバスの数により、該サブルーチンの
各呼出しの後に前記変数を増分させるステップと、前記
主周辺バスに対応する前記サブルーチンの呼出し前の前
記変数の値に等しい第１の範囲の数を各主周辺バスに割
当てるステップと、前記主周辺バスに対応する前記階層
に接続されているバスの数に、各主周辺バスに対する前
記サブルーチンの呼出しの実行前の前記変数の値を加算
し、さらに１を減算した値に等しい第２の範囲の数を各
主周辺バスに割当てるステップとを含む上記（１）に記
載の情報処理システム。 （３）前記サブルーチンが、前記階層における前記周辺
バスの各々に対して前記サブルーチンを呼出し、かつ第
１の呼出しは前記主周辺バスに対して実行するステップ
と、前記サブルーチンの特定の呼出しが実行される前記
周辺バスの各々に対して、該特定の呼出しが実行される
前に前記変数に１を加算した値に等しい第１の範囲の値
を割当てるステップと、前記特定の呼出しが実行される
前に前記変数を１だけ増分させるステップと、前記サブ
ルーチンの呼出しが実行される各前記周辺バスに接続さ
れた周辺バスを計数するステップと、前記特定の呼出し
が実行された前記周辺バスに接続された周辺バスの数が
０に等しい場合、又は該サブルーチンの該特定の呼出し
が実行された該周辺バスに接続された全ての周辺バスに
ついて該サブルーチンの呼出しが実行された場合のいず
れかの場合にのみ該サブルーチンの該特定の呼出しから
戻るステップと、前記特定の呼出しが実行された前記周
辺バスに対して、該特定の呼出しから戻ってきた後の前
記変数に等しい第２の範囲の値を割当てるステップと、
前記階層の各前記周辺バスの直ぐ上の対応するバス・ツ
ー・バス・ブリッジ内の別々のレジスタに各該周辺バス
についての前記第１及び前記第２の範囲の値を書込むス
テップとを含む上記（２）に記載の情報処理システム。 （４）各前記周辺バスについて前記サブルーチンの呼出
しが実行される前に、特定の周辺バスに接続された各該
周辺バスの前記第１及び前記第２の範囲の値に対して一
時的な値をセットするステップを含む上記（３）に記載
の情報処理システム。 （５）前記中央演算処理装置が各前記周辺バスに接続さ
れた前記バス・ツー・バス・ブリッジ及び前記周辺装置
の各々に対してデータの読取り及び書込みが行えるよう
に、該バス・ツー・バス・ブリッジ及び該周辺装置をイ
ネーブルにする該周辺バス上の信号を指示するテーブル
を各該周辺バスについて作成するステップを含む上記
（３）に記載の情報処理システム。 （６）前記サブルーチンの前記特定の呼出しが実行され
る前記周辺バスに接続された前記周辺バスが、該サブル
ーチンの該特定の呼出しが実行される該周辺バスに接続
された前記バス・ツー・バス・ブリッジの数を計数する
ことにより計数される上記（３）に記載の情報処理シス
テム。 （７）前記バス・ツー・バス・ブリッジが、最下位ビッ
トをバイナリのハイレベルにセットした内部レジスタを
有し、該バス・ツー・バス・ブリッジが該最下位ビット
をサンプリングすることにより計数される上記（６）に
記載の情報処理システム。 （８）前記主周辺バスが、前記システム・バスに接続さ
れた前記ホスト・ブリッジの数を計数することにより計
数される上記（１）に記載の情報処理システム。 （９）各ビットが前記システムバスを介して前記ホスト
・ブリッジの１つに接続可能である複数のビットからな
るレジスタを含み、該ビットの１つがバイナリのハイレ
ベルである場合に該ホスト・ブリッジの１つがイネーブ
ルされることにより、前記中央演算処理装置が該ホスト
・ブリッジに対してデータの読取り及び書込みを行うこ
とができる上記（１）に記載の情報処理システム。 （１０）前記周辺バスがＰＣＩバスである上記（１）に
記載の情報処理システム。 （１１）前記プログラムが、各前記主周辺バスの前記第
１及び第２の範囲の数を前記対応するホスト・ブリッジ
内の別々のレジスタに書込むステップを含む上記（２）
に記載の情報処理システム。 （１２）中央演算処理装置を設けるステップと、システ
ムメモリを設けるステップと、前記中央演算処理装置が
前記システムメモリに対してデータの読取り及び書込み
を行えるように該中央演算処理装置を該システムメモリ
に接続するシステムバスを設けるステップと、周辺装置
を接続することにより前記中央演算処理装置が該周辺装
置に対してデータの読取り及び書込みを行えるように前
記システムバスに接続される少なくとも１つの周辺バス
を設けるステップであって、前記少なくとも１つの周辺
バスが複数ある場合にはバス・ツー・バス・ブリッジに
より複数の同列及び階層の組合せで互いに接続し、前記
システムバスに直接接続される該周辺バスは主周辺バス
であり、残りの該周辺バスは該主周辺バスの下の階層の
いずれかの層に配置されており、前記組合せを変更する
機能を有し、前記主周辺バスのそれぞれを、対応するホ
スト・ブリッジを介して前記システムバスに直接接続す
る、周辺バスを設けるステップと、前記中央演算処理装
置が前記周辺装置を構成するために全ての該周辺装置を
位置付けできるような全ての該周辺装置のマップを作成
すべく該中央演算処理装置が実行し、かつ前記周辺バス
の前記組合せが変更される場合には書直すことなく該マ
ップを変更する機能を含む、前記システムメモリに記憶
されているプログラムを設けるステップとを有する情報
処理システムにおいてマルチプル周辺バスを初期化する
方法。 （１３）前記周辺バスがＰＣＩバスである上記（１２）
に記載の情報処理システムにおいてマルチプル周辺バス
を初期化する方法。 （１４）マルチプル・バス情報処理システムにおいてバ
ス・ツー・バス・ブリッジを初期化する方法であって、
変数の最小値を割当てるステップと、前記バスの各々の
下の階層に接続されたバスの数を計数し、各該階層に接
続された各該バスに対して識別番号を割当てる、各該バ
スについてのサブルーチンを呼出すステップと、前記サ
ブルーチンの各呼出しの後に、該サブルーチンが計数し
たバスの数により前記変数を増分するステップと、各前
記バスに対応する前記サブルーチンの前記呼出しの前に
前記変数の値に等しい第１の範囲の数を各前記バスに割
当てるステップと、各前記バスの下の前記階層に接続さ
れたバスの数に、各バスに対応する前記サブルーチンの
呼出しの前の前記変数の値を加算し、さらに１を減算し
た値に等しい第２の範囲の数を各該バスに割当てるステ
ップとを有するバス・ツー・バス・ブリッジを初期化す
る方法。 （１５）前記サブルーチンが、前記階層の各前記バスに
ついて前記サブルーチンの呼出しを実行するステップ
と、前記サブルーチンの特定の呼出しが実行される前記
周辺バスの各々に対して、該特定の呼出しが実行される
前に前記変数に１を加算した値に等しい第１の範囲の値
を割当てるステップと、前記特定の呼出しが実行される
前に前記変数を１だけ増分させるステップと、前記サブ
ルーチンの呼出しが実行される各前記周辺バスに接続さ
れた周辺バスを計数するステップと、前記特定の呼出し
が実行された前記周辺バスに接続された周辺バスの数が
０に等しい場合、又は該サブルーチンの該特定の呼出し
が実行された該周辺バスに接続された全ての周辺バスに
ついて該サブルーチンの呼出しが実行された場合のいず
れかの場合にのみ該サブルーチンの該特定の呼出しから
戻るステップと、前記特定の呼出しが実行された前記周
辺バスに対して、該特定の呼出しから戻ってきた後の前
記変数に等しい第２の範囲の値を割当てるステップと、
前記階層の各前記周辺バスの直ぐ上の対応するバス・ツ
ー・バス・ブリッジ内の別々のレジスタに各該周辺バス
についての前記第１及び前記第２の範囲の値を書込むス
テップとを有する上記（１４）に記載のバス・ツー・バ
ス・ブリッジを初期化する方法。 （１６）各前記周辺バスについて前記サブルーチンの呼
出しが実行される前に、特定の周辺バスに接続された各
該周辺バスの前記第１及び前記第２の範囲の値に対して
一時的な値をセットするステップを含む上記（１５）に
記載のバス・ツー・バス・ブリッジを初期化する方法。 （１７）前記中央演算処理装置が各前記周辺バスに接続
された前記バス・ツー・バス・ブリッジ及び前記周辺装
置の各々に対してデータの読取り及び書込みが行えるよ
うに、該バス・ツー・バス・ブリッジ及び該周辺装置を
イネーブルにする該周辺バス上の信号を指示するテーブ
ルを各該周辺バスについて作成するステップを含む上記
（１５）に記載のバス・ツー・バス・ブリッジを初期化
する方法。 （１８）前記バスがＰＣＩバスである上記（１４）に記
載のバス・ツー・バス・ブリッジを初期化する方法。

【０１７３】

【発明の効果】本発明により、マルチプル・バス・コン
ピュータ・システムの初期化のための予備マップを作成
するために用いられる方法及び装置が提供される。

【図面の簡単な説明】

【図１】マルチプル・バスを有する情報処理システムの
概略図である。

【図２】マルチプル・バスを有する情報処理システムの
概略図である。

【図３】マルチプル・バスを有する情報処理システムの
概略図である。

【図４】バス・ツー・バス・ブリッジのコンフィギュレ
ーション・ハードウェアノブロック図である。

【図５】バス・ツー・バス・ブリッジのコンフィギュレ
ーション・ハードウェアノブロック図である。

【図６】図４及び図５のバス・ツー・バス・ブリッジ内
のコンフィギュレーション・サイクル・デコード・ブロ
ックのブロック図である。

【図７】図４及び図５のバス・ツー・バス・ブリッジ内
のコンフィギュレーション・サイクル・デコード・ブロ
ックのブロック図である。

【図８】ホスト・ブリッジのコンフィギュレーション・
ハードウェアのブロック図である。

【図９】ホスト・ブリッジのコンフィギュレーション・
ハードウェアのブロック図である。

【図１０】マルチプル・バス・ネットワークの予備マッ
プを与えるために用いられるソフトウェア・プログラム
の流れ図である。

【図１１】マルチプル・バス・ネットワークの予備マッ
プを与えるために用いられるソフトウェア・プログラム
の流れ図である。

【図１２】マルチプル・バス・ネットワークの予備マッ
プを与えるために用いられるソフトウェア・プログラム
の流れ図である。

【図１３】図１０乃至図１２のソフトウェア・プログラ
ムにより呼出されるサブルーチンの流れ図である。

【図１４】図１０乃至図１２のソフトウェア・プログラ
ムにより呼出されるサブルーチンの流れ図である。

【図１５】図１０乃至図１２のソフトウェア・プログラ
ムにより呼出されるサブルーチンの流れ図である。

【図１６】図１０乃至図１２のソフトウェア・プログラ
ムにより呼出されるサブルーチンの流れ図である。

【図１７】典型的なＰＣＩネットワークのブロック図で
ある。

【符号の説明】

１０ 情報処理システム １６ システム・バス １８ 主ＰＣＩ装置 ２０ ＰＣＩホスト・ブリッジ ２２ 主ＰＣＩバス ２４ ＣＰＵ ３２ ベース・システムメモリ ８０ ＰＣＩ２次ブリッジ ９６ ２次ＰＣＩバス ９４ ２次ＰＣＩ装置 １５０ コンフィギュレーション・レジスタ １５２ コンフィギュレーション・サイクル・デコード
・ブロック １５８、２１６ 装置属性レジスタ １６０、２１８ バス番号（ＢＵＳ＿ＮＯ）レジスタ １６２、２２０ サブバス番号（ＳＵＢ＿ＢＵＳ＿Ｎ
Ｏ）レジスタ １７０ ＰＣＩバス・アドレス・デコード・ブロック １７２ ＰＣＩバス・サイクル変換ブロック ２１０ ホスト・ブリッジ・コンフィギュレーション・
サイクル・デコード・ブロック ２１２ サイクル変換ブロック

───────────────────────────────────────────────────── フロントページの続き (72)発明者 カズシ・ヤマウチ アメリカ合衆国33496 フロリダ州、ボ カ・ラトン、ノース・ミリタリ・トレイ ル・ナンバー・フォーハンドレッドアンド ナイン 5507

Claims (18)

【特許請求の範囲】
1. 【請求項１】中央演算処理装置と、 システムメモリと、 前記中央演算処理装置が前記システムメモリに対してデ
   ータの読取り及び書込みを行えるように該中央演算処理
   装置を該システムメモリに接続するシステムバスと、 周辺装置を接続することにより前記中央演算処理装置が
   該周辺装置に対してデータの読取り及び書込みを行える
   ように前記システムバスに接続される少なくとも１つの
   周辺バスであって、 前記少なくとも１つの周辺バスが複数ある場合にはバス
   ・ツー・バス・ブリッジにより複数の同列及び階層の組
   合せで互いに接続されており、前記システムバスに直接
   接続される該周辺バスは主周辺バスであり、残りの該周
   辺バスは該主周辺バスの下の階層のいずれかの層に配置
   されており、 前記組合せが変更可能であり、 前記主周辺バスのそれぞれが、対応するホスト・ブリッ
   ジを介して前記システムバスに直接接続されている、周
   辺バスと、 前記中央演算処理装置が前記周辺装置を構成するために
   全ての該周辺装置を位置付けできるような全ての該周辺
   装置のマップを作成すべく該中央演算処理装置が実行
   し、かつ前記周辺バスの前記組合せが変更される場合に
   は書直すことなく該マップを変更することができる、前
   記システムメモリに記憶されているプログラムとを有す
   る情報処理システム。
2. 【請求項２】前記プログラムが、 前記主周辺バスの数を計数するステップと、 最小値を変数に割当てるステップと、 前記主周辺バスの各々に接続された前記階層の各々にお
   ける周辺バスの数を計数し、かつ該階層の各々に接続さ
   れた各該周辺バスに識別番号を割当てるサブルーチンを
   該主周辺バスの各々について呼出すステップと、 前記サブルーチンが計数したバスの数により、該サブル
   ーチンの各呼出しの後に前記変数を増分させるステップ
   と、 前記主周辺バスに対応する前記サブルーチンの呼出し前
   の前記変数の値に等しい第１の範囲の数を各主周辺バス
   に割当てるステップと、 前記主周辺バスに対応する前記階層に接続されているバ
   スの数に、各主周辺バスに対する前記サブルーチンの呼
   出しの実行前の前記変数の値を加算し、さらに１を減算
   した値に等しい第２の範囲の数を各主周辺バスに割当て
   るステップとを含む請求項１に記載の情報処理システ
   ム。
3. 【請求項３】前記サブルーチンが、 前記階層における前記周辺バスの各々に対して前記サブ
   ルーチンを呼出し、かつ第１の呼出しは前記主周辺バス
   に対して実行するステップと、 前記サブルーチンの特定の呼出しが実行される前記周辺
   バスの各々に対して、該特定の呼出しが実行される前に
   前記変数に１を加算した値に等しい第１の範囲の値を割
   当てるステップと、 前記特定の呼出しが実行される前に前記変数を１だけ増
   分させるステップと、 前記サブルーチンの呼出しが実行される各前記周辺バス
   に接続された周辺バスを計数するステップと、 前記特定の呼出しが実行された前記周辺バスに接続され
   た周辺バスの数が０に等しい場合、又は該サブルーチン
   の該特定の呼出しが実行された該周辺バスに接続された
   全ての周辺バスについて該サブルーチンの呼出しが実行
   された場合のいずれかの場合にのみ該サブルーチンの該
   特定の呼出しから戻るステップと、 前記特定の呼出しが実行された前記周辺バスに対して、
   該特定の呼出しから戻ってきた後の前記変数に等しい第
   ２の範囲の値を割当てるステップと、 前記階層の各前記周辺バスの直ぐ上の対応するバス・ツ
   ー・バス・ブリッジ内の別々のレジスタに各該周辺バス
   についての前記第１及び前記第２の範囲の値を書込むス
   テップとを含む請求項２に記載の情報処理システム。
4. 【請求項４】各前記周辺バスについて前記サブルーチン
   の呼出しが実行される前に、特定の周辺バスに接続され
   た各該周辺バスの前記第１及び前記第２の範囲の値に対
   して一時的な値をセットするステップを含む請求項３に
   記載の情報処理システム。
5. 【請求項５】前記中央演算処理装置が各前記周辺バスに
   接続された前記バス・ツー・バス・ブリッジ及び前記周
   辺装置の各々に対してデータの読取り及び書込みが行え
   るように、該バス・ツー・バス・ブリッジ及び該周辺装
   置をイネーブルにする該周辺バス上の信号を指示するテ
   ーブルを各該周辺バスについて作成するステップを含む
   請求項３に記載の情報処理システム。
6. 【請求項６】前記サブルーチンの前記特定の呼出しが実
   行される前記周辺バスに接続された前記周辺バスが、該
   サブルーチンの該特定の呼出しが実行される該周辺バス
   に接続された前記バス・ツー・バス・ブリッジの数を計
   数することにより計数される請求項３に記載の情報処理
   システム。
7. 【請求項７】前記バス・ツー・バス・ブリッジが、最下
   位ビットをバイナリのハイレベルにセットした内部レジ
   スタを有し、該バス・ツー・バス・ブリッジが該最下位
   ビットをサンプリングすることにより計数される請求項
   ６に記載の情報処理システム。
8. 【請求項８】前記主周辺バスが、前記システム・バスに
   接続された前記ホスト・ブリッジの数を計数することに
   より計数される請求項１に記載の情報処理システム。
9. 【請求項９】各ビットが前記システムバスを介して前記
   ホスト・ブリッジの１つに接続可能である複数のビット
   からなるレジスタを含み、該ビットの１つがバイナリの
   ハイレベルである場合に該ホスト・ブリッジの１つがイ
   ネーブルされることにより、前記中央演算処理装置が該
   ホスト・ブリッジに対してデータの読取り及び書込みを
   行うことができる請求項１に記載の情報処理システム。
10. 【請求項１０】前記周辺バスがＰＣＩバスである請求項
    １に記載の情報処理システム。
11. 【請求項１１】前記プログラムが、 各前記主周辺バスの前記第１及び第２の範囲の数を前記
    対応するホスト・ブリッジ内の別々のレジスタに書込む
    ステップを含む請求項２に記載の情報処理システム。
12. 【請求項１２】中央演算処理装置を設けるステップと、 システムメモリを設けるステップと、 前記中央演算処理装置が前記システムメモリに対してデ
    ータの読取り及び書込みを行えるように該中央演算処理
    装置を該システムメモリに接続するシステムバスを設け
    るステップと、 周辺装置を接続することにより前記中央演算処理装置が
    該周辺装置に対してデータの読取り及び書込みを行える
    ように前記システムバスに接続される少なくとも１つの
    周辺バスを設けるステップであって、 前記少なくとも１つの周辺バスが複数ある場合にはバス
    ・ツー・バス・ブリッジにより複数の同列及び階層の組
    合せで互いに接続し、前記システムバスに直接接続され
    る該周辺バスは主周辺バスであり、残りの該周辺バスは
    該主周辺バスの下の階層のいずれかの層に配置されてお
    り、 前記組合せを変更する機能を有し、 前記主周辺バスのそれぞれを、対応するホスト・ブリッ
    ジを介して前記システムバスに直接接続する、周辺バス
    を設けるステップと、 前記中央演算処理装置が前記周辺装置を構成するために
    全ての該周辺装置を位置付けできるような全ての該周辺
    装置のマップを作成すべく該中央演算処理装置が実行
    し、かつ前記周辺バスの前記組合せが変更される場合に
    は書直すことなく該マップを変更する機能を含む、前記
    システムメモリに記憶されているプログラムを設けるス
    テップとを有する情報処理システムにおいてマルチプル
    周辺バスを初期化する方法。
13. 【請求項１３】前記周辺バスがＰＣＩバスである請求項
    １２に記載の情報処理システムにおいてマルチプル周辺
    バスを初期化する方法。
14. 【請求項１４】マルチプル・バス情報処理システムにお
    いてバス・ツー・バス・ブリッジを初期化する方法であ
    って、 変数の最小値を割当てるステップと、 前記バスの各々の下の階層に接続されたバスの数を計数
    し、各該階層に接続された各該バスに対して識別番号を
    割当てる、各該バスについてのサブルーチンを呼出すス
    テップと、 前記サブルーチンの各呼出しの後に、該サブルーチンが
    計数したバスの数により前記変数を増分するステップ
    と、 各前記バスに対応する前記サブルーチンの前記呼出しの
    前に前記変数の値に等しい第１の範囲の数を各前記バス
    に割当てるステップと、 各前記バスの下の前記階層に接続されたバスの数に、各
    バスに対応する前記サブルーチンの呼出しの前の前記変
    数の値を加算し、さらに１を減算した値に等しい第２の
    範囲の数を各該バスに割当てるステップとを有するバス
    ・ツー・バス・ブリッジを初期化する方法。
15. 【請求項１５】前記サブルーチンが、 前記階層の各前記バスについて前記サブルーチンの呼出
    しを実行するステップと、 前記サブルーチンの特定の呼出しが実行される前記周辺
    バスの各々に対して、該特定の呼出しが実行される前に
    前記変数に１を加算した値に等しい第１の範囲の値を割
    当てるステップと、 前記特定の呼出しが実行される前に前記変数を１だけ増
    分させるステップと、 前記サブルーチンの呼出しが実行される各前記周辺バス
    に接続された周辺バスを計数するステップと、 前記特定の呼出しが実行された前記周辺バスに接続され
    た周辺バスの数が０に等しい場合、又は該サブルーチン
    の該特定の呼出しが実行された該周辺バスに接続された
    全ての周辺バスについて該サブルーチンの呼出しが実行
    された場合のいずれかの場合にのみ該サブルーチンの該
    特定の呼出しから戻るステップと、 前記特定の呼出しが実行された前記周辺バスに対して、
    該特定の呼出しから戻ってきた後の前記変数に等しい第
    ２の範囲の値を割当てるステップと、 前記階層の各前記周辺バスの直ぐ上の対応するバス・ツ
    ー・バス・ブリッジ内の別々のレジスタに各該周辺バス
    についての前記第１及び前記第２の範囲の値を書込むス
    テップとを有する請求項１４に記載のバス・ツー・バス
    ・ブリッジを初期化する方法。
16. 【請求項１６】各前記周辺バスについて前記サブルーチ
    ンの呼出しが実行される前に、特定の周辺バスに接続さ
    れた各該周辺バスの前記第１及び前記第２の範囲の値に
    対して一時的な値をセットするステップを含む請求項１
    ５に記載のバス・ツー・バス・ブリッジを初期化する方
    法。
17. 【請求項１７】前記中央演算処理装置が各前記周辺バス
    に接続された前記バス・ツー・バス・ブリッジ及び前記
    周辺装置の各々に対してデータの読取り及び書込みが行
    えるように、該バス・ツー・バス・ブリッジ及び該周辺
    装置をイネーブルにする該周辺バス上の信号を指示する
    テーブルを各該周辺バスについて作成するステップを含
    む請求項１５に記載のバス・ツー・バス・ブリッジを初
    期化する方法。
18. 【請求項１８】前記バスがＰＣＩバスである請求項１４
    に記載のバス・ツー・バス・ブリッジを初期化する方
    法。