JPH06349771A - 半導体集積回路装置の製造方法および半導体集積回路装置 - Google Patents

半導体集積回路装置の製造方法および半導体集積回路装置

Info

Publication number
JPH06349771A
JPH06349771A JP5141032A JP14103293A JPH06349771A JP H06349771 A JPH06349771 A JP H06349771A JP 5141032 A JP5141032 A JP 5141032A JP 14103293 A JP14103293 A JP 14103293A JP H06349771 A JPH06349771 A JP H06349771A
Authority
JP
Japan
Prior art keywords
metal film
layer
semiconductor
integrated circuit
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5141032A
Other languages
English (en)
Inventor
Masayasu Suzuki
正恭 鈴樹
Akira Haruta
亮 春田
Shinji Nishihara
晋治 西原
Shinichi Ishida
進一 石田
Yukio Tanigaki
幸男 谷垣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP5141032A priority Critical patent/JPH06349771A/ja
Publication of JPH06349771A publication Critical patent/JPH06349771A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Landscapes

  • Chemically Coating (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【目的】 半導体集積回路装置の信頼性を損なうことな
く、拡散層抵抗および接続孔抵抗を低減する。 【構成】 半導体基板１の主面に形成されたｎチャネル
ＭＯＳ・ＦＥＴ４を構成する拡散層５の上面全てに、Ｔ
ｉ、ＺｒまたはＨｆのいずれかとＷまたはＭｏとの合金
からなる第１の金属膜のシリサイド層５ａを設けるとと
もに、そのシリサイド層５ａと、その上層の第１層配線
１１とを接続するコンタクトホール１２内に、選択ＣＶ
Ｄ法またはメッキ法によって形成された金属膜９を埋設
した。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造方法および半導体集積回路装置技術に関し、特に、
高速動作が要求される高集積な半導体集積回路装置に適
用して有効な技術に関するものである。
【０００２】
【従来の技術】近年、半導体集積回路装置においては、
素子集積度の向上に伴い、コンタクト抵抗や拡散層抵抗
の増大が問題となってきている。そして、この問題は、
特に、ＭＰＵ(Microprocessor Unit) 等のような高速動
作が要求されるロジックＬＳＩの動作速度の向上を図る
上において大きな阻害要因となってきている。
【０００３】このような問題を解決する方法として、例
えば次のような方法が提案されている。
【０００４】第１はサリサイドと呼ばれるプロセスであ
り、ＭＯＳ・ＦＥＴ等を構成する拡散層の上面およびゲ
ート電極の表面のみを、次のような方法によってシリサ
イド化する方法である。
【０００５】すなわち、まず、半導体基板の上部に形成
された拡散層の上面を露出させた後、その半導体基板上
に、例えばＴｉ等のような金属膜を堆積する。
【０００６】続いて、その半導体基板に対して熱処理を
施すことにより、半導体と金属膜とを反応させて、半導
体と金属膜との接触部分にチタンシリサイド（ＴｉＳｉ
2 ）等からなるシリサイド層を形成する。
【０００７】その後、未反応の金属膜部分を選択的に除
去することにより、拡散層上およびゲート電極の表面上
のみにＴｉＳｉ2 等からなるシリサイド層のあるＭＯＳ
・ＦＥＴを形成する。
【０００８】この方法によれば、シリサイド層によって
コンタクト抵抗や拡散層抵抗を下げることができる。
【０００９】第２は、その拡散層上に、選択的に金属シ
リサイド層や金属層を堆積する方法である。この場合も
コンタクト抵抗や拡散層抵抗を下げることができる。
【００１０】なお、サリサイドプロセスについては、例
えば日刊工業新聞社、昭和６２年９月２９日発行、「Ｃ
ＭＯＳデバイスハンドブック」Ｐ３３０〜Ｐ３３２に記
載がある。
【００１１】
【発明が解決しようとする課題】ところが、上記従来の
技術においては、以下の問題があることを本発明者は見
い出した。
【００１２】上記したサリサイドプロセスの場合、形成
されるシリサイド層が比較的に厚いことに起因して、次
のような問題が生じた。
【００１３】第１は、シリサイド層が、拡散層における
ｐｎ接合に達する問題である。半導体集積回路装置にお
いては、ｐｎ接合部が浅くなる傾向にあるので、この問
題は重大な問題である。
【００１４】第２は、シリサイド層形成の際の体積変化
による応力によって、ｐｎ接合が破壊されたり、接合リ
ーク電流が増加したりする問題である。
【００１５】一方、拡散層上に金属シリサイド層や金属
層を堆積するプロセスの場合、拡散層の深さを浅くでき
る、平坦化に対しマージンを大きくすることができる等
のような利点がある。
【００１６】しかし、この技術の場合、金属シリサイド
層や金属層をパターニングする際に下層の拡散層が露出
しないようにパターン加工しなければならず、フォトリ
ソグラフィー工程において高度の合せ精度が要求される
問題があった。
【００１７】ここで、その金属シリサイド層や金属層を
選択ＣＶＤ法または無電界メッキ法等によって拡散層の
上面のみに選択的に形成する方法もあるが、この場合
も、例えば次のような問題があった。
【００１８】第１は、金属シリサイド層や金属層を拡散
層上に直接成長させるので、安定した成長が難しいとい
う問題である。
【００１９】第２は、拡散層がｐ形かｎ形かによって、
金属シリサイド層や金属層の成長速度や拡散層との接着
性等に差が生じる問題である。特に、拡散層がｐ形の場
合は、金属と半導体との界面に導通不良が発生する問題
があった。
【００２０】第３は、金属シリサイド層や金属層の種類
にもよるが、それらの層と半導体基板との反応を防ぐた
めに、それらの層を堆積した後における熱処理の温度や
時間等が制限されるという問題である。
【００２１】本発明の目的は、半導体集積回路装置の信
頼性を損なうことなく、拡散層抵抗および接続孔抵抗を
低減することのできる技術を提供することにある。
【００２２】また、本発明の他の目的は、シリサイド層
をパターニングするために高い合せ精度を必要とするこ
となく、拡散層抵抗および接続孔抵抗を低減することの
できる技術を提供することにある。
【００２３】また、本発明のさらに他の目的は、シリサ
イド層形成後の熱処理に際して温度や時間等が受ける制
約を低減することのできる技術を提供することにある。
【００２４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００２５】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００２６】すなわち、請求項１記載の発明は、半導体
基板の主面に形成された所定の半導体層を構成部として
備える半導体集積回路素子が形成された半導体集積回路
装置の製造方法であって、前記所定の半導体層の上面全
てを露出させた後、前記半導体基板上に、Ｔｉ、Ｚｒま
たはＨｆのいずれかとＷまたはＭｏとの合金からなる第
１の金属膜を堆積する工程と、前記半導体基板に対して
熱処理を施すことにより、前記第１の金属膜と前記半導
体基板とを反応させて、前記所定の半導体層の上面に、
前記第１の金属膜のシリサイド層を形成した後、前記第
１の金属膜のうちのシリサイド化されていない部分を除
去する工程と、前記第１の金属膜のシリサイド層上にの
み、選択ＣＶＤ法または無電界メッキ法によって第２の
金属膜を選択的に形成する工程とを有する半導体集積回
路装置の製造方法とするものである。
【００２７】請求項２記載の発明は、半導体基板の主面
に形成された所定の半導体層を構成部として備える半導
体集積回路素子が形成された半導体集積回路装置の製造
方法であって、前記所定の半導体層の上面全てを露出さ
せた後、前記半導体基板上に、Ｔｉ、ＺｒまたはＨｆの
いずれかとＷまたはＭｏとの合金からなる第１の金属膜
を堆積する工程と、前記半導体基板に対して熱処理を施
すことにより、前記第１の金属膜と前記半導体基板とを
反応させて、前記所定の半導体層の上面に、前記第１の
金属膜のシリサイド層を形成した後、前記第１の金属膜
のうちのシリサイド化されていない部分を除去する工程
と、前記第１の金属膜のシリサイド層上にのみ、選択Ｃ
ＶＤ法または無電界メッキ法によって第２の金属膜を選
択的に形成する工程と、前記半導体基板上に半導体膜を
堆積した後、その半導体基板に対して熱処理を施すこと
により前記半導体膜と前記第２の金属膜とを反応させ
て、前記第２の金属膜をシリサイド化する工程と、前記
第２の金属膜のうちのシリサイド化されていない部分を
除去する工程とを有する半導体装置の製造方法とするも
のである。
【００２８】
【作用】前記した請求項１記載の発明によれば、前記半
導体層上に、前記材料からなる第１の金属膜のシリサイ
ド層を形成することにより、次の作用が得られる。
【００２９】すなわち、前記半導体層の上面に従来より
も薄いシリサイド層を形成することができる。このた
め、シリサイド層が半導体層のｐｎ接合に達する問題を
抑制することができる。また、半導体層のｐｎ接合がシ
リサイド層の体積変化に起因する応力によって破壊され
る問題を抑制することができる。
【００３０】また、シリサイド層を熱処理によって形成
することにより、金属層もしくはシリサイド層を選択成
長によって形成する場合の成長の安定性の問題も生じな
い。
【００３１】また、接続孔の底面の半導体層がｐ形かｎ
形かによって成長させたシリサイド層と半導体層との接
着性が低下する問題も生じない。
【００３２】したがって、半導体集積回路装置の信頼性
を損なうことなく、前記半導体層の抵抗および前記半導
体層と前記第２の金属膜との接続孔抵抗を低くすること
ができる。
【００３３】また、シリサイド層をパターニングする必
要がないので、シリサイド層をパターニングする際に高
い合せ精度を必要とするというような問題も生じない。
すなわち、シリサイド層をパターニングする際の高い合
せ精度を必要とすることなく、前記半導体層の抵抗およ
び前記半導体層と前記第２の金属膜との接続孔抵抗を低
くすることができる。
【００３４】さらに、第１金属膜の材料は、例えばシリ
コンからなる半導体基板との反応速度が従来よりも遅い
ので、その後の熱処理に際して半導体基板との反応が進
行し難い。また、シリサイド層が拡散バリア層となるの
で、第２の金属膜がその金属の形成処理後の熱処理に際
して半導体基板と反応してしまう現象を抑制することが
できる。
【００３５】これらの結果、シリサイド層形成後の熱処
理の温度や時間等が受ける制約を低減することができる
ので、耐熱性のマージンを広くすることができ、リフロ
平坦化処理等の処理が可能となる。
【００３６】上記した請求項２記載の発明によれば、第
２の金属膜をシリサイド化することにより、第２金属膜
形成後の熱処理の際に第２金属膜とシリサイド層または
半導体基板とが反応する現象を抑制することができるの
で、耐熱性のマージンをさらに広くすることができ、リ
フロ平坦化処理等の処理が可能となる。
【００３７】
【実施例】以下、本発明の実施例を図面を参照しながら
詳細に説明する。
【００３８】（実施例１）図１は本発明の一実施例であ
る半導体集積回路装置の要部断面図、図２は図１の半導
体集積回路装置の平面図、図３〜図５は図１の半導体集
積回路装置の製造工程中における半導体基板の要部断面
図である。
【００３９】以下、本実施例１の半導体集積回路装置を
図１および図２により説明する。なお、図１および図２
は、例えばＣＭＯＳ（Complimentary MOS)回路の要部を
示している。
【００４０】半導体基板１は、例えばｎ形シリコン（Ｓ
ｉ）単結晶からなり、その上部には、例えばｐウエル２
ｐが形成されている。
【００４１】半導体基板１において、フィールド絶縁膜
３に囲まれた素子形成領域には、半導体集積回路素子と
して、例えばＬＤＤ(Lightly Doped Drain）構造のｎチ
ャネルＭＯＳ・ＦＥＴ（以下、単にｎＭＯＳという）４
が形成されている。
【００４２】ｎＭＯＳ４は、ｐウエル２ｐの上部に形成
された拡散層（半導体層）５，５と、半導体基板１上に
形成されたゲート絶縁膜６と、ゲート絶縁膜６上に形成
されたゲート電極７とを有している。
【００４３】拡散層５には、例えばｎ形不純物であるヒ
素（Ａｓ）等が導入されている。本実施例１において
は、拡散層５の上部に、図２の斜線で示すようにその上
面の全てを覆うように、例えばチタンタングステンシリ
サイド（Ｔｉ−Ｗ−Ｓｉ）からなるシリサイド層５ａが
形成されている。シリサイド層５ａの厚さは、例えば１
０nm程度であり、従来よりも薄く形成されている。
【００４４】フィールド絶縁膜３およびゲート絶縁膜６
は、例えば二酸化ケイ素（ＳｉＯ2)からなる。なお、フ
ィールド絶縁膜３の下層には、チャネルストッパ領域８
ｐ，８ｎが形成されている。チャネルストッパ領域８ｐ
には、例えばｐ形不純物であるホウ素等が導入されてい
る。また、チャネルストッパ領域８ｎには、例えばｎ形
不純物であるリン等が導入されている。
【００４５】ゲート電極７は、例えばドープトポリシリ
コン等からなる導体膜と、例えばタングステンシリサイ
ド (ＷＳｉ2)等からなる導体膜とが下層から順に積層さ
れて構成されている。ゲート幅は、例えば0.８μｍ程度
である。
【００４６】また、本実施例１においては、拡散層５の
上部のシリサイド層５ａ上のみに、その上面全体を覆う
ように、金属膜（第２の金属膜）９が堆積されている。
金属膜９は、例えばＷ等からなり、後述するように、例
えば選択ＣＶＤ成長法によって形成されいる。
【００４７】半導体基板１上には、上記ｎＭＯＳ４を被
覆するように、絶縁膜１０が堆積されている。絶縁膜１
０は、例えばＳｉＯ2 等からなり、その上面は平坦化さ
れている。
【００４８】絶縁膜１０上には、第１層配線１１が形成
されている。第１層配線１１は、例えば下地金属膜と導
体膜とが積層されて構成されている。下地金属膜は、例
えばＴｉＷからなる。導体膜は、第１層配線１１の主体
として構成されており、ここでは、例えばＳｉ，銅（Ｃ
ｕ）を添加したアルミニウム（Ａｌ）合金によって構成
されている。
【００４９】第１層配線１１は、絶縁膜１０に穿孔され
たコンタクトホール（接続孔）１２を通じて金属膜９と
電気的に接続されている。第１層配線１１の幅は、例え
ば2.２μｍ程度である。コンタクトホール１２の平面寸
法は、例えば１×１μｍ程度である。
【００５０】さらに、半導体基板１上には、第１層配線
１１を被覆するように、表面保護膜１３が堆積されてい
る。表面保護膜１３は、例えばＳｉＯ2 からなる絶縁膜
と、窒化ケイ素（Ｓｉ3 Ｎ4)からなる絶縁膜とが下層か
ら順に積層されて構成されている。
【００５１】次に、本実施例１の半導体集積回路装置の
製造方法を図３〜図５により説明する。
【００５２】まず、図３に示すように、例えばｎ型Ｓｉ
単結晶からなる半導体基板１にｐウエル２ｐを形成した
後、半導体基板１において、非活性領域となる領域を選
択的に酸化することにより、その領域に素子間分離用の
フィールド絶縁膜３を形成する。
【００５３】また、そのフィールド絶縁膜３を形成する
工程と実質的に同じ工程において、フィールド絶縁膜３
の下層にｐ形のチャネルストッパ領域８ｐおよびｎ形の
チャネルストッパ領域８ｎを形成する。
【００５４】続いて、フィールド絶縁膜３によって周囲
を規定された領域内における半導体基板１の主面を酸化
することにより、その領域にゲート絶縁膜６を形成す
る。
【００５５】その後、半導体基板１上にドープトポリシ
リコンからなる導体膜７ａとＷＳｉ2 からなる導体膜７
ｂとの積層膜を形成した後、その積層膜を通常のフォト
リソグラフィ技術によってパターニングすることによ
り、ゲート電極７を形成する。
【００５６】次いで、ｎＭＯＳ形成領域に、ゲート電極
７をマスクにした状態で、例えばＡｓ等のようなｎ形不
純物をイオン打ち込みすることにより、半導体基板１の
上部に一対のｎ形半導体領域５ｂを形成する。
【００５７】一方、ｐＭＯＳ形成領域には、ゲート電極
７をマスクにした状態で、例えばホウ素をイオン打ち込
みすることにより、半導体基板１の上部に一対のｐ形半
導体領域（図示せず）を形成する。
【００５８】続いて、ゲート電極７の側壁にスペーサ絶
縁膜１４を形成した後、半導体基板１の全面に薄い絶縁
膜を形成する。
【００５９】その後、ゲート電極７とスペーサ絶縁膜１
４とをマスクとして、ｎＭＯＳ形成領域に、例えばＡｓ
をイオン打ち込みし、ｎ+ 形の拡散層５を形成する。同
様に、ｐＭＯＳ形成領域には、ｐ+ 形の拡散層を形成す
る。なお、上記一対のｎ形半導体領域５ｂと、一対のｎ
+ 形の拡散層５とでＬＤＤ構造を構成している。
【００６０】次いで、図４に示すように、半導体基板１
上に、例えばスパッタリング法によって、例えば２０ａ
ｔｍ％Ｔｉ−Ｗ膜からなる第１の金属膜１５を、例えば
１５０ｎｍ程度の厚さで形成した。
【００６１】続いて、半導体基板１に対して、例えば６
５０℃の窒素アニール処理を１時間程度施すことによ
り、第１の金属膜１５と半導体基板１との接触面にの
み、例えばＴｉ−Ｗ−Ｓｉ三元合金からなる厚さ１０ｎ
ｍ程度のシリサイド層５ａを形成した。
【００６２】その後、第１の金属膜１５の未反応部分
を、例えば過酸化水素水で除去した後、図５に示すよう
に、例えばモノシランと六フッ化タングステンによる化
学蒸着法（ＣＶＤ法）によってシリサイド層５ａ上にの
み選択的にＷ等からなる金属膜９を２００ｎｍ程度の厚
さで形成した。
【００６３】次いで、図１に示したように、例えばテト
ラエトキシシラン（ＴＥＯＳ）と酸素によるＣＶＤ法に
よって、例えばＳｉＯ2 からなる絶縁膜を半導体基板１
上に形成した。この際の処理温度は、例えば７００℃程
度である。
【００６４】続いて、その絶縁膜上に、例えばＴＥＯＳ
とオゾンによるＣＶＤ法によって、例えばＳｉＯ2 から
なる絶縁膜を形成した。その際の処理温度は、例えば５
００℃程度である。
【００６５】その後、その絶縁膜上に、レジストを塗布
した後、エッチバック法により、その絶縁膜の上面を平
坦化して絶縁膜１０を形成した。
【００６６】次いで、絶縁膜１０に、金属膜９の一部が
露出するコンタクトホール１２を穿孔した後、第１層配
線１１を形成した。なお、第１層配線１１は、下地金属
膜と、その上層に形成された導体膜とから構成されてい
る。
【００６７】その下地金属膜は、例えばＴｉＷ等からな
る。また、導電膜は、第１層配線１１の主体として構成
されており、ここでは、例えばＳｉ，Ｃｕを添加したＡ
ｌ合金によって構成されている。
【００６８】続いて、第１層配線１１および絶縁膜１０
の上層に、例えばプラズマＣＶＤ法によりＳｉＯ2 等か
らなる絶縁膜を堆積した後、その絶縁膜上に同法によっ
てＳｉ3 Ｎ4 等からなる絶縁膜を堆積して表面保護膜１
３を形成した。
【００６９】以上説明したように、本実施例１によれ
ば、以下の効果を得ることが可能となる。
【００７０】(1).拡散層５の上面に従来よりも薄いシリ
サイド層５ａを形成することができる。このため、シリ
サイド層５ａが拡散層５のｐｎ接合に達する問題を抑制
することが可能となる。また、シリサイド層５ａの体積
変化に起因する応力によって、ｐｎ接合が破壊された
り、接合リーク電流が増加したりする等の問題を抑制す
ることが可能となる。
【００７１】(2).シリサイド層５ａを熱処理によって形
成することにより、拡散層５上に金属もしくは金属シリ
サイド層を選択成長によって形成する場合の成長の安定
性の問題も生じない。
【００７２】(3).拡散層５上に、例えばＴｉ−Ｗ−Ｓｉ
三元合金からなるシリサイド層５ａを形成したことによ
り、金属膜９を選択ＣＶＤ法等によって形成する際に、
拡散層５がｐ+ 形でもｎ+ 形でも成長速度や接着性に差
を生じることなく形成することができた。そのため、拡
散層５がｐ+ 形でもｎ+ 形でも拡散層抵抗を、例えば約
１００Ωから約0.５Ωに低減することができた。
【００７３】(4).拡散層５上にシリサイド層５ａを形成
したことにより、第１層配線１１が拡散層５と直接接続
される場合よりも接触面積が増大したことと、シリサイ
ド化反応を起こしたこと等のため、コンタクト抵抗を低
減させることができた。
【００７４】(5).上記(1) 〜(4) により、半導体集積回
路装置の信頼性を損なうことなく、拡散層抵抗および拡
散層５と金属膜９とのコンタクト抵抗を低くすることが
可能となる。すなわち、半導体集積回路装置の信頼性を
損なうことなく、半導体集積回路装置の動作速度を向上
させることが可能となる。
【００７５】(6).シリサイド層５ａをパターニングする
必要がないので、シリサイド層５ａをパターニングする
際に高い合せ精度を必要とするというような問題も生じ
ない。すなわち、シリサイド層５ａをパターニングする
際の高い合せ精度を必要とすることなく、拡散層抵抗お
よび拡散層５と金属膜９とのコンタクト抵抗を低くする
ことが可能となる。
【００７６】(7).第１の金属膜１５の材料は、Ｓｉから
なる半導体基板１との反応速度が従来よりも遅いので、
その後の熱処理に際して半導体基板１との反応が進行し
難い。また、金属膜９がその膜の形成処理後の熱処理に
際して半導体基板１と反応してしまう現象をシリサイド
層５ａによって抑制することができる。例えば金属膜９
が拡散層５に直接接している場合は、例えば６５０℃程
度でシリサイド化反応による接合破壊が起こるが、Ｔｉ
−Ｗ−Ｓｉ合金からなるシリサイド層５ａが間に存在す
ることにより、例えば７５０℃まで接合破壊を防ぐこと
ができた。
【００７７】(8).上記(7) により、シリサイド層形成後
の熱処理の温度や時間等が受ける制約を低減することが
できるので、耐熱性のマージンを広くすることが可能と
なる。
【００７８】（実施例２）図６および図７は本発明の他
の実施例である半導体集積回路装置の製造工程中におけ
る半導体基板の要部断面図である。
【００７９】本実施例２の半導体集積回路装置の製造法
は、前記実施例１の説明の図５に示した段階まで、前記
実施例１において説明した方法と同様である。ただし、
選択ＣＶＤ法等によって形成された第２の金属膜９の厚
さは、例えば１００ｎｍ程度とした。
【００８０】まず、図５に示した半導体基板１の主面上
全面に、図６に示すように、例えばスパッタリング法に
よってアモルファスシリコンからなる半導体膜１６を堆
積した後、その半導体基板１を拡散炉型のアニール炉内
に収容する。
【００８１】続いて、その炉内を窒素雰囲気にした状態
で、半導体基板１に対して、例えば７００℃程度の熱処
理を施すことにより、金属膜９と半導体膜１６とを反応
させて金属膜９をシリサイド化する。これにより、シリ
サイド層５ａ上に第２シリサイド層９ａを選択的に形成
した。
【００８２】その後、半導体膜１６のうちの未反応部分
を、例えばＨＢｒプラズマエッチング法等により選択的
にエッチング除去した後、例えばテトラエトキシシラン
（ＴＥＯＳ）と酸素によるＣＶＤ法によってＳｉＯ2 か
らなる絶縁膜を半導体基板１上に堆積した。この際の処
理温度は、例えば７００℃程度である。
【００８３】次いで、その絶縁膜上に、例えばホウ化リ
ンガラス（ＢＰＳＧ）からなる絶縁膜を堆積した後、例
えば９００℃程度のアニールを２０分程度施してリフロ
による平坦化処理を行い図７に示す絶縁膜１０を形成し
た。
【００８４】続いて、絶縁膜１０にコンタクトホール１
２を穿孔した後、絶縁膜１０上に第１層配線１１を形成
した。
【００８５】その後、第１層配線１１および絶縁膜１０
の上層に、例えばプラズマＣＶＤ法によりＳｉＯ2 から
なる絶縁膜を堆積した後、その絶縁膜上に同法によって
Ｓｉ3 Ｎ4 からなる絶縁膜を堆積して表面保護膜１３を
形成した。なお、第１層配線１１は、前記実施例１と同
様、下地金属膜と、その上に積層された導体膜とから構
成されている。
【００８６】以上説明したように、本実施例２によれ
ば、前記実施例１で得られた効果の他に、以下の効果を
得ることが可能となる。
【００８７】(1).金属膜９と半導体膜１６とを、例えば
７００℃程度の熱処理により反応させて、タングステン
シリサイドからなる第２シリサイド層９ａを選択的に形
成する際に、金属膜９と拡散層５との間のシリサイド層
５ａが拡散バリア層となるので、半導体基板１と金属膜
９との反応を防止することができた。
【００８８】(2).拡散層５上の金属膜９をタングステン
シリサイドからなる第２シリサイド層９ａに変えたこと
により、耐熱性をさらに向上させることができるので、
ＢＰＳＧリフロによる絶縁膜１０の平坦化処理を行うこ
とができた。
【００８９】(3).上記(2) により、絶縁膜１０の段差等
に起因する配線断線不良等を低減することができるの
で、半導体集積回路装置の信頼性および歩留りを向上さ
せることが可能となる。
【００９０】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
１，２に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
【００９１】例えば前記実施例１においては、第２の金
属膜を選択成長法によって形成されたＷとした場合につ
いて説明したが、これに限定されるものではなく種々変
更可能であり、例えば選択ＣＶＤ法によって形成したＡ
ｌ、ＣｕまたはＴｉＳｉ2 や無電界メッキ法で形成した
ＮｉまたはＣｒでも良い。
【００９２】また、前記実施例２においては、半導体膜
をスパッタリング法によって形成した場合について説明
したが、これに限定されるものではなく種々変更可能で
あり、例えばＣＶＤ法で形成しても良い。また、半導体
膜は、アモルファスシリコンに限定されるものではな
く、例えばポリシリコンでも良い。
【００９３】また、前記実施例２においても、第２の金
属膜を選択成長法によって形成されたＷとした場合につ
いて説明したが、これに限定されるものではなく種々変
更可能であり、無電界メッキ法で選択的に形成されたＮ
ｉまたはＣｒでも良い。
【００９４】また、前記実施例１，２においては、第１
層配線を下地金属膜と導体膜との積層構造とした場合に
ついて説明したが、これに限定されるものではなく、例
えば第１層配線をＷやＭｏ等の単層膜によって構成して
も良い。また、第１層配線を構成する下地金属膜は、Ｔ
ｉＷ合金に限定されるものではなく種々変更可能であ
り、例えばＴｉＮまたはＷ等でも良い。
【００９５】また、前記実施例１，２においては、第１
の金属膜がＴｉＷ合金の場合について説明したが、これ
に限定されるものではなく種々変更可能であり、例えば
Ｗの代わりにＭｏを用い、Ｔｉの代わりにＺｒまたはＨ
ｆを用いても構わない。
【００９６】また、前記実施例１，２においては、第１
の金属膜として用いたＴｉＷ合金の組成を２０ａｔｍ％
Ｔｉ−Ｗ合金としたが、これに限定されるものではなく
種々変更可能であり、例えばＴｉが約１５ａｔｍ％以上
６０ａｔｍ％以下、理想的には３０ａｔｍ％前後のＴｉ
Ｗ膜を用いると良い。
【００９７】また、前記実施例１，２においては、拡散
層上にシリサイド層を形成する際の温度を、例えば６５
０℃とした場合について説明したが、これに限定される
ものではなく種々変更可能であり、例えば５５０℃以上
７５０℃以下、理想的には６５０℃以上７２５℃以下の
範囲でアニールすると良い。
【００９８】これらの条件に設定することにより、非常
に薄いシリサイド層を拡散層上に形成することができ
る。
【００９９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＭＯＳ
・ＦＥＴを有する半導体集積回路装置に適用した場合に
ついて説明したが、これに限定されず種々適用可能であ
り、例えばバイポーラトランジスタを有する半導体集積
回路装置、ＢｉＣ−ＭＯＳまたはＳＢＤ（Schottky Bar
rier Diode）を有する半導体集積回路装置等のような他
の半導体集積回路装置に適用することも可能である。
【０１００】ＳＢＤを有する半導体集積回路装置に適用
した場合、ＳＢＤを構成する拡散層が半導体層に該当
し、シリサイド層は、その拡散層とショットキ電極との
間に形成される。そして、この場合は、前記第１の金属
膜のシリサイド層が良好なＳＢＤ特性を示す。その上、
配線接続と同時にシリサイド層を形成できるので、製造
の簡略化が可能となる。
【０１０１】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
【０１０２】(1).すなわち、請求項１記載の発明によれ
ば、前記半導体層の上面に従来よりも薄いシリサイド層
を形成することができる。このため、シリサイド層が半
導体層のｐｎ接合に達する問題を抑制することができ
る。また、シリサイド層の体積変化に起因する応力によ
って、半導体層のｐｎ接合が破壊されたり、接合リーク
電流が増加したりする等の問題を抑制することができ
る。
【０１０３】また、シリサイド層を熱処理によって形成
することにより、シリサイド層を選択成長によって形成
する場合の成長の安定性の問題も生じない。また、接続
孔の底面の半導体層がｐ形かｎ形かによって成長させた
シリサイド層と半導体層との接着性が異なる問題も生じ
ない。
【０１０４】したがって、半導体集積回路装置の信頼性
を損なうことなく、前記半導体層の抵抗および前記半導
体層と前記第２の金属膜との接続孔抵抗を低くすること
ができる。すなわち、半導体集積回路装置の信頼性を損
なうことなく、半導体集積回路装置の動作速度を向上さ
せることが可能となる。
【０１０５】また、シリサイド層をパターニングする必
要がないので、シリサイド層をパターニングする際に高
い合せ精度を必要とするというような問題も生じない。
すなわち、シリサイド層をパターニングする際の高い合
せ精度を必要とすることなく、前記半導体層の抵抗およ
び前記半導体層と前記第２の金属膜との接続孔抵抗を低
くすることができる。
【０１０６】さらに、第１金属膜の材料は、例えばＳｉ
からなる半導体基板との反応速度が従来よりも遅いの
で、その後の熱処理に際して半導体基板との反応が進行
し難い。また、第２の金属膜がその金属の形成処理後の
熱処理に際して半導体基板と反応してしまう現象をシリ
サイド層によって抑制することができる。
【０１０７】これらの結果、シリサイド層形成後の熱処
理の温度や時間等が受ける制約を低減することができる
ので、耐熱性のマージンを広くすることができ、リフロ
平坦化処理等の処理が可能となる。
【０１０８】したがって、絶縁膜の段差等に起因する配
線断線不良等を低減することができるので、半導体集積
回路装置の信頼性および歩留りを向上させることが可能
となる。
【０１０９】(2).上記した請求項２記載の発明によれ
ば、第２の金属膜をシリサイド化することにより、第２
金属膜形成後の熱処理の際に第２金属膜とシリサイド層
または半導体基板とが反応する現象を抑制することがで
きるので、耐熱性のマージンをさらに広くすることがで
き、リフロ平坦化処理等の処理が可能となる。したがっ
て、絶縁膜の段差等に起因する配線断線不良等を低減す
ることができるので、半導体集積回路装置の信頼性およ
び歩留りを向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体集積回路装置の
要部断面図である。
【図２】図１の半導体集積回路装置の平面図である。
【図３】図１の半導体集積回路装置の製造工程中におけ
る半導体基板の要部断面図である。
【図４】図１の半導体集積回路装置の製造工程中におけ
る半導体基板の要部断面図である。
【図５】図１の半導体集積回路装置の製造工程中におけ
る半導体基板の要部断面図である。
【図６】本発明の他の実施例である半導体集積回路装置
の製造工程中における半導体基板の要部断面図である。
【図７】本発明の他の実施例である半導体集積回路装置
の製造工程中における半導体基板の要部断面図である。
【符号の説明】
１ 半導体基板 ２ｐ ｐウエル ３ フィールド絶縁膜 ４ ｎチャネルＭＯＳ・ＦＥＴ（半導体集積回路素子） ５ 拡散層（半導体層） ５ａ シリサイド層 ５ｂ ｎ形半導体領域 ６ ゲート絶縁膜 ７ ゲート電極 ７ａ 導体膜 ７ｂ 導体膜 ８ｎ，８ｐ チャネルストッパ領域 ９ 金属膜（第２の金属膜） ９ａ 第２シリサイド層 １０ 絶縁膜 １１ 第１層配線 １２ コンタクトホール（接続孔） １３ 表面保護膜 １４ スペーサ絶縁膜 １５ 第１の金属膜 １６ 半導体膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 (72)発明者 石田 進一 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 谷垣 幸男 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の主面に形成された所定の半
    導体層を構成部として備える半導体集積回路素子が形成
    された半導体集積回路装置の製造方法であって、前記所
    定の半導体層の上面全てを露出させた後、前記半導体基
    板上に、Ｔｉ、ＺｒまたはＨｆのいずれかとＷまたはＭ
    ｏとの合金からなる第１の金属膜を堆積する工程と、前
    記半導体基板に対して熱処理を施すことにより、前記第
    １の金属膜と前記半導体基板とを反応させて、前記所定
    の半導体層の上面に、前記第１の金属膜のシリサイド層
    を形成した後、前記第１の金属膜のうちのシリサイド化
    されていない部分を除去する工程と、前記第１の金属膜
    のシリサイド層上にのみ、選択ＣＶＤ法または無電界メ
    ッキ法によって第２の金属膜を選択的に形成する工程と
    を有することを特徴とする半導体集積回路装置の製造方
    法。
  2. 【請求項２】 半導体基板の主面に形成された所定の半
    導体層を構成部として備える半導体集積回路素子が形成
    された半導体集積回路装置の製造方法であって、前記所
    定の半導体層の上面全てを露出させた後、前記半導体基
    板上に、Ｔｉ、ＺｒまたはＨｆのいずれかとＷまたはＭ
    ｏとの合金からなる第１の金属膜を堆積する工程と、前
    記半導体基板に対して熱処理を施すことにより、前記第
    １の金属膜と前記半導体基板とを反応させて、前記所定
    の半導体層の上面に、前記第１の金属膜のシリサイド層
    を形成した後、前記第１の金属膜のうちのシリサイド化
    されていない部分を除去する工程と、前記第１の金属膜
    のシリサイド層上にのみ、選択ＣＶＤ法または無電界メ
    ッキ法によって第２の金属膜を選択的に形成する工程
    と、前記半導体基板上に半導体膜を堆積した後、その半
    導体基板に対して熱処理を施すことにより前記半導体膜
    と前記第２の金属膜とを反応させて、前記第２の金属膜
    をシリサイド化する工程と、前記第２の金属膜のうちの
    シリサイド化されていない部分を除去する工程とを有す
    ることを特徴とする半導体装置の製造方法。
  3. 【請求項３】 半導体基板の主面に形成された半導体集
    積回路素子を構成する半導体層の上面全てに、Ｔｉ、Ｚ
    ｒまたはＨｆのいずれかとＷまたはＭｏとの合金からな
    る第１の金属膜のシリサイド層を設けるとともに、前記
    第１の金属膜のシリサイド層と、その上層の配線層とを
    接続する接続孔内に、選択ＣＶＤ法またはメッキ法によ
    って形成された第２の金属膜を埋設したことを特徴とす
    る半導体集積回路装置。
  4. 【請求項４】 請求項３記載の第２の金属膜をシリサイ
    ド化したことを特徴とする半導体集積回路装置。
  5. 【請求項５】 前記半導体集積回路素子をＭＯＳ・ＦＥ
    Ｔとし、前記半導体層をＭＯＳ・ＦＥＴの拡散層とした
    ことを特徴とする請求項３または４記載の半導体集積回
    路装置。
JP5141032A 1993-06-14 1993-06-14 半導体集積回路装置の製造方法および半導体集積回路装置 Pending JPH06349771A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5141032A JPH06349771A (ja) 1993-06-14 1993-06-14 半導体集積回路装置の製造方法および半導体集積回路装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5141032A JPH06349771A (ja) 1993-06-14 1993-06-14 半導体集積回路装置の製造方法および半導体集積回路装置

Publications (1)

Publication Number Publication Date
JPH06349771A true JPH06349771A (ja) 1994-12-22

Family

ID=15282639

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5141032A Pending JPH06349771A (ja) 1993-06-14 1993-06-14 半導体集積回路装置の製造方法および半導体集積回路装置

Country Status (1)

Country Link
JP (1) JPH06349771A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5880505A (en) * 1996-05-31 1999-03-09 Nec Corporation C49-structured tungsten-containing titanium salicide structure
US6613623B1 (en) * 2001-08-20 2003-09-02 Taiwan Semiconductor Manufacturing Company High fMAX deep submicron MOSFET
JP2010524259A (ja) * 2007-04-12 2010-07-15 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 歪みが強化された半導体デバイスとその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5880505A (en) * 1996-05-31 1999-03-09 Nec Corporation C49-structured tungsten-containing titanium salicide structure
US6069045A (en) * 1996-05-31 2000-05-30 Nec Corporation Method of forming C49-structure tungsten-containing titanium salicide structure
US6114765A (en) * 1996-05-31 2000-09-05 Nec Corporation C49-structured tungsten-containing titanium salicide structure and method of forming the same
US6613623B1 (en) * 2001-08-20 2003-09-02 Taiwan Semiconductor Manufacturing Company High fMAX deep submicron MOSFET
JP2010524259A (ja) * 2007-04-12 2010-07-15 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 歪みが強化された半導体デバイスとその製造方法

Similar Documents

Publication Publication Date Title
US6136705A (en) Self-aligned dual thickness cobalt silicide layer formation process
US6103610A (en) Integrated circuit structure with dual thickness cobalt silicide layers and method for its manufacture
US7229871B2 (en) Integrated circuit containing polysilicon gate transistors and fully silicidized metal gate transistors
US7015126B2 (en) Method of forming silicided gate structure
JPH0774128A (ja) 自己整合シリサイド工程
JPH07135317A (ja) 自己整合型シリサイドゲート
KR0162673B1 (ko) 반도체 도전층 및 반도체소자의 제조방법
US6200871B1 (en) High performance self-aligned silicide process for sub-half-micron semiconductor technologies
US6432817B1 (en) Tungsten silicide barrier for nickel silicidation of a gate electrode
US6288430B1 (en) Semiconductor device having silicide layer with siliconrich region and method for making the same
US20050253204A1 (en) Method of forming silicided gate structure
JP2636786B2 (ja) 半導体装置の製造方法
JPH07115196A (ja) 半導体装置及びその製造方法
US6225222B1 (en) Diffusion barrier enhancement for sub-micron aluminum-silicon contacts
US7326644B2 (en) Semiconductor device and method of fabricating the same
US6828206B2 (en) Semiconductor device and method for fabricating the same
JPH06349771A (ja) 半導体集積回路装置の製造方法および半導体集積回路装置
JPH08204188A (ja) 半導体装置およびその製造方法
JPH1140679A (ja) 半導体装置およびその製造方法
US6730587B1 (en) Titanium barrier for nickel silicidation of a gate electrode
US6541866B1 (en) Cobalt barrier for nickel silicidation of a gate electrode
US6197672B1 (en) Method for forming polycide dual gate
JPH0621374A (ja) 相補型半導体装置
JPS61150216A (ja) 半導体装置の製造方法
KR0167661B1 (ko) 모스 트랜지스터 제조 방법