JPH0774128A - 自己整合シリサイド工程 - Google Patents
自己整合シリサイド工程Info
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- JPH0774128A JPH0774128A JP6096365A JP9636594A JPH0774128A JP H0774128 A JPH0774128 A JP H0774128A JP 6096365 A JP6096365 A JP 6096365A JP 9636594 A JP9636594 A JP 9636594A JP H0774128 A JPH0774128 A JP H0774128A
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- silicide
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0212—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation
- H10D30/0213—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation providing different silicide thicknesses on gate electrodes and on source regions or drain regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
- H10D64/0111—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors
- H10D64/0112—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors using conductive layers comprising silicides
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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- Y10S148/00—Metal treatment
- Y10S148/019—Contacts of silicides
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/147—Silicides
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ソース／ドレイン接合領域の上およびゲート
領域の上に、厚さの異なるシリサイドを作成することが
できる、自己整合シリサイド工程の方法と装置を提供す
る。 【構成】 半導体材料体が、基板の中に不純物が添加さ
れたウエルを有し、この不純物が添加されたウエルの中
のチヤンネル停止領域の上に、フィールド絶縁体領域が
配置される。この不純物が添加されたウエルの中に、ソ
ース／ドレイン接合が注入される。ソース／ドレイン接
合の表面がシリサイド化される。シリサイド・ゲート
は、ゲート絶縁体層により、不純物が添加されたウエル
の表面から分離される。シリサイド・ゲートは、シリサ
イド層および不純物が添加されたポリシリコン層を有す
る。窒化シリコン側壁スペーサは、シリサイド・ゲート
の側壁端部およびトランジスタ・チヤンネル領域を、ソ
ース／ドレイン接合シリサイド層から分離する。
領域の上に、厚さの異なるシリサイドを作成することが
できる、自己整合シリサイド工程の方法と装置を提供す
る。 【構成】 半導体材料体が、基板の中に不純物が添加さ
れたウエルを有し、この不純物が添加されたウエルの中
のチヤンネル停止領域の上に、フィールド絶縁体領域が
配置される。この不純物が添加されたウエルの中に、ソ
ース／ドレイン接合が注入される。ソース／ドレイン接
合の表面がシリサイド化される。シリサイド・ゲート
は、ゲート絶縁体層により、不純物が添加されたウエル
の表面から分離される。シリサイド・ゲートは、シリサ
イド層および不純物が添加されたポリシリコン層を有す
る。窒化シリコン側壁スペーサは、シリサイド・ゲート
の側壁端部およびトランジスタ・チヤンネル領域を、ソ
ース／ドレイン接合シリサイド層から分離する。
Description
【０００１】
【産業上の利用分野】本発明は、全体的にいえば、半導
体装置の製造技術に関する。さらに詳細にいえば、本発
明は、自己整合シリサイド工程に関する。
体装置の製造技術に関する。さらに詳細にいえば、本発
明は、自己整合シリサイド工程に関する。
【０００２】
【従来の技術およびその問題点】集積回路においてさら
に複雑な機能とさらに高度の特性に対する要請が増大し
ているので、装置構造体の寄生抵抗素子をできるだけ小
さくすることが必要である。寄生抵抗値を小さくするた
めに開発された１つの方法は、自己整合シリサイド装置
構造体を利用することである。従来の自己整合シリサイ
ド装置構造体は、ソース／ドレイン接合領域および絶縁
されたポリシリコン・ゲート領域の上に作成された、抵
抗値の小さなシリサイド層を有する。典型的には、チタ
ンのような耐火金属の層が沈着され、そして、窒素雰囲
気中で反応が行われる。すると、チタンは窒素と反応し
て、窒化チタン（ＴｉＮ）の層が形成される。さらに、
露出したシリコン領域の上で、チタンがシリコンと反応
し、そして、シリコンを消費してシリサイド（ＴｉＳｉ
ｘ）が形成される。ＴｉＮの層が選択的に除去され、抵
抗値の小さな寄生抵抗素子を有するシリサイド化された
ソース／ドレイン接合と、シリサイド化されたポリシリ
コン・ゲートが作成される。
に複雑な機能とさらに高度の特性に対する要請が増大し
ているので、装置構造体の寄生抵抗素子をできるだけ小
さくすることが必要である。寄生抵抗値を小さくするた
めに開発された１つの方法は、自己整合シリサイド装置
構造体を利用することである。従来の自己整合シリサイ
ド装置構造体は、ソース／ドレイン接合領域および絶縁
されたポリシリコン・ゲート領域の上に作成された、抵
抗値の小さなシリサイド層を有する。典型的には、チタ
ンのような耐火金属の層が沈着され、そして、窒素雰囲
気中で反応が行われる。すると、チタンは窒素と反応し
て、窒化チタン（ＴｉＮ）の層が形成される。さらに、
露出したシリコン領域の上で、チタンがシリコンと反応
し、そして、シリコンを消費してシリサイド（ＴｉＳｉ
ｘ）が形成される。ＴｉＮの層が選択的に除去され、抵
抗値の小さな寄生抵抗素子を有するシリサイド化された
ソース／ドレイン接合と、シリサイド化されたポリシリ
コン・ゲートが作成される。
【０００３】シリサイドは、トランジスタのゲート領域
を作成するのに通常用いられる、不純物が添加されたポ
リシリコンよりも、はるかに小さなシート抵抗値を有す
る。その結果、ゲート領域がシリサイド化される時、シ
リサイドは抵抗値の大きなポリシリコンを分路する。し
たがって、シリサイド化されたゲート構造体は、シリサ
イドの電気的分路効果により、小さな寄生ゲート抵抗値
を有し、および、小さなゲート伝搬遅延を有する。さら
に、シリサイド化されたソース／ドレイン接合はまた小
さな寄生抵抗値を有し、そして、その結果、小さな直列
抵抗値により、外因性の大きなトランスコンダクタンス
値が得られる。寸法が０．５ミクロン以下である場合の
技術では、ドレイン誘起の障壁の低下（ＤＩＢＬ）およ
びパンチ・スルー漏洩のような短絡チヤンネル効果を小
さくするために、ソース／ドレイン接合はさらに浅くな
る。このことは、ソース／ドレイン接合領域のシリサイ
ド化により許容することができるシリコン消費の量を、
制限することになる。このことはまた、許容可能な最小
接合深さに対し、１つの制限を与えることになる。
を作成するのに通常用いられる、不純物が添加されたポ
リシリコンよりも、はるかに小さなシート抵抗値を有す
る。その結果、ゲート領域がシリサイド化される時、シ
リサイドは抵抗値の大きなポリシリコンを分路する。し
たがって、シリサイド化されたゲート構造体は、シリサ
イドの電気的分路効果により、小さな寄生ゲート抵抗値
を有し、および、小さなゲート伝搬遅延を有する。さら
に、シリサイド化されたソース／ドレイン接合はまた小
さな寄生抵抗値を有し、そして、その結果、小さな直列
抵抗値により、外因性の大きなトランスコンダクタンス
値が得られる。寸法が０．５ミクロン以下である場合の
技術では、ドレイン誘起の障壁の低下（ＤＩＢＬ）およ
びパンチ・スルー漏洩のような短絡チヤンネル効果を小
さくするために、ソース／ドレイン接合はさらに浅くな
る。このことは、ソース／ドレイン接合領域のシリサイ
ド化により許容することができるシリコン消費の量を、
制限することになる。このことはまた、許容可能な最小
接合深さに対し、１つの制限を与えることになる。
【０００４】先行技術による自己整合（ＳＡＬＩＣＩＤ
Ｅ）工程およびシリサイド化接触体工程は、最初に沈着
される耐火金属の厚さを小さくすることにより、接合の
漏洩を制御する。けれども、最初の耐火金属の厚さを小
さくすることは、寄生ソース／ドレインの過剰な抵抗
値、および、トランスコンダクタンス値の劣化、を生ず
る結果をもたらす。また別のいくつかの技術では、Ｔｉ
Ｓｉ２／Ｓｉ界面の粗さを改善するために、反応工程の
前に、最初のチタンとシリコンとの間に酸化物層を使用
する。けれども、この方式は、シリサイド膜の中に酸素
を導入するという欠点を有する。このことは好ましくな
い。それは、このことにより、シリサイドの抵抗率が増
大するからである。さらに、この方法は、高特性技術に
対し、十分に厚いシリサイドが要求される時、シリコン
の過剰消費という問題点を解決していない。
Ｅ）工程およびシリサイド化接触体工程は、最初に沈着
される耐火金属の厚さを小さくすることにより、接合の
漏洩を制御する。けれども、最初の耐火金属の厚さを小
さくすることは、寄生ソース／ドレインの過剰な抵抗
値、および、トランスコンダクタンス値の劣化、を生ず
る結果をもたらす。また別のいくつかの技術では、Ｔｉ
Ｓｉ２／Ｓｉ界面の粗さを改善するために、反応工程の
前に、最初のチタンとシリコンとの間に酸化物層を使用
する。けれども、この方式は、シリサイド膜の中に酸素
を導入するという欠点を有する。このことは好ましくな
い。それは、このことにより、シリサイドの抵抗率が増
大するからである。さらに、この方法は、高特性技術に
対し、十分に厚いシリサイドが要求される時、シリコン
の過剰消費という問題点を解決していない。
【０００５】
【問題点を解決するための手段】全体的にいえば、およ
び、本発明の１つの方式では、ソース／ドレイン接合領
域およびゲート領域の上に、厚さの異なるシリサイドを
作成することが可能な、自己整合シリサイド工程が開示
される。薄い窒化物層がソース／ドレイン領域の上に作
成される。次に、この薄い窒化物層の上に、耐火性金属
の層が沈着される。最後に、この耐火性金属の層が焼き
鈍しされて、ゲート領域の上に第１シリサイド層が作成
され、および、ソース／ドレイン領域の上に第２シリサ
イド層が作成される。ゲート領域の上の第１シリサイド
層は、薄い窒化物層により、ソース／ドレイン領域の上
の第２シリサイド層よりも厚い。
び、本発明の１つの方式では、ソース／ドレイン接合領
域およびゲート領域の上に、厚さの異なるシリサイドを
作成することが可能な、自己整合シリサイド工程が開示
される。薄い窒化物層がソース／ドレイン領域の上に作
成される。次に、この薄い窒化物層の上に、耐火性金属
の層が沈着される。最後に、この耐火性金属の層が焼き
鈍しされて、ゲート領域の上に第１シリサイド層が作成
され、および、ソース／ドレイン領域の上に第２シリサ
イド層が作成される。ゲート領域の上の第１シリサイド
層は、薄い窒化物層により、ソース／ドレイン領域の上
の第２シリサイド層よりも厚い。
【０００６】本発明の１つの実施例では、第１誘電体層
（ゲート誘電体）が半導体材料体の表面上に作成され、
および、ポリシリコン層が第１誘電体層の上に作成され
る。次に、第２誘電体層がポリシリコン層の上に作成さ
れる。第２誘電体層とポリシリコン層がエッチングさ
れ、側壁端部を有するポリシリコン・ゲートが作成され
る。ポリシリコン・ゲートの側壁端部の上に、窒化シリ
コン側壁スペーサが作成される。装置の側壁スペーサに
隣接する半導体材料体の表面内に、ソース／ドレイン接
合が作成される。ソース／ドレイン接合の上に配置され
た第１誘電体層の部分が除去され、そして、薄い窒化物
層で置き換えられる。次に、第２誘電体層が除去され
る。ポリシリコン層の上に、第１シリサイド層が作成さ
れ、および、ソース／ドレイン接合領域の上に、第２シ
リサイド層が作成される。第１（ゲート）シリサイド層
は、第２（ソース／ドレイン）シリサイド層よりも厚
い。
（ゲート誘電体）が半導体材料体の表面上に作成され、
および、ポリシリコン層が第１誘電体層の上に作成され
る。次に、第２誘電体層がポリシリコン層の上に作成さ
れる。第２誘電体層とポリシリコン層がエッチングさ
れ、側壁端部を有するポリシリコン・ゲートが作成され
る。ポリシリコン・ゲートの側壁端部の上に、窒化シリ
コン側壁スペーサが作成される。装置の側壁スペーサに
隣接する半導体材料体の表面内に、ソース／ドレイン接
合が作成される。ソース／ドレイン接合の上に配置され
た第１誘電体層の部分が除去され、そして、薄い窒化物
層で置き換えられる。次に、第２誘電体層が除去され
る。ポリシリコン層の上に、第１シリサイド層が作成さ
れ、および、ソース／ドレイン接合領域の上に、第２シ
リサイド層が作成される。第１（ゲート）シリサイド層
は、第２（ソース／ドレイン）シリサイド層よりも厚
い。
【０００７】本発明の１つの利点は、ゲート・シリサイ
ドの厚さとソース／ドレイン・シリサイドの厚さとを独
立に制御することが可能な、自己整合シリサイド化工程
が得られることである。
ドの厚さとソース／ドレイン・シリサイドの厚さとを独
立に制御することが可能な、自己整合シリサイド化工程
が得られることである。
【０００８】本発明のまた別の利点は、反応工程のパラ
メータを変更することなく、ソース／ドレイン接合の上
のシリコンの消費を制御することができる、自己整合シ
リサイド化工程が得られることである。
メータを変更することなく、ソース／ドレイン接合の上
のシリコンの消費を制御することができる、自己整合シ
リサイド化工程が得られることである。
【０００９】本発明のさらに別の利点は、極めて薄いソ
ース／ドレイン接合と両立可能な、自己整合シリサイド
化工程が得られることである。
ース／ドレイン接合と両立可能な、自己整合シリサイド
化工程が得られることである。
【００１０】本発明のこの他の利点は、添付図面を参照
しての下記説明により、当業者にはすぐに分かるであろ
う。
しての下記説明により、当業者にはすぐに分かるであろ
う。
【００１１】
【実施例】下記図面において、図面は異なっても対応す
る部品には、特に断らない限り、対応する番号および記
号が付されている。
る部品には、特に断らない限り、対応する番号および記
号が付されている。
【００１２】本発明による自己整合シリサイド化工程
は、相補形金属・酸化物・半導体（ＣＭＯＳ）工程を用
いて製造された、Ｎチヤンネル絶縁ゲート電界効果トラ
ンジスタ（ＩＧＦＥＴ）に組み込まれるものとして説明
される。もちろん、本発明による自己整合シリサイド化
工程は、ＭＯＳ技術、ＢｉＣＭＯＳ技術、または、ＣＭ
ＯＳ技術により構成される種々の形式のトランジスタに
組み込むことができる。本発明による自己整合シリサイ
ド化工程が組み込まれたこれらのトランジスタのおのお
のは、それぞれに利点を有している。本発明の概念はま
た、バイポーラ・トランジスタ技術にも応用することが
できる。
は、相補形金属・酸化物・半導体（ＣＭＯＳ）工程を用
いて製造された、Ｎチヤンネル絶縁ゲート電界効果トラ
ンジスタ（ＩＧＦＥＴ）に組み込まれるものとして説明
される。もちろん、本発明による自己整合シリサイド化
工程は、ＭＯＳ技術、ＢｉＣＭＯＳ技術、または、ＣＭ
ＯＳ技術により構成される種々の形式のトランジスタに
組み込むことができる。本発明による自己整合シリサイ
ド化工程が組み込まれたこれらのトランジスタのおのお
のは、それぞれに利点を有している。本発明の概念はま
た、バイポーラ・トランジスタ技術にも応用することが
できる。
【００１３】図１は、好ましい実施例の自己整合シリサ
イド構造体の図面である。半導体材料体１０は、基板１
２の中に作成されたＰ形ウエル１４を有する。フィール
ド絶縁体領域１８が、Ｐ形ウエル１４の中のオプション
のチヤンネル停止領域１６の上に配置される。フィール
ド絶縁体領域１８は、典型的には、酸化シリコン材料で
構成される。けれども、チヤンネル停止領域１６はオプ
ションであり、本発明を実施するのに必ずしも必要では
ないことを断っておく。Ｐ形ウエル１４の中に、ソース
／ドレイン接合３４が作成される。ソース／ドレイン接
合３４は、好ましい実施例では、（ＮチヤンネルＩＧＦ
ＥＴの場合）Ｎ形領域である。けれども、Ｐチヤンネル
・トランジスタを作成する場合には、当業者にはすぐに
分かるように、ソース／ドレイン接合３４はＮ形ウエル
の中に配置されたＰ形領域であることができる。本発明
の１つの利点は、ソース／ドレイン接合３４が浅いこと
が可能であることである。それは、ＩＧＦＥＴゲート導
電率を損なうことなく、シリコンの消費量を制御するこ
とができるからである。したがって、短チヤンネル効果
に付随する種々の問題点が緩和される。
イド構造体の図面である。半導体材料体１０は、基板１
２の中に作成されたＰ形ウエル１４を有する。フィール
ド絶縁体領域１８が、Ｐ形ウエル１４の中のオプション
のチヤンネル停止領域１６の上に配置される。フィール
ド絶縁体領域１８は、典型的には、酸化シリコン材料で
構成される。けれども、チヤンネル停止領域１６はオプ
ションであり、本発明を実施するのに必ずしも必要では
ないことを断っておく。Ｐ形ウエル１４の中に、ソース
／ドレイン接合３４が作成される。ソース／ドレイン接
合３４は、好ましい実施例では、（ＮチヤンネルＩＧＦ
ＥＴの場合）Ｎ形領域である。けれども、Ｐチヤンネル
・トランジスタを作成する場合には、当業者にはすぐに
分かるように、ソース／ドレイン接合３４はＮ形ウエル
の中に配置されたＰ形領域であることができる。本発明
の１つの利点は、ソース／ドレイン接合３４が浅いこと
が可能であることである。それは、ＩＧＦＥＴゲート導
電率を損なうことなく、シリコンの消費量を制御するこ
とができるからである。したがって、短チヤンネル効果
に付随する種々の問題点が緩和される。
【００１４】シリサイド化ゲート４４は、ゲート誘電体
層２０により、Ｐ形ウエル１４の表面から分離される。
シリサイド化ゲート４４は、シリサイド層４０と、不純
物が添加されたポリシリコン層２２とを有する。シリサ
イド層４０は、先行技術によるシリサイド化工程におけ
るよりも厚くすることができる。それは、ゲート・シリ
サイド層４０の厚さは、ソース／ドレイン接合３４の上
にシリサイド４１を作成する場合、消費することが許容
されるシリコンの量に制限があるが、この場合にはこの
ような制限がないからである。側壁スペーサ３２はゲー
ト４４の垂直の端部を絶縁し、そして、接合シリサイド
４１をＩＧＦＥＴチヤンネル領域から分離する。側壁ス
ペーサ３２は、好ましい実施例では、（ポリシリコンを
また用いることができるけれども）窒化シリコンで構成
される。
層２０により、Ｐ形ウエル１４の表面から分離される。
シリサイド化ゲート４４は、シリサイド層４０と、不純
物が添加されたポリシリコン層２２とを有する。シリサ
イド層４０は、先行技術によるシリサイド化工程におけ
るよりも厚くすることができる。それは、ゲート・シリ
サイド層４０の厚さは、ソース／ドレイン接合３４の上
にシリサイド４１を作成する場合、消費することが許容
されるシリコンの量に制限があるが、この場合にはこの
ような制限がないからである。側壁スペーサ３２はゲー
ト４４の垂直の端部を絶縁し、そして、接合シリサイド
４１をＩＧＦＥＴチヤンネル領域から分離する。側壁ス
ペーサ３２は、好ましい実施例では、（ポリシリコンを
また用いることができるけれども）窒化シリコンで構成
される。
【００１５】図２ａは、Ｐ形ウエル１４と、チヤンネル
停止領域１６と、フィールド絶縁体領域１８とが形成さ
れた後の、シリコン基板１２を備えた半導体材料体１０
の横断面図である。図２ａの構造体の中に、自己整合シ
リサイド化ゲートを作成する工程が、下記で説明され
る。
停止領域１６と、フィールド絶縁体領域１８とが形成さ
れた後の、シリコン基板１２を備えた半導体材料体１０
の横断面図である。図２ａの構造体の中に、自己整合シ
リサイド化ゲートを作成する工程が、下記で説明され
る。
【００１６】図２ｂに示されているように、ゲート誘電
体層２０が、Ｐ形ウエル１４の表面上に、３０オングス
トローム〜３００オングストローム（例えば、０．２５
μｍ技術の場合には６０オングストローム）の程度の厚
さにまで熱的に成長される。ゲート誘電体層２０を作成
する酸化物沈着のような他の方法は、当業者にはよく知
られているであろう。次に、ゲート誘電体層２０の上
に、ポリシリコン層２２が、化学蒸気沈着（ＣＶＤ）技
術により、２０００オングストローム〜４０００オング
ストロームの程度の厚さに沈着される。ポリシリコン層
２２の上に、誘電体層２４が、例えば低圧化学蒸気沈着
（ＬＰＣＶＤ）技術により、２００オングストローム〜
１０００オングストロームの程度の厚さに沈着される。
誘電体層２４を沈着するための、プラズマにより増強さ
れた化学蒸気沈着（ＰＥＣＶＤ）技術のような他の方法
は、当業者にはよく知られているであろう。次に、後で
除去することができる誘電体層２４と、ポリシリコン層
２２とが、マイクロリソグラフィと異方性プラズマ・エ
ッチングにより、パターンに作成され、それにより、図
２ｃに示されたような、ポリシリコン・ゲート構造体２
６が作成される。このようなエッチングの方法は、当業
者にはよく知られている。
体層２０が、Ｐ形ウエル１４の表面上に、３０オングス
トローム〜３００オングストローム（例えば、０．２５
μｍ技術の場合には６０オングストローム）の程度の厚
さにまで熱的に成長される。ゲート誘電体層２０を作成
する酸化物沈着のような他の方法は、当業者にはよく知
られているであろう。次に、ゲート誘電体層２０の上
に、ポリシリコン層２２が、化学蒸気沈着（ＣＶＤ）技
術により、２０００オングストローム〜４０００オング
ストロームの程度の厚さに沈着される。ポリシリコン層
２２の上に、誘電体層２４が、例えば低圧化学蒸気沈着
（ＬＰＣＶＤ）技術により、２００オングストローム〜
１０００オングストロームの程度の厚さに沈着される。
誘電体層２４を沈着するための、プラズマにより増強さ
れた化学蒸気沈着（ＰＥＣＶＤ）技術のような他の方法
は、当業者にはよく知られているであろう。次に、後で
除去することができる誘電体層２４と、ポリシリコン層
２２とが、マイクロリソグラフィと異方性プラズマ・エ
ッチングにより、パターンに作成され、それにより、図
２ｃに示されたような、ポリシリコン・ゲート構造体２
６が作成される。このようなエッチングの方法は、当業
者にはよく知られている。
【００１７】図２ｄに示されているように、少量の不純
物が添加されたドレイン（ＬＤＤ）接合３０が、イオン
注入により、オプションで作成することができる。ＬＤ
Ｄ接合３０は、ポリシリコン・ゲート構造体２６および
フィールド絶縁体領域１８と、自己整合しているであろ
う。ＬＤＤ接合３０はまた、第１誘電体スペーサ（図示
されていない）の作成の後、イオン注入により作成する
ことができる。図２ｅに示されているように、側壁スペ
ーサ３２を従来の技術で作成することができる。例え
ば、窒化シリコンの層を沈着し、そして、異方性エッチ
ングを行うことにより、側壁スペーサ３２を作成するこ
とができる。次に、オプションの酸化段階を行うことに
より、ソース／ドレイン領域の上に、薄い（５０オング
ストローム〜１００オングストローム）酸化物（図示さ
れていない）を成長させることができる。次に、ソース
／ドレイン接合３４が（例えば、リン、および／また
は、ヒ素の注入により）作成され、その後、成長された
オプションの薄い酸化物（図示されていない）が、選択
された時間の酸化物エッチングにより、除去される。ソ
ース／ドレイン接合３４は、側壁スペーサ３２およびフ
ィールド絶縁体領域１８と自己整合する。
物が添加されたドレイン（ＬＤＤ）接合３０が、イオン
注入により、オプションで作成することができる。ＬＤ
Ｄ接合３０は、ポリシリコン・ゲート構造体２６および
フィールド絶縁体領域１８と、自己整合しているであろ
う。ＬＤＤ接合３０はまた、第１誘電体スペーサ（図示
されていない）の作成の後、イオン注入により作成する
ことができる。図２ｅに示されているように、側壁スペ
ーサ３２を従来の技術で作成することができる。例え
ば、窒化シリコンの層を沈着し、そして、異方性エッチ
ングを行うことにより、側壁スペーサ３２を作成するこ
とができる。次に、オプションの酸化段階を行うことに
より、ソース／ドレイン領域の上に、薄い（５０オング
ストローム〜１００オングストローム）酸化物（図示さ
れていない）を成長させることができる。次に、ソース
／ドレイン接合３４が（例えば、リン、および／また
は、ヒ素の注入により）作成され、その後、成長された
オプションの薄い酸化物（図示されていない）が、選択
された時間の酸化物エッチングにより、除去される。ソ
ース／ドレイン接合３４は、側壁スペーサ３２およびフ
ィールド絶縁体領域１８と自己整合する。
【００１８】下記の工程段階は、真空集積クラスタ・ツ
ールを用いて実行することが好ましい。図２ｆに示され
ているように、ソース／ドレイン領域３４の上にあるす
べての自然の酸化物層が、例えば、その場での気相ＨＦ
を用いて、または、低温の適切な清浄化法を用いて、除
去される。その後、極めて薄い（例えば、８オングスト
ローム〜４０オングストローム）熱的窒化物層３６が、
ソース／ドレイン領域の上に成長される。窒化物層３６
は、アンモニア雰囲気中で、そして、７００℃〜１００
０℃の温度で、１５秒〜２００秒の間、短い高速熱的窒
化物生成（ＲＴＮ）により作成することができる。好ま
しい実施例では、７００℃〜９００℃の温度で、６０秒
以下の時間の間、ＲＴＮが行われる。窒化物層３６は、
５オングストローム〜２０オングストローム程度の厚さ
を有するであろう。酸化物層２４が存在するために、ポ
リシリコン・ゲート構造体２６の表面上に、高密度の窒
化物が形成されないことに注目されたい。
ールを用いて実行することが好ましい。図２ｆに示され
ているように、ソース／ドレイン領域３４の上にあるす
べての自然の酸化物層が、例えば、その場での気相ＨＦ
を用いて、または、低温の適切な清浄化法を用いて、除
去される。その後、極めて薄い（例えば、８オングスト
ローム〜４０オングストローム）熱的窒化物層３６が、
ソース／ドレイン領域の上に成長される。窒化物層３６
は、アンモニア雰囲気中で、そして、７００℃〜１００
０℃の温度で、１５秒〜２００秒の間、短い高速熱的窒
化物生成（ＲＴＮ）により作成することができる。好ま
しい実施例では、７００℃〜９００℃の温度で、６０秒
以下の時間の間、ＲＴＮが行われる。窒化物層３６は、
５オングストローム〜２０オングストローム程度の厚さ
を有するであろう。酸化物層２４が存在するために、ポ
リシリコン・ゲート構造体２６の表面上に、高密度の窒
化物が形成されないことに注目されたい。
【００１９】図２ｇに示されているように、例えば、気
相ＨＦ選択的エッチングにより、酸化物層２４が除去さ
れる。このエッチングは、窒化物層３６を除去しないよ
うに、選択的でなければならない。その結果、シリコン
窒化物側壁スペーサ３２もまたエッチングされないであ
ろう。熱的窒化物層３６は非常に高密度であり、そし
て、ＨＦを基本とする酸化物除去工程のエッチングに対
し、比較的耐性を有する。
相ＨＦ選択的エッチングにより、酸化物層２４が除去さ
れる。このエッチングは、窒化物層３６を除去しないよ
うに、選択的でなければならない。その結果、シリコン
窒化物側壁スペーサ３２もまたエッチングされないであ
ろう。熱的窒化物層３６は非常に高密度であり、そし
て、ＨＦを基本とする酸化物除去工程のエッチングに対
し、比較的耐性を有する。
【００２０】次に、図２ｈに示されているように、半導
体材料体１０の上に、チタンまたはコバルトのような耐
火性の金属層３８が、スパッタ沈着法を用いて沈着され
る。好ましい実施例では、耐火性金属としてチタンが用
いられる。図２ｉに示されているように、自己整合シリ
サイド工程、すなわち、「ＳＡＬＩＣＩＤＥ」工程が実
行される。この工程は、窒素を含有する雰囲気中で、高
速熱的焼き鈍しまたは炉焼き鈍しを利用することを含ん
でいる。アンモニア（ＮＨ3 ）の雰囲気を用いることが
できることは、当業者にはすぐに分かるであろう。シリ
コンと耐火性金属層３８との反応により、シリサイドが
作成される。シリコンがない場所では、耐火性金属層３
８は窒素雰囲気と反応し、窒化チタン（ＴｉＮ）を形成
する。ソース／ドレイン接合３４の上の窒化物層３６が
極めて薄いために、ソース／ドレイン接合３４の上で
（シリサイドになるよりはむしろ）窒化物になる。窒化
物層３６とチタンとの反応は遅いが、最終的には、少量
のシリコンを消費して、ソース／ドレイン接合３４の上
にシリサイド層４１を形成するであろう。窒化物層３６
は、シリサイド反応の中に窒素を導入するだけであるで
あろう。このことは、酸化物の汚染に関して非常に好ま
しいことである。その結果、シリサイド化されたソース
／ドレイン接合は、先行技術よりも、小さな抵抗率を有
し、かつ、滑らかなシリサイド／シリコン界面を有する
であろう。耐火性金属層３８とポリシリコン・ゲート構
造体２６との反応により、シリサイド層４０が形成さ
れ、それにより、シリサイド化されたゲート４４の作成
が完了する。窒化チタン（ＴｉＮ）層４２が、フィール
ド絶縁体領域１８およびシリサイド化されたソース／ド
レイン領域３４の上に、ＳＡＬＩＣＩＤＥ工程の期間中
に作成される。いくらかの未反応のチタン（図示されて
いない）がまた、これらの表面上に残るかも知れない。
最後に、ＴｉＮ層４２およびすべての未反応のチタン
が、メガソニック・エッチングのような選択的エッチン
グを用いて、除去される。
体材料体１０の上に、チタンまたはコバルトのような耐
火性の金属層３８が、スパッタ沈着法を用いて沈着され
る。好ましい実施例では、耐火性金属としてチタンが用
いられる。図２ｉに示されているように、自己整合シリ
サイド工程、すなわち、「ＳＡＬＩＣＩＤＥ」工程が実
行される。この工程は、窒素を含有する雰囲気中で、高
速熱的焼き鈍しまたは炉焼き鈍しを利用することを含ん
でいる。アンモニア（ＮＨ3 ）の雰囲気を用いることが
できることは、当業者にはすぐに分かるであろう。シリ
コンと耐火性金属層３８との反応により、シリサイドが
作成される。シリコンがない場所では、耐火性金属層３
８は窒素雰囲気と反応し、窒化チタン（ＴｉＮ）を形成
する。ソース／ドレイン接合３４の上の窒化物層３６が
極めて薄いために、ソース／ドレイン接合３４の上で
（シリサイドになるよりはむしろ）窒化物になる。窒化
物層３６とチタンとの反応は遅いが、最終的には、少量
のシリコンを消費して、ソース／ドレイン接合３４の上
にシリサイド層４１を形成するであろう。窒化物層３６
は、シリサイド反応の中に窒素を導入するだけであるで
あろう。このことは、酸化物の汚染に関して非常に好ま
しいことである。その結果、シリサイド化されたソース
／ドレイン接合は、先行技術よりも、小さな抵抗率を有
し、かつ、滑らかなシリサイド／シリコン界面を有する
であろう。耐火性金属層３８とポリシリコン・ゲート構
造体２６との反応により、シリサイド層４０が形成さ
れ、それにより、シリサイド化されたゲート４４の作成
が完了する。窒化チタン（ＴｉＮ）層４２が、フィール
ド絶縁体領域１８およびシリサイド化されたソース／ド
レイン領域３４の上に、ＳＡＬＩＣＩＤＥ工程の期間中
に作成される。いくらかの未反応のチタン（図示されて
いない）がまた、これらの表面上に残るかも知れない。
最後に、ＴｉＮ層４２およびすべての未反応のチタン
が、メガソニック・エッチングのような選択的エッチン
グを用いて、除去される。
【００２１】前記の方法が完了した後、ゲートと、ソー
ス／ドレイン接合３４と、他の素子（図示されていな
い）との間の相互接続を、半導体材料体１０の中に作成
することができる。例えば、図３ａに示されているよう
に、中間レベルの誘電体層４６を半導体材料体１０の表
面の上に沈着することができる。次に、シリサイド化さ
れたソース／ドレイン接合３４に対する接触体を作成す
るために、接触体ホール５８が、中間レベルの誘電体層
４６にまでエッチングされる。接触体ホール５８がエッ
チングされている間、ソース／ドレイン接合３４の上の
シリサイドの一部分がまた、エッチングにより除去され
る。したがって、シリサイド化された接触体が好ましい
であろう。チタンのような耐火性金属の層４８が、図３
ｂに示されているように、表面の上に沈着される。図３
ｃに示されているように、ソース／ドレイン接合３４お
よびＴｉＮ５２の表面上に、シリサイド接触体５０を形
成するため、シリサイドの反応が前記のように実行され
る。耐火性金属層４８の全部がソース／ドレイン接合３
４と反応するわけではないから、シリサイド接触体５０
は、シリサイドの層とＴｉＮの層とで構成される。最後
に、図３ｄに示されているように、アルミニウムのよう
な導電材料の層６０が、半導体材料体１０の表面上に沈
着され、そして、パターンに作成され、そして、エッチ
ングされる。それにより、ソース／ドレイン接合３４と
他の装置（図示されていない）との間の相互接続が作成
される。
ス／ドレイン接合３４と、他の素子（図示されていな
い）との間の相互接続を、半導体材料体１０の中に作成
することができる。例えば、図３ａに示されているよう
に、中間レベルの誘電体層４６を半導体材料体１０の表
面の上に沈着することができる。次に、シリサイド化さ
れたソース／ドレイン接合３４に対する接触体を作成す
るために、接触体ホール５８が、中間レベルの誘電体層
４６にまでエッチングされる。接触体ホール５８がエッ
チングされている間、ソース／ドレイン接合３４の上の
シリサイドの一部分がまた、エッチングにより除去され
る。したがって、シリサイド化された接触体が好ましい
であろう。チタンのような耐火性金属の層４８が、図３
ｂに示されているように、表面の上に沈着される。図３
ｃに示されているように、ソース／ドレイン接合３４お
よびＴｉＮ５２の表面上に、シリサイド接触体５０を形
成するため、シリサイドの反応が前記のように実行され
る。耐火性金属層４８の全部がソース／ドレイン接合３
４と反応するわけではないから、シリサイド接触体５０
は、シリサイドの層とＴｉＮの層とで構成される。最後
に、図３ｄに示されているように、アルミニウムのよう
な導電材料の層６０が、半導体材料体１０の表面上に沈
着され、そして、パターンに作成され、そして、エッチ
ングされる。それにより、ソース／ドレイン接合３４と
他の装置（図示されていない）との間の相互接続が作成
される。
【００２２】前記の方法の後、他の素子およびそれらの
間の接続を、半導体材料体１０の中に作成するとができ
る。このことを達成する方法は、当業者にはよく知られ
ている。その後、個々の素子が基板１２のそれぞれの部
分から分離され、そして、当業者にはよく知られている
ように、導線接合や直接のバンプ接合およびそれらと同
等の方法により、それらへの外部接続が行われる。次
に、個々の回路を、デュアル・イン・パッケージ、チッ
プ・キャリア、または、他の形式のパッケージの中に、
封止することができる。このようなパッケージの１つの
例は、１９８５年１月２２日に発行され、そして、テキ
サス・インストルーメント社に譲渡された、米国特許第
４，４９５，３７６号に開示されている。
間の接続を、半導体材料体１０の中に作成するとができ
る。このことを達成する方法は、当業者にはよく知られ
ている。その後、個々の素子が基板１２のそれぞれの部
分から分離され、そして、当業者にはよく知られている
ように、導線接合や直接のバンプ接合およびそれらと同
等の方法により、それらへの外部接続が行われる。次
に、個々の回路を、デュアル・イン・パッケージ、チッ
プ・キャリア、または、他の形式のパッケージの中に、
封止することができる。このようなパッケージの１つの
例は、１９８５年１月２２日に発行され、そして、テキ
サス・インストルーメント社に譲渡された、米国特許第
４，４９５，３７６号に開示されている。
【００２３】前記において、いくつかの好ましい実施例
が詳細に開示された。本発明の範囲は、前記実施例とは
異なるが請求項の範囲に入る実施例をすべて包含するも
のであることを断っておく。
が詳細に開示された。本発明の範囲は、前記実施例とは
異なるが請求項の範囲に入る実施例をすべて包含するも
のであることを断っておく。
【００２４】例示された実施例を参照して本発明が説明
されたが、これは本発明がこれらの実施例に限定される
ことを意味するものではない。例示された実施例を種々
に変更した実施例、および、それらを種々に組み合わせ
た実施例の可能であることは、当業者には前記説明から
すぐに分かるであろう。したがって、本発明はこのよう
な変更された実施例のすべてを包含するものと理解しな
くてはならない。
されたが、これは本発明がこれらの実施例に限定される
ことを意味するものではない。例示された実施例を種々
に変更した実施例、および、それらを種々に組み合わせ
た実施例の可能であることは、当業者には前記説明から
すぐに分かるであろう。したがって、本発明はこのよう
な変更された実施例のすべてを包含するものと理解しな
くてはならない。
【００２５】以上の説明に関して更に以下の項を開示す
る。 （１）（イ）ソース／ドレイン領域の上に薄い窒化物層
を作成する段階と、（ロ）前記薄い窒化物層とゲート領
域との上に耐火性の金属の層を沈着する段階と、（ハ）
第１厚さが第２厚さより大きいとして、前記ゲート領域
の上に第１厚さの第１シリサイド層を形成するために、
かつ、前記ソース／ドレイン領域の上に第２厚さを有す
る第２シリサイド層を形成するために、耐火性金属の前
記層を焼き鈍す段階と、を有する、ソース／ドレイン接
合領域とゲート領域との上に異なる厚さのシリサイドを
作成する自己整合シリサイド工程の方法。
る。 （１）（イ）ソース／ドレイン領域の上に薄い窒化物層
を作成する段階と、（ロ）前記薄い窒化物層とゲート領
域との上に耐火性の金属の層を沈着する段階と、（ハ）
第１厚さが第２厚さより大きいとして、前記ゲート領域
の上に第１厚さの第１シリサイド層を形成するために、
かつ、前記ソース／ドレイン領域の上に第２厚さを有す
る第２シリサイド層を形成するために、耐火性金属の前
記層を焼き鈍す段階と、を有する、ソース／ドレイン接
合領域とゲート領域との上に異なる厚さのシリサイドを
作成する自己整合シリサイド工程の方法。
【００２６】（２）（イ）半導体材料体の表面上にゲー
ト誘電体を作成する段階と、（ロ）前記ゲート誘電体の
表面上にポリシリコン層を作成する段階と、（ハ）前記
ポリシリコン層の上に誘電体キャップ層を作成する段階
と、（ニ）側壁端部を有するポリシリコン・ゲートを作
成するために、前記誘電体キャップ層および前記ポリシ
リコン層をエッチングする段階と、（ホ）前記側壁端部
の上に窒化シリコン側壁スペーサを作成する段階と、
（ヘ）前記窒化シリコン側壁スペーサに隣接する前記半
導体材料体の前記表面の中にソース／ドレイン接合を作
成する段階と、（ト）前記ゲート誘電体の第１部分で、
かつ、前記ソース／ドレイン接合の上に配置された前記
第１部分を、除去する段階と、（チ）前記ソース／ドレ
イン接合の上に薄い窒化物層を作成する段階と、（リ）
前記誘電体キャップ層を除去する段階と、（ヌ）第１シ
リサイド層が第２シリサイド層よりも厚いとして、前記
ポリシリコン層の上に第１シリサイド層を作成し、か
つ、前記ソース／ドレイン領域の上に第２シリサイド層
を作成する段階と、を有する、自己整合シリサイド工程
の方法。
ト誘電体を作成する段階と、（ロ）前記ゲート誘電体の
表面上にポリシリコン層を作成する段階と、（ハ）前記
ポリシリコン層の上に誘電体キャップ層を作成する段階
と、（ニ）側壁端部を有するポリシリコン・ゲートを作
成するために、前記誘電体キャップ層および前記ポリシ
リコン層をエッチングする段階と、（ホ）前記側壁端部
の上に窒化シリコン側壁スペーサを作成する段階と、
（ヘ）前記窒化シリコン側壁スペーサに隣接する前記半
導体材料体の前記表面の中にソース／ドレイン接合を作
成する段階と、（ト）前記ゲート誘電体の第１部分で、
かつ、前記ソース／ドレイン接合の上に配置された前記
第１部分を、除去する段階と、（チ）前記ソース／ドレ
イン接合の上に薄い窒化物層を作成する段階と、（リ）
前記誘電体キャップ層を除去する段階と、（ヌ）第１シ
リサイド層が第２シリサイド層よりも厚いとして、前記
ポリシリコン層の上に第１シリサイド層を作成し、か
つ、前記ソース／ドレイン領域の上に第２シリサイド層
を作成する段階と、を有する、自己整合シリサイド工程
の方法。
【００２７】（３）第２項記載の方法において、（イ）
前記薄い窒化物層と、前記窒化物側壁スペーサと、前記
ポリシリコン・ゲートとの上に耐火性金属の第１層を沈
着する段階と、（ロ）第１シリサイド層が第２シリサイ
ド層よりも厚いとして、前記ポリシリコン・ゲートとの
上にシリサイドの前記第１層を作成するために窒素を含
有する雰囲気中で耐火性金属の前記第１層を焼き鈍し、
かつ、シリサイドの前記第２層と前記窒化物側壁スペー
サとの上の耐火性金属窒化物の第１層を焼き鈍す段階
と、（ハ）耐火性金属窒化物の前記第１層を除去する段
階と、を、前記第１シリサイド層および前記第２シリサ
イド層を作成する前記段階が有する、前記方法。
前記薄い窒化物層と、前記窒化物側壁スペーサと、前記
ポリシリコン・ゲートとの上に耐火性金属の第１層を沈
着する段階と、（ロ）第１シリサイド層が第２シリサイ
ド層よりも厚いとして、前記ポリシリコン・ゲートとの
上にシリサイドの前記第１層を作成するために窒素を含
有する雰囲気中で耐火性金属の前記第１層を焼き鈍し、
かつ、シリサイドの前記第２層と前記窒化物側壁スペー
サとの上の耐火性金属窒化物の第１層を焼き鈍す段階
と、（ハ）耐火性金属窒化物の前記第１層を除去する段
階と、を、前記第１シリサイド層および前記第２シリサ
イド層を作成する前記段階が有する、前記方法。
【００２８】（４）第３項記載の方法において、耐火性
金属の前記第１層がチタンを有する、前記方法。 （５）第２項記載の方法において、前記第１シリサイド
層および前記第２シリサイド層が１つのシリサイド化反
応段階で作成される、前記方法。 （６）第２項記載の方法において、前記誘電体キャップ
層を作成する前記段階が、２００オングストロームない
し５００オングストロームの範囲の厚さを有するＬＰＣ
ＶＤ酸化物層沈着段階を有する、前記方法。 （７）第２項記載の方法において、前記窒化シリコン側
壁スペーサを作成する前記段階の前に、少量の不純物を
含有するドレインを作成する段階をさらに有する、前記
方法。
金属の前記第１層がチタンを有する、前記方法。 （５）第２項記載の方法において、前記第１シリサイド
層および前記第２シリサイド層が１つのシリサイド化反
応段階で作成される、前記方法。 （６）第２項記載の方法において、前記誘電体キャップ
層を作成する前記段階が、２００オングストロームない
し５００オングストロームの範囲の厚さを有するＬＰＣ
ＶＤ酸化物層沈着段階を有する、前記方法。 （７）第２項記載の方法において、前記窒化シリコン側
壁スペーサを作成する前記段階の前に、少量の不純物を
含有するドレインを作成する段階をさらに有する、前記
方法。
【００２９】（８）第２項記載の方法において、前記薄
い窒化物層を作成する前記段階が、７００℃〜１０００
℃のアンモニア雰囲気中で１５秒〜２００秒間急速な熱
的窒素化合物化段階を有する、前記方法。 （９）第２項記載の方法において、前記薄い窒化物層が
５オングストローム〜２０オングストロームの範囲の厚
さを有する、前記工程方法。 （１０）第２項記載の方法において、（イ）前記第１窒
化物層および前記第２窒化物層を作成する前記段階の
後、前記半導体材料体の上に中間レベルの誘電体層を作
成する段階と、（ロ）前記ソース／ドレイン接合の上に
前記中間レベル誘電体層の一部分をエッチングする段階
と、（ハ）前記ソース／ドレイン接合の上にそれぞれシ
リサイド接触体を作成する段階と、（ニ）前記シリサイ
ド接触体に接続するために複数個の相互接続線を作成す
る段階と、をさらに有する、前記方法。 （１１）第１０項記載の方法において、前記シリサイド
接触体を作成する前記段階が（イ）前記中間レベル誘電
体層と前記ソース／ドレイン接合との上に耐火性金属の
第２層を沈着する段階と、（ロ）前記ソース／ドレイン
接合の上にシリサイドの第３層を作成しかつ前記中間レ
ベル誘電体層の上に窒化チタンの第２層を作成するため
に、窒素を含有する雰囲気中で耐火性金属の前記第２層
を焼き鈍す段階と、を有する、前記方法。
い窒化物層を作成する前記段階が、７００℃〜１０００
℃のアンモニア雰囲気中で１５秒〜２００秒間急速な熱
的窒素化合物化段階を有する、前記方法。 （９）第２項記載の方法において、前記薄い窒化物層が
５オングストローム〜２０オングストロームの範囲の厚
さを有する、前記工程方法。 （１０）第２項記載の方法において、（イ）前記第１窒
化物層および前記第２窒化物層を作成する前記段階の
後、前記半導体材料体の上に中間レベルの誘電体層を作
成する段階と、（ロ）前記ソース／ドレイン接合の上に
前記中間レベル誘電体層の一部分をエッチングする段階
と、（ハ）前記ソース／ドレイン接合の上にそれぞれシ
リサイド接触体を作成する段階と、（ニ）前記シリサイ
ド接触体に接続するために複数個の相互接続線を作成す
る段階と、をさらに有する、前記方法。 （１１）第１０項記載の方法において、前記シリサイド
接触体を作成する前記段階が（イ）前記中間レベル誘電
体層と前記ソース／ドレイン接合との上に耐火性金属の
第２層を沈着する段階と、（ロ）前記ソース／ドレイン
接合の上にシリサイドの第３層を作成しかつ前記中間レ
ベル誘電体層の上に窒化チタンの第２層を作成するため
に、窒素を含有する雰囲気中で耐火性金属の前記第２層
を焼き鈍す段階と、を有する、前記方法。
【００３０】（１２）（イ）半導体材料体の表面の上に
二酸化シリコンの層を成長する段階と、（ロ）前記誘電
体層の表面の上にポリシリコン層を沈着する段階と、
（ハ）前記ポリシリコン層の上に２００オングストロー
ムないし５００オングストロームの範囲の厚さを有する
ＬＰＣＶＤ酸化物層を沈着する段階と、（ニ）側壁端部
を有するポリシリコン・ゲートを作成するために、前記
ＬＰＣＶＤ酸化物層および前記ポリシリコン層をエッチ
ングする段階と、（ホ）前記ポリシリコン・ゲートに隣
接する前記半導体材料体の前記表面の中に少量の不純物
が添加されたドレインを作成する段階と、（ヘ）前記側
壁端部の上に窒化シリコン側壁スペーサを作成する段階
と、（ト）前記窒化シリコン側壁スペーサに隣接する前
記半導体材料体の前記表面の中にソース／ドレイン接合
領域を作成する段階と、（チ）前記二酸化シリコン層の
第１部分で、前記ソース／ドレイン接合領域の上に配置
された前記第１部分を、選択的にエッチングする段階
と、（リ）前記ソース／ドレイン接合領域の上に５オン
グストローム〜２０オングストロームの範囲の厚さを有
する薄い窒化物層を熱的に成長する段階と、（ヌ）前記
ＬＰＣＶＤ酸化物層を除去する段階と、（ル）前記薄い
窒化物層と、前記窒化シリコン側壁スペーサと、前記ポ
リシリコン・ゲートとの上に耐火性金属の第１層を沈着
する段階と、（オ）前記第１シリサイド層が前記第２シ
リサイド層よりも厚いとして、前記ポリシリコン・ゲー
トの上にシリサイドの第１層を作成しかつ前記ソース／
ドレイン接合の上にシリサイドの第２層を作成しかつシ
リサイドの前記第２層および前記窒化シリコン側壁スペ
ーサの上に耐火性金属窒化物の第１層を作成するため
に、窒素を含有する雰囲気中で耐火金属の前記第１層を
焼き鈍す段階と、（ワ）耐火性金属窒化物の前記第１層
を除去する段階と、を有する、自己整合シリサイド工程
の方法。
二酸化シリコンの層を成長する段階と、（ロ）前記誘電
体層の表面の上にポリシリコン層を沈着する段階と、
（ハ）前記ポリシリコン層の上に２００オングストロー
ムないし５００オングストロームの範囲の厚さを有する
ＬＰＣＶＤ酸化物層を沈着する段階と、（ニ）側壁端部
を有するポリシリコン・ゲートを作成するために、前記
ＬＰＣＶＤ酸化物層および前記ポリシリコン層をエッチ
ングする段階と、（ホ）前記ポリシリコン・ゲートに隣
接する前記半導体材料体の前記表面の中に少量の不純物
が添加されたドレインを作成する段階と、（ヘ）前記側
壁端部の上に窒化シリコン側壁スペーサを作成する段階
と、（ト）前記窒化シリコン側壁スペーサに隣接する前
記半導体材料体の前記表面の中にソース／ドレイン接合
領域を作成する段階と、（チ）前記二酸化シリコン層の
第１部分で、前記ソース／ドレイン接合領域の上に配置
された前記第１部分を、選択的にエッチングする段階
と、（リ）前記ソース／ドレイン接合領域の上に５オン
グストローム〜２０オングストロームの範囲の厚さを有
する薄い窒化物層を熱的に成長する段階と、（ヌ）前記
ＬＰＣＶＤ酸化物層を除去する段階と、（ル）前記薄い
窒化物層と、前記窒化シリコン側壁スペーサと、前記ポ
リシリコン・ゲートとの上に耐火性金属の第１層を沈着
する段階と、（オ）前記第１シリサイド層が前記第２シ
リサイド層よりも厚いとして、前記ポリシリコン・ゲー
トの上にシリサイドの第１層を作成しかつ前記ソース／
ドレイン接合の上にシリサイドの第２層を作成しかつシ
リサイドの前記第２層および前記窒化シリコン側壁スペ
ーサの上に耐火性金属窒化物の第１層を作成するため
に、窒素を含有する雰囲気中で耐火金属の前記第１層を
焼き鈍す段階と、（ワ）耐火性金属窒化物の前記第１層
を除去する段階と、を有する、自己整合シリサイド工程
の方法。
【００３１】（１３）第１２項記載の方法において、耐
火性金属の前記第１層がチタンを有する、前記方法。 （１４）第１２項記載の方法において、前記薄い窒化物
層を作成する前記段階が７００℃〜１０００℃のアンモ
ニア雰囲気中で１５秒〜２００秒間の急速窒素化合物化
段階を有する、前記方法。 （１５）第１２項記載の方法において、（イ）前記第１
シリサイド層および前記第２シリサイド層を作成する前
記段階の後、前記半導体材料体の上に中間レベルの誘電
体層を作成する段階と、（ロ）前記ソース／ドレイン接
合領域の上に前記中間レベル誘電体層の一部分をエッチ
ングする段階と、（ハ）前記ソース／ドレイン接合領域
の上にそれぞれシリサイド接触体を作成する段階と、
（ニ）前記シリサイド接触体に複数個の相互接続線を作
成する段階と、をさらに有する、前記方法。
火性金属の前記第１層がチタンを有する、前記方法。 （１４）第１２項記載の方法において、前記薄い窒化物
層を作成する前記段階が７００℃〜１０００℃のアンモ
ニア雰囲気中で１５秒〜２００秒間の急速窒素化合物化
段階を有する、前記方法。 （１５）第１２項記載の方法において、（イ）前記第１
シリサイド層および前記第２シリサイド層を作成する前
記段階の後、前記半導体材料体の上に中間レベルの誘電
体層を作成する段階と、（ロ）前記ソース／ドレイン接
合領域の上に前記中間レベル誘電体層の一部分をエッチ
ングする段階と、（ハ）前記ソース／ドレイン接合領域
の上にそれぞれシリサイド接触体を作成する段階と、
（ニ）前記シリサイド接触体に複数個の相互接続線を作
成する段階と、をさらに有する、前記方法。
【００３２】（１６）（ｉ）第１厚さの第１シリサイド
層を有するシリサイド化されたゲートと、（ｉｉ）前記
シリサイド化されたゲートの側壁端部の上の窒化シリコ
ンの側壁スペーサと、（ｉｉｉ）前記第１厚さが第２厚
さよりも大きいとして、第２厚さの第２シリサイド層を
有するシリサイド化されたソース／ドレイン接合と、を
有するトランジスタを備えた、自己整合シリサイド化半
導体装置。 （１７）第１６項記載の装置において、前記トランジス
タが絶縁されたゲートの電界効果トランジスタである、
前記装置。 （１８）第１６項記載の装置において、前記シリサイド
層がチタン・シリサイドである、前記装置。 （１９）第１６項記載の装置において、（イ）前記トラ
ンジスタの上に配置された中間レベル誘電体層と、
（ロ）前記ソース／ドレイン接合の上に配置されたシリ
サイド接触体と、（ハ）前記中間レベル誘電体層の上に
配置され、かつ、前記シリサイド層と電気的に接触す
る、相互接続線と、をさらに有する、前記装置。
層を有するシリサイド化されたゲートと、（ｉｉ）前記
シリサイド化されたゲートの側壁端部の上の窒化シリコ
ンの側壁スペーサと、（ｉｉｉ）前記第１厚さが第２厚
さよりも大きいとして、第２厚さの第２シリサイド層を
有するシリサイド化されたソース／ドレイン接合と、を
有するトランジスタを備えた、自己整合シリサイド化半
導体装置。 （１７）第１６項記載の装置において、前記トランジス
タが絶縁されたゲートの電界効果トランジスタである、
前記装置。 （１８）第１６項記載の装置において、前記シリサイド
層がチタン・シリサイドである、前記装置。 （１９）第１６項記載の装置において、（イ）前記トラ
ンジスタの上に配置された中間レベル誘電体層と、
（ロ）前記ソース／ドレイン接合の上に配置されたシリ
サイド接触体と、（ハ）前記中間レベル誘電体層の上に
配置され、かつ、前記シリサイド層と電気的に接触す
る、相互接続線と、をさらに有する、前記装置。
【００３３】（２０）ポリシリコン・ゲートおよびソー
ス／ドレイン接合領域に対し異なるシリサイド厚さが可
能である、自己整合シリサイド工程が開示される。半導
体材料体１０は、基板１２の中に不純物が添加されたウ
エル１４を有する。この不純物が添加されたウエル１４
の中のチヤンネル停止領域１６の上に、フィールド絶縁
体領域１８が配置される。不純物が添加されたウエル１
４の中に、ソース／ドレイン接合３４が注入される。ソ
ース／ドレイン接合３４は、不純物が多量に添加された
浅い領域である。ソース／ドレイン接合３４の表面が、
シリサイド化される。シリサイド・ゲート４４は、ゲー
ト絶縁体層２０により、不純物が添加されたウエル１４
の表面から分離される。シリサイド・ゲート４４は、シ
リサイド層４０および不純物が添加されたポリシリコン
層２２を有する。シリサイド層４０の厚さは、ソース／
ドレイン接合３４のシリサイド化された表面の厚さによ
り、または、これらの接合の上で消費されるシリコンの
量により、制限されることはない。窒化シリコン側壁ス
ペーサ３２は、シリサイド・ゲート４４の側壁端部およ
びトランジスタ・チヤンネル領域を、ソース／ドレイン
接合シリサイド層４１から分離する。
ス／ドレイン接合領域に対し異なるシリサイド厚さが可
能である、自己整合シリサイド工程が開示される。半導
体材料体１０は、基板１２の中に不純物が添加されたウ
エル１４を有する。この不純物が添加されたウエル１４
の中のチヤンネル停止領域１６の上に、フィールド絶縁
体領域１８が配置される。不純物が添加されたウエル１
４の中に、ソース／ドレイン接合３４が注入される。ソ
ース／ドレイン接合３４は、不純物が多量に添加された
浅い領域である。ソース／ドレイン接合３４の表面が、
シリサイド化される。シリサイド・ゲート４４は、ゲー
ト絶縁体層２０により、不純物が添加されたウエル１４
の表面から分離される。シリサイド・ゲート４４は、シ
リサイド層４０および不純物が添加されたポリシリコン
層２２を有する。シリサイド層４０の厚さは、ソース／
ドレイン接合３４のシリサイド化された表面の厚さによ
り、または、これらの接合の上で消費されるシリコンの
量により、制限されることはない。窒化シリコン側壁ス
ペーサ３２は、シリサイド・ゲート４４の側壁端部およ
びトランジスタ・チヤンネル領域を、ソース／ドレイン
接合シリサイド層４１から分離する。
【図１】本発明の好ましい実施例による、自己整合シリ
サイド化構造体の横断面図。
サイド化構造体の横断面図。
【図２】本発明の好ましい実施例の製造工程の横断面図
であって、ａ〜ｉは製造工程の逐次の段階の横断面図。
であって、ａ〜ｉは製造工程の逐次の段階の横断面図。
【図３】本発明の好ましい実施例の製造工程の横断面図
であって、ａ〜ｄは装置接触体および相互接続体の製造
工程の逐次の段階の横断面図。
であって、ａ〜ｄは装置接触体および相互接続体の製造
工程の逐次の段階の横断面図。
【符号の説明】 １０ 半導体材料体 １２ 基板 １４ 不純物が添加されたウエル １６ チヤンネル停止領域 １８ フィールド絶縁体領域 ２０ ゲート絶縁体層 ２２ 不純物が添加されたポリシリコン層 ３２ 側壁スペーサ ３４ ソース／ドレイン接合 ４０ シリサイド層 ４１ ソース／ドレイン・シリサイド層 ４４ シリサイド・ゲート
Claims (2)
- 【請求項１】（イ）ソース／ドレイン領域の上に薄い窒
化物層を作成する段階と、 （ロ）前記薄い窒化物層とゲート領域との上に耐火性の
金属の層を沈着する段階と、 （ハ）第１厚さが第２厚さより大きいとして、前記ゲー
ト領域の上に第１厚さの第１シリサイド層を形成するた
めに、かつ、前記ソース／ドレイン領域の上に第２厚さ
を有する第２シリサイド層を形成するために、耐火性金
属の前記層を焼き鈍す段階と、 を有する、ソース／ドレイン接合領域とゲート領域との
上に異なる厚さのシリサイドを作成する自己整合シリサ
イド工程方法。 - 【請求項２】（ｉ）第１厚さの第１シリサイド層を有す
るシリサイド化されたゲートと、 （ｉｉ）前記シリサイド化されたゲートの側壁端部の上
の窒化シリコンの側壁スペーサと、 （ｉｉｉ）前記第１厚さが第２厚さよりも大きいとし
て、第２厚さの第２シリサイド層を有するシリサイド化
されたソース／ドレイン接合と、 を有するトランジスタを備えた、自己整合シリサイド化
半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/060,774 US5322809A (en) | 1993-05-11 | 1993-05-11 | Self-aligned silicide process |
| US060774 | 1993-05-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0774128A true JPH0774128A (ja) | 1995-03-17 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6096365A Pending JPH0774128A (ja) | 1993-05-11 | 1994-05-10 | 自己整合シリサイド工程 |
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| Country | Link |
|---|---|
| US (1) | US5322809A (ja) |
| JP (1) | JPH0774128A (ja) |
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