JPH06350355A - 電流制御電圧発生回路 - Google Patents
電流制御電圧発生回路Info
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- JPH06350355A JPH06350355A JP5137659A JP13765993A JPH06350355A JP H06350355 A JPH06350355 A JP H06350355A JP 5137659 A JP5137659 A JP 5137659A JP 13765993 A JP13765993 A JP 13765993A JP H06350355 A JPH06350355 A JP H06350355A
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
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Abstract
(57)【要約】
【目的】 低電源電圧下においても安定な動作が保証さ
れる電流制御電圧発生回路を提供すること。 【構成】 電流制御ＭＯＳトランジスタＱ７を内蔵した
差動増幅器３に対し、トランジスタＱ７が五極管領域で
動作するに十分な中間電位をゲートに供給して、差動増
幅器３を定電流制御する電流制御電圧発生回路におい
て、所望の基準電圧を発生する基準電圧発生回路１と、
基準電圧が参照電位として入力される誤差増幅器ＤＡ，
誤差増幅器ＤＡの出力がゲートに入力される電流制御Ｍ
ＯＳトランジスタＱ４，これに直列に接続された標準抵
抗Ｒｃからなる定電流回路２と、トランジスタＱ４とカ
レントミラー回路を構成するＭＯＳトランジスタＱ５，
これに直列に接続されてＱ７とカレントミラー回路を構
成する負荷ＭＯＳトランジスタＱ６からなる電流−電圧
変換回路４とを備えたことを特徴とする。
れる電流制御電圧発生回路を提供すること。 【構成】 電流制御ＭＯＳトランジスタＱ７を内蔵した
差動増幅器３に対し、トランジスタＱ７が五極管領域で
動作するに十分な中間電位をゲートに供給して、差動増
幅器３を定電流制御する電流制御電圧発生回路におい
て、所望の基準電圧を発生する基準電圧発生回路１と、
基準電圧が参照電位として入力される誤差増幅器ＤＡ，
誤差増幅器ＤＡの出力がゲートに入力される電流制御Ｍ
ＯＳトランジスタＱ４，これに直列に接続された標準抵
抗Ｒｃからなる定電流回路２と、トランジスタＱ４とカ
レントミラー回路を構成するＭＯＳトランジスタＱ５，
これに直列に接続されてＱ７とカレントミラー回路を構
成する負荷ＭＯＳトランジスタＱ６からなる電流−電圧
変換回路４とを備えたことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、差動増幅器を定電流制
御するための電流制御手段に係わり、特にこの手段を実
現するために必要な中間電位を発生する電流制御電圧発
生回路に関する。
御するための電流制御手段に係わり、特にこの手段を実
現するために必要な中間電位を発生する電流制御電圧発
生回路に関する。
【０００２】
【従来の技術】近年、ＭＯＳ型トランジスタを集積した
ＭＯＳ型半導体メモリにおいては、デジタル回路のみな
らず数多くのアナログ回路が搭載されている。例えばダ
イナミックＲＡＭ（ＤＲＡＭ）においては、素子の信頼
性を確保する観点から採用される降圧回路システムが、
その代表的な回路の一つと言える。降圧回路システムと
は、チップ内にて電源電圧Ｖccを降圧し、これよりも低
電位Ｖint を発生させ、この電圧を回路の電源電圧とし
て用いる方式である。
ＭＯＳ型半導体メモリにおいては、デジタル回路のみな
らず数多くのアナログ回路が搭載されている。例えばダ
イナミックＲＡＭ（ＤＲＡＭ）においては、素子の信頼
性を確保する観点から採用される降圧回路システムが、
その代表的な回路の一つと言える。降圧回路システムと
は、チップ内にて電源電圧Ｖccを降圧し、これよりも低
電位Ｖint を発生させ、この電圧を回路の電源電圧とし
て用いる方式である。
【０００３】このような回路においては、基準電圧Ｖre
f と生成電圧Ｖint との電圧比較を行う目的で、差動増
幅器型の電圧コンパレータ回路が内蔵されているのが一
般的である。差動増幅器型の電圧コンパレータ回路はそ
の回路の構成上、必然的にＤＣ的な貫通電流を消費す
る。従って、この貫通電流を低減しつつ十分な応答特性
を確保することが、降圧回路の回路設計上で非常に重要
なポイントとなる。
f と生成電圧Ｖint との電圧比較を行う目的で、差動増
幅器型の電圧コンパレータ回路が内蔵されているのが一
般的である。差動増幅器型の電圧コンパレータ回路はそ
の回路の構成上、必然的にＤＣ的な貫通電流を消費す
る。従って、この貫通電流を低減しつつ十分な応答特性
を確保することが、降圧回路の回路設計上で非常に重要
なポイントとなる。
【０００４】図５は、このような降圧回路の消費電流と
応答特性の関係を回路シミュレーションから求めたもの
の一例である。また図５には、差動増幅器を定電流制御
手段の有無で、この関係を比較した結果を示している。
なお、横軸の消費電流は、その値が最大となるＶcc＋１
０％・低温の条件下での値で、一方縦軸の応答特性もそ
の値が最大となるＶcc−１０％・高温の条件下での値で
表している。
応答特性の関係を回路シミュレーションから求めたもの
の一例である。また図５には、差動増幅器を定電流制御
手段の有無で、この関係を比較した結果を示している。
なお、横軸の消費電流は、その値が最大となるＶcc＋１
０％・低温の条件下での値で、一方縦軸の応答特性もそ
の値が最大となるＶcc−１０％・高温の条件下での値で
表している。
【０００５】定電流制御手段の有無によらず、回路応答
特性は消費電流を多くする程高速になる。しかし、各種
パラメータの変動を考慮して、最悪条件下での動作を保
証する場合、差動増幅器を定電流制御した方が有利であ
ることが分かる。例えば、図５の定電流制御型における
□印の塗り潰しのポイントの電流値で応答特性を規格化
した場合、定電流制御しない場合には約３．７倍の時間
を要することになる。また、逆に応答特性を一定とした
場合、定電流制御しない場合には消費電流は約３倍に及
ぶことが分かる。また、この定電流制御は、差動増幅器
のＤＣ的な出力レベルの安定化やゲインの確保にも有効
であり、各種の定電流制御手段が採用されている。
特性は消費電流を多くする程高速になる。しかし、各種
パラメータの変動を考慮して、最悪条件下での動作を保
証する場合、差動増幅器を定電流制御した方が有利であ
ることが分かる。例えば、図５の定電流制御型における
□印の塗り潰しのポイントの電流値で応答特性を規格化
した場合、定電流制御しない場合には約３．７倍の時間
を要することになる。また、逆に応答特性を一定とした
場合、定電流制御しない場合には消費電流は約３倍に及
ぶことが分かる。また、この定電流制御は、差動増幅器
のＤＣ的な出力レベルの安定化やゲインの確保にも有効
であり、各種の定電流制御手段が採用されている。
【０００６】このような定電流制御手段は、ＤＲＡＭを
例にとれば、降圧回路のみならずチップ内に搭載される
各種電圧発生回路（中間電位発生回路や昇圧回路等）
や、差動増幅器を用いた小振幅データ転送系を有するシ
ステム（例えば、JSSC,Vol.26,No.11,Nov 1991,p1498-1
505 ）において積極的に採用されつつある。その最も一
般的な方法としては、チップ内に集積・配置された各差
動増幅器のそれぞれに電流制御ＭＯＳトランジスタを内
蔵した構成とし、そのゲート電極にはＭＯＳトランジス
タが五極管領域（飽和領域）で動作するに十分な中間電
位が入力されている。この中間電位を発生する回路は電
流制御電圧発生回路と呼ばれ、通常複数の差動増幅器で
共有される。
例にとれば、降圧回路のみならずチップ内に搭載される
各種電圧発生回路（中間電位発生回路や昇圧回路等）
や、差動増幅器を用いた小振幅データ転送系を有するシ
ステム（例えば、JSSC,Vol.26,No.11,Nov 1991,p1498-1
505 ）において積極的に採用されつつある。その最も一
般的な方法としては、チップ内に集積・配置された各差
動増幅器のそれぞれに電流制御ＭＯＳトランジスタを内
蔵した構成とし、そのゲート電極にはＭＯＳトランジス
タが五極管領域（飽和領域）で動作するに十分な中間電
位が入力されている。この中間電位を発生する回路は電
流制御電圧発生回路と呼ばれ、通常複数の差動増幅器で
共有される。
【０００７】図６は、このような定電流制御のための電
流制御電圧発生回路並びに回路システムの一例を示した
回路構成図である。電流制御電圧発生回路は、基準電圧
Ｖｒを発生する基準電圧発生回路１と、基準電圧Ｖｒを
参照電位とする誤差増幅器ＤＡ，この誤差増幅器ＤＡの
出力信号でゲート電極が制御される電流制御トランジス
タＱ１，このトランジスタＱ１と電源間に直列に接続さ
れた標準抵抗Ｒｃからなる一般的な連続制御型の定電流
回路２と、電流−電圧変換用の負荷トランジスタＱ２と
で構成されている。この回路の出力電圧Ｖcmを各差動増
幅器３の電流制御トランジスタＱ３のゲートに入力する
ことにより、定電流制御を行うものである。
流制御電圧発生回路並びに回路システムの一例を示した
回路構成図である。電流制御電圧発生回路は、基準電圧
Ｖｒを発生する基準電圧発生回路１と、基準電圧Ｖｒを
参照電位とする誤差増幅器ＤＡ，この誤差増幅器ＤＡの
出力信号でゲート電極が制御される電流制御トランジス
タＱ１，このトランジスタＱ１と電源間に直列に接続さ
れた標準抵抗Ｒｃからなる一般的な連続制御型の定電流
回路２と、電流−電圧変換用の負荷トランジスタＱ２と
で構成されている。この回路の出力電圧Ｖcmを各差動増
幅器３の電流制御トランジスタＱ３のゲートに入力する
ことにより、定電流制御を行うものである。
【０００８】このような構成を持つ回路の動作原理を簡
単に説明する。連続制御型の定電流回路により、負荷ト
ランジスタＱ２に流れる基準電流Ｉ1 は、 Ｉ1 ＝Ｖｒ／Ｒｃ … (1) で表される。各差動増幅器に流れる電流Ｉ2 は、Ｑ２と
Ｑ３でカレントミラーを構成することから、Ｑ２とＱ３
のゲート長を同一に設定することにより、 Ｉ2 ＝（Ｗ2 ／Ｗ1 ）×Ｉ1 … (2) となる。ここで、Ｗ1 とＷ2 はそれぞれＱ２とＱ３のゲ
ート幅を表す。(1)(2)式より明らかなように、Ｉ2 は電
源電圧Ｖcc，温度，トランジスタ特性によらず基準電圧
Ｖｒと標準抵抗Ｒｃの値のみで決まる一定値となる。さ
らに、各差動増幅器に流れる電流Ｉ2 は、トランジスタ
Ｑ２とＱ３の回路寸法を適切に選ぶことにより、任意に
設定できる。このように図５に示した電流制御電圧発生
回路は、電流値が基準電圧値並びに標準抵抗値のみで決
定されるため、極めて安定な回路である。
単に説明する。連続制御型の定電流回路により、負荷ト
ランジスタＱ２に流れる基準電流Ｉ1 は、 Ｉ1 ＝Ｖｒ／Ｒｃ … (1) で表される。各差動増幅器に流れる電流Ｉ2 は、Ｑ２と
Ｑ３でカレントミラーを構成することから、Ｑ２とＱ３
のゲート長を同一に設定することにより、 Ｉ2 ＝（Ｗ2 ／Ｗ1 ）×Ｉ1 … (2) となる。ここで、Ｗ1 とＷ2 はそれぞれＱ２とＱ３のゲ
ート幅を表す。(1)(2)式より明らかなように、Ｉ2 は電
源電圧Ｖcc，温度，トランジスタ特性によらず基準電圧
Ｖｒと標準抵抗Ｒｃの値のみで決まる一定値となる。さ
らに、各差動増幅器に流れる電流Ｉ2 は、トランジスタ
Ｑ２とＱ３の回路寸法を適切に選ぶことにより、任意に
設定できる。このように図５に示した電流制御電圧発生
回路は、電流値が基準電圧値並びに標準抵抗値のみで決
定されるため、極めて安定な回路である。
【０００９】しかしながら、この回路が動作する最低電
源電圧は、標準抵抗Ｒｃと２つのＭＯＳトランジスタＱ
１，Ｑ２の３つの素子が直列に接続される電流バイアス
段で律速される。理論的には、この回路が動作するため
の最低電源電圧Ｖmin は、 Ｖmin ＝Ｖｒ＋Ｖｔ … (3) で表される。但し、ＶｔはトランジスタＱ２のしきい値
電圧を表す。例えば、Ｖｒ＝１．５Ｖ，Ｖｔ＝０．５Ｖ
と仮定すると、Ｖmin ＝２．０Ｖとなる。しかし実際に
は、電流制御トランジスタＱ１のコンダクタンスが有限
であるため、トランジスタＱ１のソース・ドレイン間に
電圧ドロップが生じ、この結果この回路が定電流性を保
持するためには、電源電圧として２．５Ｖ程度以上の電
圧が必要になる。
源電圧は、標準抵抗Ｒｃと２つのＭＯＳトランジスタＱ
１，Ｑ２の３つの素子が直列に接続される電流バイアス
段で律速される。理論的には、この回路が動作するため
の最低電源電圧Ｖmin は、 Ｖmin ＝Ｖｒ＋Ｖｔ … (3) で表される。但し、ＶｔはトランジスタＱ２のしきい値
電圧を表す。例えば、Ｖｒ＝１．５Ｖ，Ｖｔ＝０．５Ｖ
と仮定すると、Ｖmin ＝２．０Ｖとなる。しかし実際に
は、電流制御トランジスタＱ１のコンダクタンスが有限
であるため、トランジスタＱ１のソース・ドレイン間に
電圧ドロップが生じ、この結果この回路が定電流性を保
持するためには、電源電圧として２．５Ｖ程度以上の電
圧が必要になる。
【００１０】これに加えて、主に製造プロセスの揺らぎ
に起因するＶｔの製造ばらつき等を考慮すると、Ｖmin
はさらに高く（約２．８Ｖ程度）なり、６４ＭＤＲＡＭ
の世代から採用されるＶcc＝３．３Ｖ化に対して、電流
制御電圧発生回路のマージンが極めて小さくなるという
問題点が生じる。さらに、ＤＲＡＭの低電源電圧側の動
作マージンがこの電流制御電圧発生回路で律速されるこ
とになる。
に起因するＶｔの製造ばらつき等を考慮すると、Ｖmin
はさらに高く（約２．８Ｖ程度）なり、６４ＭＤＲＡＭ
の世代から採用されるＶcc＝３．３Ｖ化に対して、電流
制御電圧発生回路のマージンが極めて小さくなるという
問題点が生じる。さらに、ＤＲＡＭの低電源電圧側の動
作マージンがこの電流制御電圧発生回路で律速されるこ
とになる。
【００１１】動作限界電圧を低くできない問題は、本回
路が定電流制御と電流−電圧変換という２つの作用を上
記した３つの素子を直列に接続した１段のバイアス段で
実現しようとするために生じる。この現象は、さらに将
来的にＭＯＳのしきい値電圧のスケーリング係数よりも
電源電圧のスケーリング係数が小さくなると、換言すれ
ばＶｔがトランジスタのサブスレッショルド特性の問題
で低減できないにも拘らず、素子の信頼性確保の観点か
ら電源電圧のみが降下された場合、大きな問題となるこ
とは明らかである。
路が定電流制御と電流−電圧変換という２つの作用を上
記した３つの素子を直列に接続した１段のバイアス段で
実現しようとするために生じる。この現象は、さらに将
来的にＭＯＳのしきい値電圧のスケーリング係数よりも
電源電圧のスケーリング係数が小さくなると、換言すれ
ばＶｔがトランジスタのサブスレッショルド特性の問題
で低減できないにも拘らず、素子の信頼性確保の観点か
ら電源電圧のみが降下された場合、大きな問題となるこ
とは明らかである。
【００１２】
【発明が解決しようとする課題】このように従来、標準
抵抗，電流制御トランジスタ，電流電圧変換用負荷トラ
ンジスタの３つの素子が直列に接続される構成を持つ電
流制御電圧発生回路においては、電源が低電圧化される
と、回路が安定に動作するに必要な最低電源電圧に対し
て回路に供給される電源電圧の差が小さくなり、安定な
動作が保証できなくなるという問題があった。
抵抗，電流制御トランジスタ，電流電圧変換用負荷トラ
ンジスタの３つの素子が直列に接続される構成を持つ電
流制御電圧発生回路においては、電源が低電圧化される
と、回路が安定に動作するに必要な最低電源電圧に対し
て回路に供給される電源電圧の差が小さくなり、安定な
動作が保証できなくなるという問題があった。
【００１３】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、電源電圧に対する動作
マージンを大きくすることができ、低電源電圧下におい
ても安定な動作を保証し得る電流制御電圧発生回路を提
供することにある。
ので、その目的とするところは、電源電圧に対する動作
マージンを大きくすることができ、低電源電圧下におい
ても安定な動作を保証し得る電流制御電圧発生回路を提
供することにある。
【００１４】
【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。即ち本発
明は、電流制御ＭＯＳトランジスタを内蔵した差動増幅
器に対し、電流制御ＭＯＳトランジスタとカレントミラ
ー回路を構成する負荷ＭＯＳトランジスタが内蔵された
構成を持ち、電流制御ＭＯＳトランジスタのゲートに該
トランジスタが五極管領域で動作するに十分な中間電位
を供給して、差動増幅器を定電流制御する電流制御電圧
発生回路において、差動増幅器を定電流制御するための
基準電流を発生する定電流回路部と、この定電流回路部
で発生された基準電流を基準電圧に変換する電流−電圧
変換回路部とを具備してなり、これら２つの回路部をカ
レントミラー構成で接続したことを特徴とする。
に本発明は、次のような構成を採用している。即ち本発
明は、電流制御ＭＯＳトランジスタを内蔵した差動増幅
器に対し、電流制御ＭＯＳトランジスタとカレントミラ
ー回路を構成する負荷ＭＯＳトランジスタが内蔵された
構成を持ち、電流制御ＭＯＳトランジスタのゲートに該
トランジスタが五極管領域で動作するに十分な中間電位
を供給して、差動増幅器を定電流制御する電流制御電圧
発生回路において、差動増幅器を定電流制御するための
基準電流を発生する定電流回路部と、この定電流回路部
で発生された基準電流を基準電圧に変換する電流−電圧
変換回路部とを具備してなり、これら２つの回路部をカ
レントミラー構成で接続したことを特徴とする。
【００１５】また、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 定電流回路部を、所望の基準電圧を発生する基準電
圧発生回路と、この基準電圧発生回路で発生された基準
電圧が参照電位として入力される誤差増幅器と、この誤
差増幅器の出力がゲートに入力される電流制御ＭＯＳト
ランジスタと、これのＭＯＳトランジスタ直列に接続さ
れた標準抵抗とから構成すること。 (2) 電流−電圧変換回路部を、定電流回路部の電流制御
ＭＯＳトランジスタとカレントミラー回路を構成するＭ
ＯＳトランジスタと、このＭＯＳトランジスタに直列に
接続された負荷ＭＯＳトランジスタとから構成するこ
と。 (3) 基準電圧発生回路は、ｐＭＯＳのＩタイプのトラン
ジスタのしきい値電圧を利用して基準電圧を発生するも
のであること。 (4) 基準電圧発生回路は、バイポーラトランジスタをそ
の基本構成要素とするバンドギャップリファレンス回路
から構成されること。
は、次のものがあげられる。 (1) 定電流回路部を、所望の基準電圧を発生する基準電
圧発生回路と、この基準電圧発生回路で発生された基準
電圧が参照電位として入力される誤差増幅器と、この誤
差増幅器の出力がゲートに入力される電流制御ＭＯＳト
ランジスタと、これのＭＯＳトランジスタ直列に接続さ
れた標準抵抗とから構成すること。 (2) 電流−電圧変換回路部を、定電流回路部の電流制御
ＭＯＳトランジスタとカレントミラー回路を構成するＭ
ＯＳトランジスタと、このＭＯＳトランジスタに直列に
接続された負荷ＭＯＳトランジスタとから構成するこ
と。 (3) 基準電圧発生回路は、ｐＭＯＳのＩタイプのトラン
ジスタのしきい値電圧を利用して基準電圧を発生するも
のであること。 (4) 基準電圧発生回路は、バイポーラトランジスタをそ
の基本構成要素とするバンドギャップリファレンス回路
から構成されること。
【００１６】
【作用】本発明の電流制御電圧発生回路においては、定
電流回路部と電流−電圧変換部とを分離して設け、これ
らをカレントミラー構成で接続しているため、定電流制
御部と電流−電圧変換部の構成素子は、それぞれ２素子
が直列に接続された構成をとる。このように、直列接続
される素子数を最小限に抑制することにより、回路の動
作可能最低電源電圧を低くできるため、電源電圧に対し
て大きな動作マージンを持つ電流制御電圧発生回路が実
現可能となる。
電流回路部と電流−電圧変換部とを分離して設け、これ
らをカレントミラー構成で接続しているため、定電流制
御部と電流−電圧変換部の構成素子は、それぞれ２素子
が直列に接続された構成をとる。このように、直列接続
される素子数を最小限に抑制することにより、回路の動
作可能最低電源電圧を低くできるため、電源電圧に対し
て大きな動作マージンを持つ電流制御電圧発生回路が実
現可能となる。
【００１７】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の第１の実施例に係わる電流制御
電圧発生回路及びこれを用いたシステムの回路構成を示
す図である。図中１は基準電圧Ｖｒを発生する基準電圧
発生回路、２は差動増幅器３を定電流制御するための基
準電流を発生する定電流回路、４は基準電流を基準電圧
に変換する電流−電圧変換回路である。
する。図１は、本発明の第１の実施例に係わる電流制御
電圧発生回路及びこれを用いたシステムの回路構成を示
す図である。図中１は基準電圧Ｖｒを発生する基準電圧
発生回路、２は差動増幅器３を定電流制御するための基
準電流を発生する定電流回路、４は基準電流を基準電圧
に変換する電流−電圧変換回路である。
【００１８】定電流回路２は、基準電圧Ｖｒが参照電位
として入力される誤差増幅器ＤＡ、この誤差増幅器ＤＡ
の出力がゲートに入力される電流制御トランジスタＱ
４、さらにこれに直列に接続される標準抵抗Ｒｃで構成
される。電流−電圧変換回路４は、電流制御ＭＯＳトラ
ンジスタＱ４とカレントミラーを構成するＭＯＳトラン
ジスタＱ５と、これに直列に接続される電流電圧変換用
負荷ＭＯＳトランジスタＱ６で構成される。そして、こ
の回路の出力電圧Ｖcmを各差動増幅器３の電流制御ＭＯ
ＳトランジスタＱ７のゲートに入力することにより定電
流制御を行うものとなっている。
として入力される誤差増幅器ＤＡ、この誤差増幅器ＤＡ
の出力がゲートに入力される電流制御トランジスタＱ
４、さらにこれに直列に接続される標準抵抗Ｒｃで構成
される。電流−電圧変換回路４は、電流制御ＭＯＳトラ
ンジスタＱ４とカレントミラーを構成するＭＯＳトラン
ジスタＱ５と、これに直列に接続される電流電圧変換用
負荷ＭＯＳトランジスタＱ６で構成される。そして、こ
の回路の出力電圧Ｖcmを各差動増幅器３の電流制御ＭＯ
ＳトランジスタＱ７のゲートに入力することにより定電
流制御を行うものとなっている。
【００１９】このように構成された本実施例の動作原理
を以下に説明する。連続制御型の定電流回路２により、
電流制御トランジスタＱ４に流れる電流Ｉ3 は、 Ｉ3 ＝Ｖｒ／ＲＣ … (4) で表される。一方、電流−電圧変換回路４に流れる電流
Ｉ4 は、トランジスタＱ４とＱ５でカレントミラーを構
成することから、この２つのゲート長を同一に設定する
ことにより、 Ｉ4 ＝（Ｗp2／Ｗp1）×Ｉ3 … (5) となる。ここで、Ｗp1，Ｗp2は各々Ｑ４，Ｑ５のゲート
幅を意味する。さらに、各差動増幅器３に流れる電流Ｉ
5 は、Ｑ６とＱ７でカレントミラーを構成することか
ら、これら２つのトランジスタのゲート長を同一に設定
すれば、 Ｉ5 ＝（Ｗn2／Ｗn1）×Ｉ4 … （６） となる。各差動増幅器に流れる電流Ｉ５ は、トランジ
スタＱ４とＱ５のゲート幅の比とＱ６とＱ７のゲート幅
の比を適切に選ぶことにより、任意に設定可能である。
また、基準電位Ｖｒの電圧をトランジスタＱ６のしきい
値電圧Ｖtnよりも高く設定すれば、トランジスタＱ５の
ソース・ドレイン間電圧はトランジスタＱ４のそれより
も必ず高くなる。このことは、トランジスタＱ４を五極
管領域で動作させるようにＱ４並びに差動増幅器ＤＡの
回路定数を選べば、必然的にトランジスタＱ５も五極管
領域で動作することを意味する。
を以下に説明する。連続制御型の定電流回路２により、
電流制御トランジスタＱ４に流れる電流Ｉ3 は、 Ｉ3 ＝Ｖｒ／ＲＣ … (4) で表される。一方、電流−電圧変換回路４に流れる電流
Ｉ4 は、トランジスタＱ４とＱ５でカレントミラーを構
成することから、この２つのゲート長を同一に設定する
ことにより、 Ｉ4 ＝（Ｗp2／Ｗp1）×Ｉ3 … (5) となる。ここで、Ｗp1，Ｗp2は各々Ｑ４，Ｑ５のゲート
幅を意味する。さらに、各差動増幅器３に流れる電流Ｉ
5 は、Ｑ６とＱ７でカレントミラーを構成することか
ら、これら２つのトランジスタのゲート長を同一に設定
すれば、 Ｉ5 ＝（Ｗn2／Ｗn1）×Ｉ4 … （６） となる。各差動増幅器に流れる電流Ｉ５ は、トランジ
スタＱ４とＱ５のゲート幅の比とＱ６とＱ７のゲート幅
の比を適切に選ぶことにより、任意に設定可能である。
また、基準電位Ｖｒの電圧をトランジスタＱ６のしきい
値電圧Ｖtnよりも高く設定すれば、トランジスタＱ５の
ソース・ドレイン間電圧はトランジスタＱ４のそれより
も必ず高くなる。このことは、トランジスタＱ４を五極
管領域で動作させるようにＱ４並びに差動増幅器ＤＡの
回路定数を選べば、必然的にトランジスタＱ５も五極管
領域で動作することを意味する。
【００２０】換言すれば、本実施例の回路構成において
は、トランジスタＱ４の動作領域のみ注意すれば、電源
電圧変動，温度変動，トランジスタ特性のばらつきによ
らない安定な電流制御電圧発生回路が構築できる。
は、トランジスタＱ４の動作領域のみ注意すれば、電源
電圧変動，温度変動，トランジスタ特性のばらつきによ
らない安定な電流制御電圧発生回路が構築できる。
【００２１】また、本実施例の動作可能最低電源電圧Ｖ
min は、上述したようにＶｒ＞Ｔtnに設定すれば、定電
流回路部で決まり、その値は、 Ｖmin ＝Ｖｒ＋｜Ｖtp｜ … (7) となる。Ｖｒ＝１．５Ｖ，｜Ｖtp｜＝０．５Ｖと仮定す
れば、Ｖmin ＝２．０Ｖ程度となる。但し、Ｖtpはトラ
ンジスタＱ４のしきい値電圧である。
min は、上述したようにＶｒ＞Ｔtnに設定すれば、定電
流回路部で決まり、その値は、 Ｖmin ＝Ｖｒ＋｜Ｖtp｜ … (7) となる。Ｖｒ＝１．５Ｖ，｜Ｖtp｜＝０．５Ｖと仮定す
れば、Ｖmin ＝２．０Ｖ程度となる。但し、Ｖtpはトラ
ンジスタＱ４のしきい値電圧である。
【００２２】ここで本実施例は、電源端と接地間にトラ
ンジスタＱ４と標準抵抗Ｒｃ（又はトランジスタＱ５と
Ｑ６）の２つが直列に接続された構成であり、標準抵抗
ＲｃとトランジスタＱ１，Ｑ２の３つを直列に接続した
従来例（図６）とは異なり、トランジスタＱ１のソース
・ドレイン間の電圧ドロップの影響に相当する最低電源
電圧を押し上げる要因はない。従って、理論的な動作可
能最低電源電圧Ｖmin((7)式）は従来例((3)式）と等し
いものの、実際の使用における動作可能最低電源電圧を
従来よりも低くすることができる。
ンジスタＱ４と標準抵抗Ｒｃ（又はトランジスタＱ５と
Ｑ６）の２つが直列に接続された構成であり、標準抵抗
ＲｃとトランジスタＱ１，Ｑ２の３つを直列に接続した
従来例（図６）とは異なり、トランジスタＱ１のソース
・ドレイン間の電圧ドロップの影響に相当する最低電源
電圧を押し上げる要因はない。従って、理論的な動作可
能最低電源電圧Ｖmin((7)式）は従来例((3)式）と等し
いものの、実際の使用における動作可能最低電源電圧を
従来よりも低くすることができる。
【００２３】このように本実施例における電流制御電圧
発生回路では、従来と異なり定電流回路部と電流−電圧
変換回路部を個別に２段構成とし、かつ各々のステージ
をカレントミラー構成で接続することにより、各ステー
ジを構成する直列に接続された回路素子を２素子にまで
低減することが可能となり、動作可能最小電圧の改善を
はかることができる。これは、電源電圧に対する動作マ
ージンを大きくできることにつながり、低電源電圧下に
おいても安定な動作を保証することとなり、その有用性
は絶大である。
発生回路では、従来と異なり定電流回路部と電流−電圧
変換回路部を個別に２段構成とし、かつ各々のステージ
をカレントミラー構成で接続することにより、各ステー
ジを構成する直列に接続された回路素子を２素子にまで
低減することが可能となり、動作可能最小電圧の改善を
はかることができる。これは、電源電圧に対する動作マ
ージンを大きくできることにつながり、低電源電圧下に
おいても安定な動作を保証することとなり、その有用性
は絶大である。
【００２４】図２は、本実施例の具体的な回路図の一例
を示す。基準電圧Ｖｒは、プロセス変動・温度変動に対
して比較的安定なＩタイプのｐＭＯＳトランジスタＱ８
のしきい値電圧を利用して発生させている。誤差増幅器
ＤＡはカレントミラー型の差動増幅器で構成している。
を示す。基準電圧Ｖｒは、プロセス変動・温度変動に対
して比較的安定なＩタイプのｐＭＯＳトランジスタＱ８
のしきい値電圧を利用して発生させている。誤差増幅器
ＤＡはカレントミラー型の差動増幅器で構成している。
【００２５】図３は、さらに別の回路例を具体的に示し
たものである。図２の回路図と異なる点は、基準電圧Ｖ
ｒにバイポーラトランジスタで構成したバンドギャップ
リファレンス回路（ＢＧＲ回路）５を用いた点である。
ＢＧＲ回路５は、主に基準電位の温度補償を目的とした
回路であり、ＣＭＯＳプロセスのＤＲＡＭにおいても寄
生バイポーラトランジスタを利用して搭載されたものが
発表されている（例えば、JSSC,Vol.24,No.5,OCT.1989,
P1191-1197）。ＢＧＲ回路５の動作原理を簡単に説明す
ると、負の温度依存性を持つベース−エミッタ間電圧
（Ｖbe）と正の温度依存正を持つ熱電圧（ｋＴ／ｑ）を
加算することにより温度依存係数を相殺させ、温度依存
性のない基準電圧を得ようとするものである。
たものである。図２の回路図と異なる点は、基準電圧Ｖ
ｒにバイポーラトランジスタで構成したバンドギャップ
リファレンス回路（ＢＧＲ回路）５を用いた点である。
ＢＧＲ回路５は、主に基準電位の温度補償を目的とした
回路であり、ＣＭＯＳプロセスのＤＲＡＭにおいても寄
生バイポーラトランジスタを利用して搭載されたものが
発表されている（例えば、JSSC,Vol.24,No.5,OCT.1989,
P1191-1197）。ＢＧＲ回路５の動作原理を簡単に説明す
ると、負の温度依存性を持つベース−エミッタ間電圧
（Ｖbe）と正の温度依存正を持つ熱電圧（ｋＴ／ｑ）を
加算することにより温度依存係数を相殺させ、温度依存
性のない基準電圧を得ようとするものである。
【００２６】図３にはこのような特性を有するＢＧＲ回
路のうち最も構成が簡素な回路を示しており、３つのバ
イポーラトランジスタＱ９，Ｑ１０，Ｑ１１を組み合わ
せて構成している。基準電圧発生回路１にＢＧＲ回路５
を用いることにより、温度依存性の無いより安定な電流
制御電圧発生回路が実現でき、特性的にはさらに向上が
はかれる。
路のうち最も構成が簡素な回路を示しており、３つのバ
イポーラトランジスタＱ９，Ｑ１０，Ｑ１１を組み合わ
せて構成している。基準電圧発生回路１にＢＧＲ回路５
を用いることにより、温度依存性の無いより安定な電流
制御電圧発生回路が実現でき、特性的にはさらに向上が
はかれる。
【００２７】図４は、本発明の第２の実施例に係わる電
流制御電圧発生回路及びこれを用いたシステムの回路構
成を示す図である。この実施例は、差動増幅器３の電流
制御トランジスタＱ７′がｐＭＯＳの場合を示したもの
であり、図１と同一部分には同一の符号を付して、その
詳しい説明は省略する。
流制御電圧発生回路及びこれを用いたシステムの回路構
成を示す図である。この実施例は、差動増幅器３の電流
制御トランジスタＱ７′がｐＭＯＳの場合を示したもの
であり、図１と同一部分には同一の符号を付して、その
詳しい説明は省略する。
【００２８】この実施例が図１と異なるのは、電流制御
電圧発生回路内の定電流回路部と電流−電圧変換回路部
の構成が相補の関係にあることである。この場合も回路
動作原理は図１のそれと同様であるが、Ｖmin はトラン
ジスタＱ４′のしきい値電圧をＶtnとすると、 Ｖmin ＝Ｖｒ＋Ｖtn … (8) で表され、図１の回路と同様、動作可能な最低電源電圧
は従来の回路構成に比べて改善がはかられる。
電圧発生回路内の定電流回路部と電流−電圧変換回路部
の構成が相補の関係にあることである。この場合も回路
動作原理は図１のそれと同様であるが、Ｖmin はトラン
ジスタＱ４′のしきい値電圧をＶtnとすると、 Ｖmin ＝Ｖｒ＋Ｖtn … (8) で表され、図１の回路と同様、動作可能な最低電源電圧
は従来の回路構成に比べて改善がはかられる。
【００２９】なお、本発明は上述した各実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。実施例では半導体メモ
リ、特にＤＲＡＭを中心に説明したが、本発明は定電流
手段を有する他のメモリ（ＳＲＡＭ，ＰＲＯＭ等）のみ
ならず、ロジック等の論理ＬＳＩにも適用できる。
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。実施例では半導体メモ
リ、特にＤＲＡＭを中心に説明したが、本発明は定電流
手段を有する他のメモリ（ＳＲＡＭ，ＰＲＯＭ等）のみ
ならず、ロジック等の論理ＬＳＩにも適用できる。
【００３０】
【発明の効果】以上詳述したように本発明によれば、差
動増幅器を定電流制御するための構成として、定電流回
路部と電流−電圧変換回路部を分離構成し、かつこれら
２つをカレントミラー接続することにより、直列接続と
なる回路素子を極力低減することが可能となり、電源電
圧に対して動作マージンの大きな電流制御電圧発生回路
を実現することができる。
動増幅器を定電流制御するための構成として、定電流回
路部と電流−電圧変換回路部を分離構成し、かつこれら
２つをカレントミラー接続することにより、直列接続と
なる回路素子を極力低減することが可能となり、電源電
圧に対して動作マージンの大きな電流制御電圧発生回路
を実現することができる。
【図１】第１の実施例に係わる電流制御電圧発生回路及
びこれを用いたシステムの回路構成を示す図。
びこれを用いたシステムの回路構成を示す図。
【図２】第１の実施例に用いた電流制御電圧発生回路の
具体的構成例を示す図。
具体的構成例を示す図。
【図３】第１の実施例に用いた電流制御電圧発生回路の
他の具体的構成例を示す図。
他の具体的構成例を示す図。
【図４】第２の実施例に係わる電流制御電圧発生回路及
びこれを用いたシステムの回路構成を示す図。
びこれを用いたシステムの回路構成を示す図。
【図５】差動増幅器における消費電流と応答スピードと
の関係を示す特性図。
の関係を示す特性図。
【図６】従来の電流制御電圧発生回路の回路構成を示す
図。
図。
１…基準電圧発生回路 ２…定電流回路 ３…定電流制御手段を有する各差動増幅器 ４…電流−電圧変換回路 ５…バンドギャップリファレンス（ＢＧＲ）回路 Ｖｒ…基準電圧 Ｒｃ…標準抵抗 ＤＡ…誤差増幅器 Ｖcm…定電流制御用基準電圧 Ｖref …降圧回路用基準電圧 Ｖcc…外部電源電圧 Ｖint …降圧電源電位 Ｑ１〜Ｑ８…ＭＯＳトランジスタ Ｑ９〜Ｑ１１…バイポーラトランジスタ
Claims (3)
- 【請求項１】電流制御ＭＯＳトランジスタを内蔵した差
動増幅器に対し、電流制御ＭＯＳトランジスタとカレン
トミラー回路を構成する負荷ＭＯＳトランジスタが内蔵
された構成を持ち、電流制御ＭＯＳトランジスタのゲー
トに該トランジスタが五極管領域で動作するに十分な中
間電位を供給して、差動増幅器を定電流制御する電流制
御電圧発生回路において、 前記差動増幅器を定電流制御するための基準電流を発生
する定電流回路部と、この定電流回路部で発生された基
準電流を基準電圧に変換する電流−電圧変換回路部とを
具備してなり、これら２つの回路部をカレントミラー構
成で接続したことを特徴とする電流制御電圧発生回路。 - 【請求項２】前記定電流回路部は、所望の基準電圧を発
生する基準電圧発生回路と、この基準電圧発生回路で発
生された基準電圧が参照電位として入力される誤差増幅
器と、この誤差増幅器の出力がゲートに入力される電流
制御ＭＯＳトランジスタと、このＭＯＳトランジスタに
直列に接続された標準抵抗とからなり、 前記電流−電圧変換回路部は、前記定電流回路部の電流
制御ＭＯＳトランジスタとカレントミラー回路を構成す
るＭＯＳトランジスタと、このＭＯＳトランジスタに直
列に接続された前記負荷ＭＯＳトランジスタとからなる
ことを特徴とする請求項１記載の電流制御電圧発生回
路。 - 【請求項３】電流制御ＭＯＳトランジスタを内蔵した差
動増幅器に対し、電流制御ＭＯＳトランジスタのゲート
に該トランジスタが五極管領域で動作するに十分な中間
電位を供給して、差動増幅器を定電流制御する電流制御
電圧発生回路において、 バイポーラトランジスタをその基本構成要素とするバン
ドギャップリファレンス回路からなり、所望の基準電圧
を発生する基準電圧発生回路と、 前記基準電圧が参照電位として入力される誤差増幅器，
この誤差増幅器の出力がゲートに入力される電流制御Ｍ
ＯＳトランジスタ，及びこのＭＯＳトランジスタに直列
に接続された標準抵抗からなり、前記差動増幅器を定電
流制御するための基準電流を発生する定電流回路部と、 この定電流回路の電流制御ＭＯＳトランジスタとカレン
トミラー回路を構成するＭＯＳトランジスタ，及びこの
ＭＯＳトランジスタに直列に接続されて前記差動増幅器
の電流制御ＭＯＳトランジスタとカレントミラー回路を
構成する負荷ＭＯＳトランジスタからなり、前記基準電
流を基準電圧に変換する電流−電圧変換回路部とを具備
してなることを特徴とする電流制御電圧発生回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13765993A JP3321246B2 (ja) | 1993-06-08 | 1993-06-08 | 電流制御電圧発生回路 |
| KR1019940012810A KR0164248B1 (ko) | 1993-06-08 | 1994-06-08 | 전류제어 전압발생회로 |
| DE4420041A DE4420041C2 (de) | 1993-06-08 | 1994-06-08 | Konstantspannungs-Erzeugungsvorrichtung |
| US08/714,291 US5933051A (en) | 1993-06-08 | 1996-09-18 | Constant-voltage generating device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13765993A JP3321246B2 (ja) | 1993-06-08 | 1993-06-08 | 電流制御電圧発生回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH06350355A true JPH06350355A (ja) | 1994-12-22 |
| JP3321246B2 JP3321246B2 (ja) | 2002-09-03 |
Family
ID=15203818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13765993A Expired - Fee Related JP3321246B2 (ja) | 1993-06-08 | 1993-06-08 | 電流制御電圧発生回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5933051A (ja) |
| JP (1) | JP3321246B2 (ja) |
| KR (1) | KR0164248B1 (ja) |
| DE (1) | DE4420041C2 (ja) |
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