JPH09120675A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH09120675A JPH09120675A JP8138112A JP13811296A JPH09120675A JP H09120675 A JPH09120675 A JP H09120675A JP 8138112 A JP8138112 A JP 8138112A JP 13811296 A JP13811296 A JP 13811296A JP H09120675 A JPH09120675 A JP H09120675A
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Abstract
(57)【要約】
【課題】 センスアンプに供給される電源電圧が高い場
合にも過剰なオーバドライブを防止する。 【解決手段】 制御回路（ＴＧ）は、センスアンプの活
性化タイミングにおいて、最初活性化された第１の制御
信号（φＳＡ１Ｂ）にて電源電圧（ＶＤＤ）を動作電源
として供給し、次いで活性化された第２の制御信号（φ
ＳＡ２Ｂ）にて前記電源電圧よりもレベルの低い降圧電
圧（ＶＤＬ）をその動作電源として供給する、オーバド
ライブ技術を採用するとき、第１の制御信号の活性化か
ら第２の制御信号の活性化までのオーバドライブ時間を
規定する遅延手段（１２）として電源電圧（ＶＤＤ）を
動作電源とするインバータを採用し、遅延回路の遅延時
間に、電源電圧に対する負の依存性を持たせる。
合にも過剰なオーバドライブを防止する。 【解決手段】 制御回路（ＴＧ）は、センスアンプの活
性化タイミングにおいて、最初活性化された第１の制御
信号（φＳＡ１Ｂ）にて電源電圧（ＶＤＤ）を動作電源
として供給し、次いで活性化された第２の制御信号（φ
ＳＡ２Ｂ）にて前記電源電圧よりもレベルの低い降圧電
圧（ＶＤＬ）をその動作電源として供給する、オーバド
ライブ技術を採用するとき、第１の制御信号の活性化か
ら第２の制御信号の活性化までのオーバドライブ時間を
規定する遅延手段（１２）として電源電圧（ＶＤＤ）を
動作電源とするインバータを採用し、遅延回路の遅延時
間に、電源電圧に対する負の依存性を持たせる。
Description
【０００１】
【発明の属する技術分野】本発明は、オーバドライブ形
式で駆動される差動増幅回路を備えた半導体集積回路に
関し、例えば高集積化のために動作電圧が低電圧化され
たＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）に適用して有効な技術に関する。
式で駆動される差動増幅回路を備えた半導体集積回路に
関し、例えば高集積化のために動作電圧が低電圧化され
たＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）に適用して有効な技術に関する。
【０００２】
【従来の技術】ＤＲＡＭの記憶容量を増大させるために
メモリセルトランジスタ等のＭＯＳトランジスタ（以下
ＭＯＳＦＥＴとも称する）は小型化され、それによって
ＭＯＳトランジスタのゲート長の縮小化に伴ってゲート
酸化膜が薄膜化されるので、動作電圧の低電圧化が進め
られている。特にＤＲＡＭは、ハイレベルの読み出し動
作効率を落とさない（若しくはハイレベルの読み出し動
作マージンを比較的大きくする）ようにしてハイレベル
の書込み（メモリセルの蓄積容量に対する充電動作）を
行おうとする場合には、ワード線の選択レベルを上げる
か、メモリセルのデータ入出力端子が結合されたデータ
線の電圧（センスアンプの増幅動作によるデータ線の到
達レベル）を下げることが効果的である。但し、上述の
ようにトランジスタの高集積化に伴ってＭＯＳトランジ
スタのゲート酸化膜が薄膜化されている場合にはワード
線の電圧レベルをむやみに上げるとゲート酸化膜が破壊
し易くなってＤＲＡＭの信頼性の点において好ましくな
い。このような事情により、データ線の電圧を下げるこ
とが余儀なくされる。このようにデータ線の電圧を低電
圧化すると、センスアンプの高速動作の妨げになる。即
ち、センスアンプの動作電源の電圧が低くされると、セ
ンスアンプに流れる電流が少なくなり、メモリセルの電
荷情報がデータ線に読出されたとき、相補関係にあるデ
ータ線に形成される微少電位差を増幅する速度が低下さ
れる。
メモリセルトランジスタ等のＭＯＳトランジスタ（以下
ＭＯＳＦＥＴとも称する）は小型化され、それによって
ＭＯＳトランジスタのゲート長の縮小化に伴ってゲート
酸化膜が薄膜化されるので、動作電圧の低電圧化が進め
られている。特にＤＲＡＭは、ハイレベルの読み出し動
作効率を落とさない（若しくはハイレベルの読み出し動
作マージンを比較的大きくする）ようにしてハイレベル
の書込み（メモリセルの蓄積容量に対する充電動作）を
行おうとする場合には、ワード線の選択レベルを上げる
か、メモリセルのデータ入出力端子が結合されたデータ
線の電圧（センスアンプの増幅動作によるデータ線の到
達レベル）を下げることが効果的である。但し、上述の
ようにトランジスタの高集積化に伴ってＭＯＳトランジ
スタのゲート酸化膜が薄膜化されている場合にはワード
線の電圧レベルをむやみに上げるとゲート酸化膜が破壊
し易くなってＤＲＡＭの信頼性の点において好ましくな
い。このような事情により、データ線の電圧を下げるこ
とが余儀なくされる。このようにデータ線の電圧を低電
圧化すると、センスアンプの高速動作の妨げになる。即
ち、センスアンプの動作電源の電圧が低くされると、セ
ンスアンプに流れる電流が少なくなり、メモリセルの電
荷情報がデータ線に読出されたとき、相補関係にあるデ
ータ線に形成される微少電位差を増幅する速度が低下さ
れる。
【０００３】そこで、センスアンプを低電圧下で高速動
作させる技術として、センスアンプのオーバドライブ技
術がある。例えばセンスアンプがＣＭＯＳスタティック
ラッチ形態で構成されるとき、Ｐチャンネル型ＭＯＳト
ランジスタのソースには、センスアンプ活性化タイミン
グの最初に外部電源電圧ＶＤＤを与え、次いで外部電源
電圧ＶＤＤを降圧した電圧ＶＤＬを与えて、センスアン
プを動作させる。センスアンプのオーバドライブ技術の
一つとしては、ＩＳＳＣＣ９５ A 29ns 64MbDRAM with
Hierachical Arry Architecture / FA14.2で報告されて
いる。また、特開平５−６２４６７号公報には、外部電
源電圧がセンスアンプに供給される期間（オーバードラ
イブ時間）を制御するためにダミーデータ線を利用する
技術が示されている。
作させる技術として、センスアンプのオーバドライブ技
術がある。例えばセンスアンプがＣＭＯＳスタティック
ラッチ形態で構成されるとき、Ｐチャンネル型ＭＯＳト
ランジスタのソースには、センスアンプ活性化タイミン
グの最初に外部電源電圧ＶＤＤを与え、次いで外部電源
電圧ＶＤＤを降圧した電圧ＶＤＬを与えて、センスアン
プを動作させる。センスアンプのオーバドライブ技術の
一つとしては、ＩＳＳＣＣ９５ A 29ns 64MbDRAM with
Hierachical Arry Architecture / FA14.2で報告されて
いる。また、特開平５−６２４６７号公報には、外部電
源電圧がセンスアンプに供給される期間（オーバードラ
イブ時間）を制御するためにダミーデータ線を利用する
技術が示されている。
【０００４】
【発明が解決しようとする課題】本発明者は上記センス
アンプのオーバドライブ技術について検討した結果、以
下の問題点を見出した。即ち、センスアンプを構成する
Ｐチャンネル型ＭＯＳトランジスタのソースはスイッチ
素子を介して外部電源電圧ＶＤＤが供給され、また別の
スイッチ素子を介して、降圧回路の出力端子に結合され
る。外部電源電圧ＶＤＤ及び降圧電圧ＶＤＬの供給ライ
ンは多数のセンスアンプによって共有される。センスア
ンプに外部電源電圧ＶＤＤが供給されると、それは降圧
電圧ＶＤＬよりも高い動作電圧であるのでセンスアンプ
を高速動作させる。即ちセンスアンプの増幅動作におけ
る初期的な過渡応答動作が高速化される。次いでセンス
アンプの動作電源は降圧電圧ＶＤＬに切り換えられる。
この場合、多数のセンスアンプに共有される前記動作電
源の供給ラインやデータ線には不所望な容量成分が存在
するので、外部電源電圧ＶＤＤが許容範囲の上限のレベ
ルであったり、また、動作マージンをテストするために
通常よりも高いレベルの外部電源電圧が供給されている
ような状態では、センスアンプの動作電源が降圧電圧Ｖ
ＤＬに切り換えられたときに、センスアンプから降圧回
路の出力端子に向けて電流が逆流することが予想され
る。
アンプのオーバドライブ技術について検討した結果、以
下の問題点を見出した。即ち、センスアンプを構成する
Ｐチャンネル型ＭＯＳトランジスタのソースはスイッチ
素子を介して外部電源電圧ＶＤＤが供給され、また別の
スイッチ素子を介して、降圧回路の出力端子に結合され
る。外部電源電圧ＶＤＤ及び降圧電圧ＶＤＬの供給ライ
ンは多数のセンスアンプによって共有される。センスア
ンプに外部電源電圧ＶＤＤが供給されると、それは降圧
電圧ＶＤＬよりも高い動作電圧であるのでセンスアンプ
を高速動作させる。即ちセンスアンプの増幅動作におけ
る初期的な過渡応答動作が高速化される。次いでセンス
アンプの動作電源は降圧電圧ＶＤＬに切り換えられる。
この場合、多数のセンスアンプに共有される前記動作電
源の供給ラインやデータ線には不所望な容量成分が存在
するので、外部電源電圧ＶＤＤが許容範囲の上限のレベ
ルであったり、また、動作マージンをテストするために
通常よりも高いレベルの外部電源電圧が供給されている
ような状態では、センスアンプの動作電源が降圧電圧Ｖ
ＤＬに切り換えられたときに、センスアンプから降圧回
路の出力端子に向けて電流が逆流することが予想され
る。
【０００５】このとき、降圧回路として外部電源電圧に
結合された電流源に高抵抗を直列接続した回路を採用し
て、降圧回路における貫通電流を最小限に抑えようとす
ると、前記センスアンプ側から降圧回路の出力端子に向
かって逆流した電流は前記高抵抗に阻まれて接地電位へ
速やかにリークされず、結果として降圧電圧ＶＤＬが上
昇する虞のあることが本発明者によって見出された。
結合された電流源に高抵抗を直列接続した回路を採用し
て、降圧回路における貫通電流を最小限に抑えようとす
ると、前記センスアンプ側から降圧回路の出力端子に向
かって逆流した電流は前記高抵抗に阻まれて接地電位へ
速やかにリークされず、結果として降圧電圧ＶＤＬが上
昇する虞のあることが本発明者によって見出された。
【０００６】前記降圧電圧ＶＤＬの不所望なレベル上昇
は以下の点で不都合である。すなわち、降圧電圧ＶＤＬ
の上昇は、センスアンプの増幅動作によるデータ線の到
達電圧を上昇させ、これによって、ワード線の選択レベ
ルとデータ線のハイレベルとの電位差が小さくなって、
メモリセルへのハイレベル書込みにおいて蓄積容量には
データ線の当該ハイレベルの電圧を印加することができ
なくなる。また、前記降圧電圧ＶＤＬの不所望なレベル
上昇によってセンスアンプによるデータ線の到達電圧が
上昇されれば、それに応じて、チップ非選択期間にイコ
ライズされるデータ線の初期的なレベル（プリチャージ
レベル）も上昇し、そのような状態で書き込まれたデー
タが読み出された場合、プリチャージレベルに対するハ
イレベルの読み出し電圧マージンも小さくされる。さら
に、ワード線選択レベルを形成する昇圧回路が前記降圧
電圧ＶＤＬを利用する場合には、降圧電圧ＶＤＬの不所
望なレベル上昇はワード線選択レベルを上昇させて、メ
モリセル選択トランジスタのゲート酸化膜を破損させる
虞を生ずる。
は以下の点で不都合である。すなわち、降圧電圧ＶＤＬ
の上昇は、センスアンプの増幅動作によるデータ線の到
達電圧を上昇させ、これによって、ワード線の選択レベ
ルとデータ線のハイレベルとの電位差が小さくなって、
メモリセルへのハイレベル書込みにおいて蓄積容量には
データ線の当該ハイレベルの電圧を印加することができ
なくなる。また、前記降圧電圧ＶＤＬの不所望なレベル
上昇によってセンスアンプによるデータ線の到達電圧が
上昇されれば、それに応じて、チップ非選択期間にイコ
ライズされるデータ線の初期的なレベル（プリチャージ
レベル）も上昇し、そのような状態で書き込まれたデー
タが読み出された場合、プリチャージレベルに対するハ
イレベルの読み出し電圧マージンも小さくされる。さら
に、ワード線選択レベルを形成する昇圧回路が前記降圧
電圧ＶＤＬを利用する場合には、降圧電圧ＶＤＬの不所
望なレベル上昇はワード線選択レベルを上昇させて、メ
モリセル選択トランジスタのゲート酸化膜を破損させる
虞を生ずる。
【０００７】以上の問題点は外部電源電圧が許容範囲の
上限のレベルである場合の問題点であるが、外部電源電
圧が許容範囲の下限のレベルである場合には、センスア
ンプの増幅動作における前記初期的な過渡応答動作の高
速化が充分に得られないという問題がある。
上限のレベルである場合の問題点であるが、外部電源電
圧が許容範囲の下限のレベルである場合には、センスア
ンプの増幅動作における前記初期的な過渡応答動作の高
速化が充分に得られないという問題がある。
【０００８】上述のように、オーバードライブ技術を採
用する際の上記問題が本発明者によって明かとなった。
前述の特開平５−６２４６７号公報には、ダミーデータ
線の充放電状況を検出してそれに合わせてオーバードラ
イブ時間を制御することが示されているが、この場合ダ
ミーデータ線を形成するための領域が必要である。ま
た、ダミーデータ線の電位レベルを検出するためには、
そのための検出回路を新たに設けなければならないとい
う問題がある。尚、メモリアレイの最も外側に配置され
たデータ線は製造工程で不良となる可能性が高いため、
通常のデータ線としては一般に使われていない。したが
って、この使われていないデータ線をダミーデータ線と
して利用することも考えられるが、不良となる可能性が
高いデータ線を上述のダミーデータ線として利用したの
では、確実な動作が期待できない。この様に、ダミーデ
ータ線を利用してオーバードライブ時間を調整する技術
は、チップの集積度及び動作の確実性の点で問題のある
ことが本発明者によって明らかにされた。
用する際の上記問題が本発明者によって明かとなった。
前述の特開平５−６２４６７号公報には、ダミーデータ
線の充放電状況を検出してそれに合わせてオーバードラ
イブ時間を制御することが示されているが、この場合ダ
ミーデータ線を形成するための領域が必要である。ま
た、ダミーデータ線の電位レベルを検出するためには、
そのための検出回路を新たに設けなければならないとい
う問題がある。尚、メモリアレイの最も外側に配置され
たデータ線は製造工程で不良となる可能性が高いため、
通常のデータ線としては一般に使われていない。したが
って、この使われていないデータ線をダミーデータ線と
して利用することも考えられるが、不良となる可能性が
高いデータ線を上述のダミーデータ線として利用したの
では、確実な動作が期待できない。この様に、ダミーデ
ータ線を利用してオーバードライブ時間を調整する技術
は、チップの集積度及び動作の確実性の点で問題のある
ことが本発明者によって明らかにされた。
【０００９】更に本発明者の検討によれば、ＣＭＯＳス
タティックラッチ形態のセンスアンプにおいてそのＰチ
ャンネル型ＭＯＳトランジスタのドライブラインに駆動
電圧を供給するパワースイッチＭＯＳトランジスタは、
従来Ｐチャンネル型で構成されているため、センスアン
プの動作電圧が低電圧化されている状況では、動作電圧
の供給に際して当該パワースイッチＭＯＳトランジスタ
のゲートソース間電圧（ＶＧＳ）が小さくされる。これ
により、パワースイッチＭＯＳトランジスタによる電流
供給能力が低下し、センスアンプの高速動作が妨げられ
ることが明らかにされた。特にセンスアンプが前記オー
バドライブされるときは、降圧電圧の供給に際して前記
センスアンプの高速動作の妨げが顕著になる。斯る問題
点はセンスアンプに対するオーバドライブの場合だけで
なく、動作電圧が低電圧化された差動増幅回路に対して
一般的に顕在化されると考えられる。
タティックラッチ形態のセンスアンプにおいてそのＰチ
ャンネル型ＭＯＳトランジスタのドライブラインに駆動
電圧を供給するパワースイッチＭＯＳトランジスタは、
従来Ｐチャンネル型で構成されているため、センスアン
プの動作電圧が低電圧化されている状況では、動作電圧
の供給に際して当該パワースイッチＭＯＳトランジスタ
のゲートソース間電圧（ＶＧＳ）が小さくされる。これ
により、パワースイッチＭＯＳトランジスタによる電流
供給能力が低下し、センスアンプの高速動作が妨げられ
ることが明らかにされた。特にセンスアンプが前記オー
バドライブされるときは、降圧電圧の供給に際して前記
センスアンプの高速動作の妨げが顕著になる。斯る問題
点はセンスアンプに対するオーバドライブの場合だけで
なく、動作電圧が低電圧化された差動増幅回路に対して
一般的に顕在化されると考えられる。
【００１０】本発明の目的は、オーバドライブ形式で駆
動されるセンスアンプのような差動増幅回路に対する高
電位側駆動電圧が高くされても差動増幅回路に対する過
剰なオーバドライブを効果的に防止することができる高
集積化された半導体集積回路を提供することにある。
動されるセンスアンプのような差動増幅回路に対する高
電位側駆動電圧が高くされても差動増幅回路に対する過
剰なオーバドライブを効果的に防止することができる高
集積化された半導体集積回路を提供することにある。
【００１１】更に本発明の別の目的は、オーバドライブ
形式で駆動されるセンスアンプのような差動増幅回路に
降圧電圧を一つの動作電源として供給する降圧回路の前
記降圧電圧が不所望にレベル上昇する虞を未然に防止で
きるようにした半導体集積回路を提供することにある。
形式で駆動されるセンスアンプのような差動増幅回路に
降圧電圧を一つの動作電源として供給する降圧回路の前
記降圧電圧が不所望にレベル上昇する虞を未然に防止で
きるようにした半導体集積回路を提供することにある。
【００１２】本発明の他の目的は、差動増幅回路に低電
圧化された動作電源を供給するためのＭＯＳトランジス
タによる動作電流供給能力の低下を防止できるようにす
る技術を提供することにある。本発明の別の目的は、動
作電圧が低電圧化されても、センスアンプのような差動
増幅回路を高速動作させることができる半導体集積回路
を提供することにある。
圧化された動作電源を供給するためのＭＯＳトランジス
タによる動作電流供給能力の低下を防止できるようにす
る技術を提供することにある。本発明の別の目的は、動
作電圧が低電圧化されても、センスアンプのような差動
増幅回路を高速動作させることができる半導体集積回路
を提供することにある。
【００１３】本発明のその他の目的は、オーバードライ
ブ技術において、データ線の電位を高速かつ確実に所望
のレベルまで増幅できる半導体集積回路を提供すること
にある。
ブ技術において、データ線の電位を高速かつ確実に所望
のレベルまで増幅できる半導体集積回路を提供すること
にある。
【００１４】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１６】〔１〕 素子の微細化若しくは高集積化に
伴う動作電圧の低電圧化に際して、低電圧駆動される回
路部分に含まれる差動増幅回路（３）の高速動作を保証
するため、前記差動増幅回路の活性化タイミングにおい
て、最初前記差動増幅回路の動作電源として第１の駆動
電圧（ＶＤＤ）を供給する第１の駆動制御信号（φＳＡ
１Ｂ）を形成すると共に、第１の駆動制御信号が活性化
された後に当該第１の駆動制御信号が非活性化されるの
に呼応して活性化され前記第１の駆動電圧よりもレベル
の低い第２の駆動電圧（ＶＤＬ）を差動増幅回路の動作
電源として供給制御する第２の駆動制御信号（φＳＡ２
Ｂ）を形成するところの、オーバドライブ技術を制御回
路（ＴＧ）に採用するとき、第１の駆動制御信号が活性
化されている期間（即ちオーバドライブ時間）を規定す
る遅延手段（１２）として、上記第１の駆動電圧を動作
電源として受けるインバータ回路を用い、上記第１の駆
動制御信号が活性化されている期間が前記第１の駆動電
圧に対して負の依存性を有する。
伴う動作電圧の低電圧化に際して、低電圧駆動される回
路部分に含まれる差動増幅回路（３）の高速動作を保証
するため、前記差動増幅回路の活性化タイミングにおい
て、最初前記差動増幅回路の動作電源として第１の駆動
電圧（ＶＤＤ）を供給する第１の駆動制御信号（φＳＡ
１Ｂ）を形成すると共に、第１の駆動制御信号が活性化
された後に当該第１の駆動制御信号が非活性化されるの
に呼応して活性化され前記第１の駆動電圧よりもレベル
の低い第２の駆動電圧（ＶＤＬ）を差動増幅回路の動作
電源として供給制御する第２の駆動制御信号（φＳＡ２
Ｂ）を形成するところの、オーバドライブ技術を制御回
路（ＴＧ）に採用するとき、第１の駆動制御信号が活性
化されている期間（即ちオーバドライブ時間）を規定す
る遅延手段（１２）として、上記第１の駆動電圧を動作
電源として受けるインバータ回路を用い、上記第１の駆
動制御信号が活性化されている期間が前記第１の駆動電
圧に対して負の依存性を有する。
【００１７】前記オーバドライブ技術はダイナミックメ
モリセルを備えたＤＲＡＭ等に多数含まれるセンスアン
プのような差動増幅回路に対する駆動技術として採用す
ることができる。すなわち、メモリアレイの高集積化に
伴う動作電圧の低電圧化に際して、センスアンプのよう
な差動増幅回路（３）の高速動作を保証するためであ
る。このとき、メモリアレイの動作電源は外部電源電圧
（ＶＤＤ）を降圧回路（１）で降圧した降圧電圧（ＶＤ
Ｌ）とされ、センスアンプのような差動増幅回路を駆動
する場合、外部電源電圧が前記第１の駆動電圧とされ、
降圧電圧が前記第２の駆動電圧とされる。
モリセルを備えたＤＲＡＭ等に多数含まれるセンスアン
プのような差動増幅回路に対する駆動技術として採用す
ることができる。すなわち、メモリアレイの高集積化に
伴う動作電圧の低電圧化に際して、センスアンプのよう
な差動増幅回路（３）の高速動作を保証するためであ
る。このとき、メモリアレイの動作電源は外部電源電圧
（ＶＤＤ）を降圧回路（１）で降圧した降圧電圧（ＶＤ
Ｌ）とされ、センスアンプのような差動増幅回路を駆動
する場合、外部電源電圧が前記第１の駆動電圧とされ、
降圧電圧が前記第２の駆動電圧とされる。
【００１８】センスアンプのような差動増幅回路の駆動
方式としてオーバドライブ技術が採用されているとき、
外部電源電圧が許容範囲の上限レベルであったり、ま
た、動作マージンをテストするために通常よりも高いレ
ベルの電源電圧が供給されているような状態では、差動
増幅回路の動作電源が外部電源電圧（ＶＤＤ）から降圧
電圧（ＶＤＬ）に切り換えられたとき、差動増幅回路か
ら降圧回路の出力端子に向けて電流が逆流することが予
想される。例えば降圧回路として、電源電圧に結合され
た電流源に高抵抗を直列接続した回路を採用して、降圧
回路における貫通電流を最小限に抑えようとする場合、
前記センスアンプ側から降圧回路の出力端子に向かって
逆流した電流は前記高抵抗に阻まれて接地電位へ速やか
にリークされることはない。このとき、上記した手段に
よれば、オーバドライブ時間を規定する前記ＣＭＯＳイ
ンバータのようなＭＯＳ回路は、その動作電源電圧が高
い程、過渡応答時間が短くされるので、外部電源電圧
（ＶＤＤ）が低いときはオーバドライブ時間が相対的に
長くされ、外部電源電圧（ＶＤＤ）が高いときはオーバ
ドライブ時間が相対的に短くされる。このように遅延回
路の遅延時間が外部電源電圧（ＶＤＤ）に対して負の依
存性を持つことにより、差動増幅回路が過剰にオーバド
ライブされることを防止することができる。
方式としてオーバドライブ技術が採用されているとき、
外部電源電圧が許容範囲の上限レベルであったり、ま
た、動作マージンをテストするために通常よりも高いレ
ベルの電源電圧が供給されているような状態では、差動
増幅回路の動作電源が外部電源電圧（ＶＤＤ）から降圧
電圧（ＶＤＬ）に切り換えられたとき、差動増幅回路か
ら降圧回路の出力端子に向けて電流が逆流することが予
想される。例えば降圧回路として、電源電圧に結合され
た電流源に高抵抗を直列接続した回路を採用して、降圧
回路における貫通電流を最小限に抑えようとする場合、
前記センスアンプ側から降圧回路の出力端子に向かって
逆流した電流は前記高抵抗に阻まれて接地電位へ速やか
にリークされることはない。このとき、上記した手段に
よれば、オーバドライブ時間を規定する前記ＣＭＯＳイ
ンバータのようなＭＯＳ回路は、その動作電源電圧が高
い程、過渡応答時間が短くされるので、外部電源電圧
（ＶＤＤ）が低いときはオーバドライブ時間が相対的に
長くされ、外部電源電圧（ＶＤＤ）が高いときはオーバ
ドライブ時間が相対的に短くされる。このように遅延回
路の遅延時間が外部電源電圧（ＶＤＤ）に対して負の依
存性を持つことにより、差動増幅回路が過剰にオーバド
ライブされることを防止することができる。
【００１９】差動増幅回路に対する過剰なオーバドライ
ブが防止されることにより、多数のセンスアンプのよう
な差動増幅回路から降圧回路に向けて電流が逆流する事
態の発生を防止でき、これによって、降圧電圧が不所望
にレベル上昇される事態が防止される。
ブが防止されることにより、多数のセンスアンプのよう
な差動増幅回路から降圧回路に向けて電流が逆流する事
態の発生を防止でき、これによって、降圧電圧が不所望
にレベル上昇される事態が防止される。
【００２０】〔２〕 差動増幅回路（３）の高電位側の
ドライブライン（ＳＤＰ）へ動作電圧（ＶＤＬ）を供給
するＭＯＳトランジスタ（Ｑ４２）をＮチャンネル型と
し、そのゲートに供給されるスイッチング制御信号（φ
ＳＡＮ２）のハイレベル電位を、そのドレイン電圧より
もレベルの高くされた昇圧電圧（ＶＰＰ）の電位とす
る。前記昇圧電圧として、ワード線選択レベルを形成す
る内部昇圧回路（２）の出力電圧を利用することができ
る。
ドライブライン（ＳＤＰ）へ動作電圧（ＶＤＬ）を供給
するＭＯＳトランジスタ（Ｑ４２）をＮチャンネル型と
し、そのゲートに供給されるスイッチング制御信号（φ
ＳＡＮ２）のハイレベル電位を、そのドレイン電圧より
もレベルの高くされた昇圧電圧（ＶＰＰ）の電位とす
る。前記昇圧電圧として、ワード線選択レベルを形成す
る内部昇圧回路（２）の出力電圧を利用することができ
る。
【００２１】別の観点によれば、差動増幅回路（３）の
高電位側のドライブライン（ＳＤＰ）へ動作電圧（ＶＤ
Ｌ）を供給するＭＯＳトランジスタ（Ｑ４３）をＰチャ
ンネル型とし、そのゲートに供給されるスイッチング制
御信号（φＳＡＰ２Ｂ）のローレベル電位を前記電源電
圧（ＶＤＤ）とは極性が逆にされた負電圧（ＶＢＢ）と
する。前記負電圧として、基板バイアス電圧発生回路
（５）の出力電圧を利用することができる。
高電位側のドライブライン（ＳＤＰ）へ動作電圧（ＶＤ
Ｌ）を供給するＭＯＳトランジスタ（Ｑ４３）をＰチャ
ンネル型とし、そのゲートに供給されるスイッチング制
御信号（φＳＡＰ２Ｂ）のローレベル電位を前記電源電
圧（ＶＤＤ）とは極性が逆にされた負電圧（ＶＢＢ）と
する。前記負電圧として、基板バイアス電圧発生回路
（５）の出力電圧を利用することができる。
【００２２】センスアンプのような差動増幅回路の動作
電圧の低電圧化が進んでも、その高電位側ドライブライ
ンに動作電源を供給するＭＯＳトランジスタがＮチャン
ネル型であれば、それをオン状態にするためのゲートソ
ース間電圧は当該ＭＯＳトランジスタのゲート酸化膜の
耐圧等の要因に従って決定することができる。したがっ
て、差動増幅回路の動作電圧が低電圧化されるに従って
前記ゲートソース間電圧が小さくなると言う傾向を持た
ない。また、キャリア移動度はＰチャンネル型ＭＯＳト
ランジスタに比べてＮチャンネル型ＭＯＳトランジスタ
の方が３倍程度大きいから、Ｐチャンネル型ＭＯＳトラ
ンジスタの場合と同等のゲートソース間電圧を若しくは
それ以下のゲートソース間電圧であっても比較的大きな
電流供給能力を得ることができる。その結果、動作電圧
が低電圧化されるに従って高電位側ドライブラインへの
動作電源供給用ＭＯＳトランジスタのゲートソース間電
圧が小さくされることを回避でき、動作電圧が低電圧化
される状況においても差動増幅回路を高速動作させるこ
とができる。
電圧の低電圧化が進んでも、その高電位側ドライブライ
ンに動作電源を供給するＭＯＳトランジスタがＮチャン
ネル型であれば、それをオン状態にするためのゲートソ
ース間電圧は当該ＭＯＳトランジスタのゲート酸化膜の
耐圧等の要因に従って決定することができる。したがっ
て、差動増幅回路の動作電圧が低電圧化されるに従って
前記ゲートソース間電圧が小さくなると言う傾向を持た
ない。また、キャリア移動度はＰチャンネル型ＭＯＳト
ランジスタに比べてＮチャンネル型ＭＯＳトランジスタ
の方が３倍程度大きいから、Ｐチャンネル型ＭＯＳトラ
ンジスタの場合と同等のゲートソース間電圧を若しくは
それ以下のゲートソース間電圧であっても比較的大きな
電流供給能力を得ることができる。その結果、動作電圧
が低電圧化されるに従って高電位側ドライブラインへの
動作電源供給用ＭＯＳトランジスタのゲートソース間電
圧が小さくされることを回避でき、動作電圧が低電圧化
される状況においても差動増幅回路を高速動作させるこ
とができる。
【００２３】また、センスアンプのような差動増幅回路
の高電位側のドライブラインに動作電源を供給するＭＯ
ＳトランジスタをＰチャンネル型とする場合でも、それ
をスイッチ制御する信号電圧を負電圧とすれば、当該Ｍ
ＯＳトランジスタのゲートソース間電圧を比較的大きく
でき、その結果、動作電圧が低電圧化された状況におい
ても差動増幅回路を高速動作させることができる。
の高電位側のドライブラインに動作電源を供給するＭＯ
ＳトランジスタをＰチャンネル型とする場合でも、それ
をスイッチ制御する信号電圧を負電圧とすれば、当該Ｍ
ＯＳトランジスタのゲートソース間電圧を比較的大きく
でき、その結果、動作電圧が低電圧化された状況におい
ても差動増幅回路を高速動作させることができる。
【００２４】前記高電位側のドライブラインに動作電源
を供給するＮチャンネル型ＭＯＳトランジスタをスイッ
チ制御する信号振幅を規定するための昇圧電圧として、
ワード線選択レベルを形成する昇圧回路の出力を利用
し、また、前記ドライブラインに動作電源を供給するＰ
チャンネル型ＭＯＳトランジスタをスイッチ制御する信
号振幅を規定するための負電圧として、基板バイアス電
圧発生回路が形成する負電圧を利用することにより、前
記差動増幅回路の動作速度の高速化に際して回路規模の
増大を極力押えることができる。
を供給するＮチャンネル型ＭＯＳトランジスタをスイッ
チ制御する信号振幅を規定するための昇圧電圧として、
ワード線選択レベルを形成する昇圧回路の出力を利用
し、また、前記ドライブラインに動作電源を供給するＰ
チャンネル型ＭＯＳトランジスタをスイッチ制御する信
号振幅を規定するための負電圧として、基板バイアス電
圧発生回路が形成する負電圧を利用することにより、前
記差動増幅回路の動作速度の高速化に際して回路規模の
増大を極力押えることができる。
【００２５】〔３〕 また、オーバードライブに関して
は以下の手段を採用することができる。すなわち、半導
体集積回路は、一対のデータ線と、一対のＰチャンネル
型ＭＯＳトランジスタと一対のＮチャンネル型ＭＯＳト
ランジスタとを備えるＣＭＯＳラッチ回路であって前記
一対のデータ線の電位差を増幅するセンスアンプと、第
１電圧を受ける第１端子と、前記第１電圧よりも低い第
２電圧を受ける第２端子と、前記一対のＰチャンネル型
ＭＯＳトランジスタにおいて共通結合される一対のソー
スと前記第１端子との間に設けられる第１スイッチＭＯ
Ｓトランジスタと、前記共通結合される一対のソースと
前記第２端子との間に設けられるＮチャンネル型の第２
スイッチＭＯＳトランジスタと、第１期間に前記第１ス
イッチＭＯＳトランジスタがオン状態とされ、前記第１
期間後の第２期間に前記第１スイッチＭＯＳトランジス
タがオフ状態かつ前記第２スイッチＭＯＳトランジスタ
がオン状態とされるように前記第１及び第２スイッチＭ
ＯＳトランジスタのゲートに信号を出力する制御回路と
を含み、前記第２期間において前記第２スイッチＭＯＳ
トランジスタのゲート電圧は前記第２電圧よりも高い電
圧とされる。
は以下の手段を採用することができる。すなわち、半導
体集積回路は、一対のデータ線と、一対のＰチャンネル
型ＭＯＳトランジスタと一対のＮチャンネル型ＭＯＳト
ランジスタとを備えるＣＭＯＳラッチ回路であって前記
一対のデータ線の電位差を増幅するセンスアンプと、第
１電圧を受ける第１端子と、前記第１電圧よりも低い第
２電圧を受ける第２端子と、前記一対のＰチャンネル型
ＭＯＳトランジスタにおいて共通結合される一対のソー
スと前記第１端子との間に設けられる第１スイッチＭＯ
Ｓトランジスタと、前記共通結合される一対のソースと
前記第２端子との間に設けられるＮチャンネル型の第２
スイッチＭＯＳトランジスタと、第１期間に前記第１ス
イッチＭＯＳトランジスタがオン状態とされ、前記第１
期間後の第２期間に前記第１スイッチＭＯＳトランジス
タがオフ状態かつ前記第２スイッチＭＯＳトランジスタ
がオン状態とされるように前記第１及び第２スイッチＭ
ＯＳトランジスタのゲートに信号を出力する制御回路と
を含み、前記第２期間において前記第２スイッチＭＯＳ
トランジスタのゲート電圧は前記第２電圧よりも高い電
圧とされる。
【００２６】前記制御回路は、前記第１期間を規定する
遅延回路を含み、前記第１期間の変動は前記第１電圧の
変動に対して負の依存性を持つ。
遅延回路を含み、前記第１期間の変動は前記第１電圧の
変動に対して負の依存性を持つ。
【００２７】この手段によれば、オーバードライブ技術
において、オーバードライブ時間（第１期間）をオーバ
ードライブ用の電圧（第１電圧）に応じて制御できるか
ら、センスアンプの過剰ドライブを防止できると共に、
比較的低い電圧（第２電圧）を供給する第２スイッチＭ
ＯＳトランジスタのオン抵抗を小さくして、それによる
電流供給能力を高くできる。したがって、オーバードラ
イブ技術において、センスアンプは、データ線の電圧レ
ベルを高速かつ確実に所望のレベルまで増幅できる。
において、オーバードライブ時間（第１期間）をオーバ
ードライブ用の電圧（第１電圧）に応じて制御できるか
ら、センスアンプの過剰ドライブを防止できると共に、
比較的低い電圧（第２電圧）を供給する第２スイッチＭ
ＯＳトランジスタのオン抵抗を小さくして、それによる
電流供給能力を高くできる。したがって、オーバードラ
イブ技術において、センスアンプは、データ線の電圧レ
ベルを高速かつ確実に所望のレベルまで増幅できる。
【００２８】前記遅延回路を、前記第１電圧を動作電源
として受けるインバータ回路で構成することにより、簡
単な構成で確実にオーバードライブ時間を制御できる。
として受けるインバータ回路で構成することにより、簡
単な構成で確実にオーバードライブ時間を制御できる。
【００２９】前記第２期間において前記第２スイッチＭ
ＯＳトランジスタのゲート電圧を、前記第２電圧と前記
第２スイッチＭＯＳトランジスタのしきい値電圧との和
の電圧と同一又はそれより高い電圧とすることにより、
前記第２スイッチＭＯＳトランジスタにおける前記しき
い値電圧分のドロップが生じないようにすることができ
る。
ＯＳトランジスタのゲート電圧を、前記第２電圧と前記
第２スイッチＭＯＳトランジスタのしきい値電圧との和
の電圧と同一又はそれより高い電圧とすることにより、
前記第２スイッチＭＯＳトランジスタにおける前記しき
い値電圧分のドロップが生じないようにすることができ
る。
【００３０】
【発明の実施の形態】図８には本発明の一例に係るＤＲ
ＡＭのブロック図が示される。同図に示されるＤＲＡＭ
は、特に制限されないが、公知半導体集積回路の製造技
術によって、単結晶シリコンのような１個の半導体基板
に形成される。図８には代表的に２個のメモリアレイＭ
ＡＲＹ０，ＭＡＲＹ１が示される。
ＡＭのブロック図が示される。同図に示されるＤＲＡＭ
は、特に制限されないが、公知半導体集積回路の製造技
術によって、単結晶シリコンのような１個の半導体基板
に形成される。図８には代表的に２個のメモリアレイＭ
ＡＲＹ０，ＭＡＲＹ１が示される。
【００３１】図８に示されるＤＲＡＭは３．３Ｖのよう
な外部電源電圧ＶＤＤ、０Ｖのような接地電位ＶＳＳを
外部電源端子より受ける。このＤＲＡＭは記憶容量増大
のためにメモリアレイＭＡＲＹ０，ＭＡＲＹ１における
ＭＯＳトランジスタは小型化され、それによってそれら
ＭＯＳトランジスタのゲート長の縮小化に伴ってゲート
酸化膜が薄膜化されている。このため、メモリアレイＭ
ＡＲＹ０，ＭＡＲＹ１における動作電圧は低電圧化さ
れ、例えば２．２Ｖのような降圧電圧ＶＤＬを基本的な
動作電源として利用する。降圧電圧ＶＤＬは外部電源電
圧ＶＤＤを降圧する降圧回路１にて生成される。図にお
いて５は基板バイアス電圧ＶＢＢの発生回路である。基
板バイアス電圧発生回路５についても公知の回路によっ
て構成でき、例えば、図示は省略するが、コンデンサと
ダイオード素子によって構成され、正極性の周期的な信
号を受けることによって負極性の基板バイアス電圧ＶＢ
Ｂを形成する。
な外部電源電圧ＶＤＤ、０Ｖのような接地電位ＶＳＳを
外部電源端子より受ける。このＤＲＡＭは記憶容量増大
のためにメモリアレイＭＡＲＹ０，ＭＡＲＹ１における
ＭＯＳトランジスタは小型化され、それによってそれら
ＭＯＳトランジスタのゲート長の縮小化に伴ってゲート
酸化膜が薄膜化されている。このため、メモリアレイＭ
ＡＲＹ０，ＭＡＲＹ１における動作電圧は低電圧化さ
れ、例えば２．２Ｖのような降圧電圧ＶＤＬを基本的な
動作電源として利用する。降圧電圧ＶＤＬは外部電源電
圧ＶＤＤを降圧する降圧回路１にて生成される。図にお
いて５は基板バイアス電圧ＶＢＢの発生回路である。基
板バイアス電圧発生回路５についても公知の回路によっ
て構成でき、例えば、図示は省略するが、コンデンサと
ダイオード素子によって構成され、正極性の周期的な信
号を受けることによって負極性の基板バイアス電圧ＶＢ
Ｂを形成する。
【００３２】各メモリアレイＭＡＲＹ０，ＭＡＲＹ１は
夫々８個のメモリマットＭＭＡＴ０〜ＭＭＡＴ７に分割
される。個々のメモリマットＭＭＡＴ０〜ＭＭＡＴ７
は、選択端子がワード線に、データ入出力端子が相補デ
ータ線に結合された１トランジスタ型のダイナミックメ
モリセルを多数含んでいる。各メモリマット毎にワード
ドライバＷＤ０〜ＷＤ７と、ロウアドレスデコーダＸＤ
０〜ＸＤ７が設けられる。ロウアドレスデコーダＸＤ０
〜ＸＤ７は、その動作が選択されると、内部相補ロウア
ドレス信号ＡＸをデコードしてワード線選択信号を形成
し、内部相補ロウアドレス信号ＡＸに応ずる１本のワー
ド線を選択する。ワードドライバＷＤ０〜ＷＤ７はワー
ド線選択信号を受け、制御信号φＸにて指示されるワー
ド線駆動タイミングに同期して、ワード線選択信号にて
選択されるべきワード線を選択レベルに駆動する。ワー
ドドライバＷＤ０〜ＷＤ７が形成するワード線選択レベ
ルは、前記降圧電圧ＶＤＬよりもレベルの高い昇圧電圧
ＶＰＰとされる。昇圧電圧ＶＰＰは降圧電圧ＶＤＬを昇
圧する昇圧回路２にて生成される。昇圧回路２の詳細は
図示しないが、公知のチャージポンプ回路を適用して容
易に形成することができる。
夫々８個のメモリマットＭＭＡＴ０〜ＭＭＡＴ７に分割
される。個々のメモリマットＭＭＡＴ０〜ＭＭＡＴ７
は、選択端子がワード線に、データ入出力端子が相補デ
ータ線に結合された１トランジスタ型のダイナミックメ
モリセルを多数含んでいる。各メモリマット毎にワード
ドライバＷＤ０〜ＷＤ７と、ロウアドレスデコーダＸＤ
０〜ＸＤ７が設けられる。ロウアドレスデコーダＸＤ０
〜ＸＤ７は、その動作が選択されると、内部相補ロウア
ドレス信号ＡＸをデコードしてワード線選択信号を形成
し、内部相補ロウアドレス信号ＡＸに応ずる１本のワー
ド線を選択する。ワードドライバＷＤ０〜ＷＤ７はワー
ド線選択信号を受け、制御信号φＸにて指示されるワー
ド線駆動タイミングに同期して、ワード線選択信号にて
選択されるべきワード線を選択レベルに駆動する。ワー
ドドライバＷＤ０〜ＷＤ７が形成するワード線選択レベ
ルは、前記降圧電圧ＶＤＬよりもレベルの高い昇圧電圧
ＶＰＰとされる。昇圧電圧ＶＰＰは降圧電圧ＶＤＬを昇
圧する昇圧回路２にて生成される。昇圧回路２の詳細は
図示しないが、公知のチャージポンプ回路を適用して容
易に形成することができる。
【００３３】ＳＡ０１，ＳＡ２３，ＳＡ４５，ＳＡ６７
はセンスアンプブロック、ＣＳＷ０１，ＣＳＷ２３，Ｃ
ＳＷ４５，ＣＳＷ６７はカラムスイッチ回路ブロックで
あり、左右１対のメモリマットの間に配置され、隣接す
る左右１対のメモリマットが共有する。センスアンプブ
ロックＳＡ０１，ＳＡ２３，ＳＡ４５，ＳＡ６７とカラ
ムスイッチ回路ブロックＣＳＷ０１，ＣＳＷ２３，ＣＳ
Ｗ４５，ＣＳＷ６７を挟んで配置された左右一対のメモ
リマットにはシェアードデータ線構造が採用され、何れ
か一方のメモリマットの動作が選択されるようになって
いる。夫々のセンスアンプブロックの動作制御及びセン
スアンプブロックを共有するメモリマット間におけるデ
ータ線シェアリングスイッチ回路（図９参照）の制御な
どの、メモリマットの動作選択及び動作制御は、対を成
すメモリマット毎に設けられたマットコントローラＭＣ
ＮＴ０１，ＭＣＮＴ２３，ＭＣＮＴ４５，ＭＣＮＴ６７
が行う。
はセンスアンプブロック、ＣＳＷ０１，ＣＳＷ２３，Ｃ
ＳＷ４５，ＣＳＷ６７はカラムスイッチ回路ブロックで
あり、左右１対のメモリマットの間に配置され、隣接す
る左右１対のメモリマットが共有する。センスアンプブ
ロックＳＡ０１，ＳＡ２３，ＳＡ４５，ＳＡ６７とカラ
ムスイッチ回路ブロックＣＳＷ０１，ＣＳＷ２３，ＣＳ
Ｗ４５，ＣＳＷ６７を挟んで配置された左右一対のメモ
リマットにはシェアードデータ線構造が採用され、何れ
か一方のメモリマットの動作が選択されるようになって
いる。夫々のセンスアンプブロックの動作制御及びセン
スアンプブロックを共有するメモリマット間におけるデ
ータ線シェアリングスイッチ回路（図９参照）の制御な
どの、メモリマットの動作選択及び動作制御は、対を成
すメモリマット毎に設けられたマットコントローラＭＣ
ＮＴ０１，ＭＣＮＴ２３，ＭＣＮＴ４５，ＭＣＮＴ６７
が行う。
【００３４】マットコントローラＭＣＮＴ０１，ＭＣＮ
Ｔ２３，ＭＣＮＴ４５，ＭＣＮＴ６７にはマット選択信
号ＭＳ、センスアンプ制御信号φＳＡＮ，φＳＡＮ２，
φＳＡＰ１Ｂが供給される。マット選択信号ＭＳは８個
のメモリマットＭＭＡＴ０〜ＭＭＡＴ７から何れの１個
を選択するかを指示する３ビットの信号とされる。実際
にはロウアドレスバッファＲＡＢに保持されたロウアド
レス信号の上位３ビットの情報に対応される。マットコ
ントローラＭＣＮＴ０１，ＭＣＮＴ２３，ＭＣＮＴ４
５，ＭＣＮＴ６７はマット選択信号ＭＳをデコードし、
それが指定するメモリマットを動作させるように、セン
スアンプブロックの動作制御やロウアドレスデコーダの
活性化制御を行う。例えば、マット選択信号ＭＳがメモ
リマットＭＭＡＴ０を指定すると、ロウアドレスデコー
ダＸＤ０が活性化されると共に、センスアンプブロック
ＳＡ０１がデータ線シェアリングスイッチ回路を介して
メモリマットＭＭＡＴ０に接続され、メモリマットＭＭ
ＡＴ０においてメモリセルの選択動作が可能にされる。
センスアンプ制御信号φＳＡＮ，φＳＡＮ２，φＳＡＰ
１Ｂについてはその詳細を後述する。
Ｔ２３，ＭＣＮＴ４５，ＭＣＮＴ６７にはマット選択信
号ＭＳ、センスアンプ制御信号φＳＡＮ，φＳＡＮ２，
φＳＡＰ１Ｂが供給される。マット選択信号ＭＳは８個
のメモリマットＭＭＡＴ０〜ＭＭＡＴ７から何れの１個
を選択するかを指示する３ビットの信号とされる。実際
にはロウアドレスバッファＲＡＢに保持されたロウアド
レス信号の上位３ビットの情報に対応される。マットコ
ントローラＭＣＮＴ０１，ＭＣＮＴ２３，ＭＣＮＴ４
５，ＭＣＮＴ６７はマット選択信号ＭＳをデコードし、
それが指定するメモリマットを動作させるように、セン
スアンプブロックの動作制御やロウアドレスデコーダの
活性化制御を行う。例えば、マット選択信号ＭＳがメモ
リマットＭＭＡＴ０を指定すると、ロウアドレスデコー
ダＸＤ０が活性化されると共に、センスアンプブロック
ＳＡ０１がデータ線シェアリングスイッチ回路を介して
メモリマットＭＭＡＴ０に接続され、メモリマットＭＭ
ＡＴ０においてメモリセルの選択動作が可能にされる。
センスアンプ制御信号φＳＡＮ，φＳＡＮ２，φＳＡＰ
１Ｂについてはその詳細を後述する。
【００３５】夫々のカラムスイッチ回路ブロックＣＳＷ
ｎは、カラムアドレスデコーダＹＤからのカラム選択信
号を受け、それによってメモリマットの中から夫々４組
の相補データ線を選択して相補共通データ線ＣＤ０〜Ｃ
Ｄ３に導通させる。カラムアドレスデコーダＹＤは、読
み出し動作においてはワード線選択動作が確定した後に
イネーブルレベルにされるタイミング信号φＹによって
動作可能にされ、それによって内部相補カラムアドレス
信号ＡＹをデコードしてカラム選択信号を生成する。
ｎは、カラムアドレスデコーダＹＤからのカラム選択信
号を受け、それによってメモリマットの中から夫々４組
の相補データ線を選択して相補共通データ線ＣＤ０〜Ｃ
Ｄ３に導通させる。カラムアドレスデコーダＹＤは、読
み出し動作においてはワード線選択動作が確定した後に
イネーブルレベルにされるタイミング信号φＹによって
動作可能にされ、それによって内部相補カラムアドレス
信号ＡＹをデコードしてカラム選択信号を生成する。
【００３６】前記ワード線選択動作とカラム選択動作に
より、マット選択信号ＭＳ、内部相補ロウアドレス信号
ＡＸ、及び内部相補カラムアドレス信号ＡＹにて指定さ
れる４個のメモリセルが相補共通データ線ＣＤ０〜ＣＤ
３に導通される。メモリアレイＭＡＲＹ１側も特に図示
はしないが上記同様に構成され、メモリアレイＭＡＲＹ
１側には相補共通データ線ＣＤ４〜ＣＤ７が配置され
る。
より、マット選択信号ＭＳ、内部相補ロウアドレス信号
ＡＸ、及び内部相補カラムアドレス信号ＡＹにて指定さ
れる４個のメモリセルが相補共通データ線ＣＤ０〜ＣＤ
３に導通される。メモリアレイＭＡＲＹ１側も特に図示
はしないが上記同様に構成され、メモリアレイＭＡＲＹ
１側には相補共通データ線ＣＤ４〜ＣＤ７が配置され
る。
【００３７】前記相補共通データ線ＣＤ０〜ＣＤ７は、
特に制限されないが、データ入出力回路ＤＩＯに結合さ
れる。データ入出力回路ＤＩＯには、メインアンプ、書
込みアンプ、及びデータ入出力バッファを含み、タイミ
ング信号φＷがイネーブルレベルにされることにより書
込みのためのデータ入力動作を行い、タイミング信号φ
Ｒがイネーブルレベルにされることにより読み出しのた
めのデータ出力動作を行う。本実施例のダイナミックＲ
ＡＭは、８ビット単位でデータの書込み及び読み出しが
行われ、メモリアレイＭＡＲＹ０が下位４ビットを担
い、メモリアレイＭＡＲＹ１が上位４ビットを担ってい
る。
特に制限されないが、データ入出力回路ＤＩＯに結合さ
れる。データ入出力回路ＤＩＯには、メインアンプ、書
込みアンプ、及びデータ入出力バッファを含み、タイミ
ング信号φＷがイネーブルレベルにされることにより書
込みのためのデータ入力動作を行い、タイミング信号φ
Ｒがイネーブルレベルにされることにより読み出しのた
めのデータ出力動作を行う。本実施例のダイナミックＲ
ＡＭは、８ビット単位でデータの書込み及び読み出しが
行われ、メモリアレイＭＡＲＹ０が下位４ビットを担
い、メモリアレイＭＡＲＹ１が上位４ビットを担ってい
る。
【００３８】前記ロウアドレスバッファＲＡＢは、外部
アドレス入力端子Ａ０〜Ａｉから入力されるロウアドレ
ス信号をアドレスマルチプレクサＡＭＸを介して取り込
んで保持する。この取り込動作は、タイミング発生回路
ＴＧから供給されるタイミング信号φＸＬのハイレベル
によって指示される。
アドレス入力端子Ａ０〜Ａｉから入力されるロウアドレ
ス信号をアドレスマルチプレクサＡＭＸを介して取り込
んで保持する。この取り込動作は、タイミング発生回路
ＴＧから供給されるタイミング信号φＸＬのハイレベル
によって指示される。
【００３９】アドレスマルチプレクサＡＭＸは、特に制
限されないが、ダイナミックＲＡＭが通常の動作モード
とされるときにタイミング発生回路ＴＧからディスエー
ブルレベルのタイミング信号φＲＥＦが供給されること
によって、外部端子Ａ０〜Ａｉを介して供給されるロウ
アドレス信号をロウアドレスバッファＲＡＢに伝達す
る。また、ダイナミックＲＡＭがＣＢＲ（CAS brfore R
AS）リフレッシュサイクルとされるときに上記タイミン
グ信号φＲＥＦがイネーブルレベルにされると、リフレ
ッシュアドレスカウンタＲＦＣから供給されるリフレッ
シュアドレス信号を選択し、これをロウアドレスバッフ
ァＲＡＢに伝達する。
限されないが、ダイナミックＲＡＭが通常の動作モード
とされるときにタイミング発生回路ＴＧからディスエー
ブルレベルのタイミング信号φＲＥＦが供給されること
によって、外部端子Ａ０〜Ａｉを介して供給されるロウ
アドレス信号をロウアドレスバッファＲＡＢに伝達す
る。また、ダイナミックＲＡＭがＣＢＲ（CAS brfore R
AS）リフレッシュサイクルとされるときに上記タイミン
グ信号φＲＥＦがイネーブルレベルにされると、リフレ
ッシュアドレスカウンタＲＦＣから供給されるリフレッ
シュアドレス信号を選択し、これをロウアドレスバッフ
ァＲＡＢに伝達する。
【００４０】リフレッシュアドレスカウンタＲＦＣは、
特に制限されないが、ダイナミックＲＡＭがＣＢＲリフ
レッシュモードとされるとき、タイミング発生回路ＴＧ
から所定サイクル毎に供給されるタイミング信号φＲＣ
に同期して計数動作を行ってリフレッシュアドレスを生
成する。
特に制限されないが、ダイナミックＲＡＭがＣＢＲリフ
レッシュモードとされるとき、タイミング発生回路ＴＧ
から所定サイクル毎に供給されるタイミング信号φＲＣ
に同期して計数動作を行ってリフレッシュアドレスを生
成する。
【００４１】前記カラムアドレスバッファＣＡＢは、前
記外部アドレス入力端子Ａ０〜Ａｉを介して供給される
カラムアドレス信号を、タイミング発生回路ＴＧから供
給される制御信号φＹＬがイネーブルにされるタイミン
グに同期して取り込んで保持する。
記外部アドレス入力端子Ａ０〜Ａｉを介して供給される
カラムアドレス信号を、タイミング発生回路ＴＧから供
給される制御信号φＹＬがイネーブルにされるタイミン
グに同期して取り込んで保持する。
【００４２】前記タイミング発生回路ＴＧは、外部から
のアクセス制御信号として、ロウアドレスストローブ信
号ＲＡＳ＊（記号＊はこれが付された信号がローイネー
ブルの信号であることを意味する）、カラムアドレスス
トローブＣＡＳ＊、ライトイネーブル信号ＷＥ＊、及び
出力イネーブル信号ＯＥ＊が供給され、これらのレベル
並びに変化タイミングに基づいて、ダイナミックＲＡＭ
の動作モードを判定すると共に、上記各種のタイミング
信号を形成し、ダイナミックＲＡＭの内部動作を制御す
る。ロウアドレスストローブ信号ＲＡＳ＊はそのローレ
ベルによってチップ選択を指示し、且つロウアドレス信
号が有効であることを通知する。これに従ってタイミン
グコントローラＴＧは、ロウアドレス信号の取り込み、
そしてワード線選択動作やメモリマット選択のための前
記制御信号を順次生成する。カラムアドレスストローブ
ＣＡＳ＊はカラムアドレス信号が有効であることを通知
する信号とされる。それがイネーブルレベルにされる
と、タイミングコントローラＴＧはカラムアドレス信号
の取り込みそしてカラム選択動作のための前記制御信号
を順次生成する。ライトイネーブル信号ＷＥ＊はそのイ
ネーブルレベルによってＤＲＡＭに書込み動作を指示
し、出力イネーブル信号ＯＥ＊はそのイネーブルレベル
によってＤＲＡＭに読み出し動作を指示する。ＣＢＲリ
フレッシュモードはロウアドレスストローブ信号ＲＡＳ
＊がイネーブルにされる前にカラムアドレスストローブ
ＣＡＳ＊がイネーブルレベルにされることによって指定
される。
のアクセス制御信号として、ロウアドレスストローブ信
号ＲＡＳ＊（記号＊はこれが付された信号がローイネー
ブルの信号であることを意味する）、カラムアドレスス
トローブＣＡＳ＊、ライトイネーブル信号ＷＥ＊、及び
出力イネーブル信号ＯＥ＊が供給され、これらのレベル
並びに変化タイミングに基づいて、ダイナミックＲＡＭ
の動作モードを判定すると共に、上記各種のタイミング
信号を形成し、ダイナミックＲＡＭの内部動作を制御す
る。ロウアドレスストローブ信号ＲＡＳ＊はそのローレ
ベルによってチップ選択を指示し、且つロウアドレス信
号が有効であることを通知する。これに従ってタイミン
グコントローラＴＧは、ロウアドレス信号の取り込み、
そしてワード線選択動作やメモリマット選択のための前
記制御信号を順次生成する。カラムアドレスストローブ
ＣＡＳ＊はカラムアドレス信号が有効であることを通知
する信号とされる。それがイネーブルレベルにされる
と、タイミングコントローラＴＧはカラムアドレス信号
の取り込みそしてカラム選択動作のための前記制御信号
を順次生成する。ライトイネーブル信号ＷＥ＊はそのイ
ネーブルレベルによってＤＲＡＭに書込み動作を指示
し、出力イネーブル信号ＯＥ＊はそのイネーブルレベル
によってＤＲＡＭに読み出し動作を指示する。ＣＢＲリ
フレッシュモードはロウアドレスストローブ信号ＲＡＳ
＊がイネーブルにされる前にカラムアドレスストローブ
ＣＡＳ＊がイネーブルレベルにされることによって指定
される。
【００４３】図９には前記メモリマットＭＭＡＴ０，Ｍ
ＭＡＴ１、センスアンプブロックＳＡ０１、及びカラム
スイッチ回路ブロックＣＳＷ０１の部分的な回路図が示
される。特に同図には、一つのカラム選択信号ＹＳ００
を受ける回路部分が代表的に示されている。図において
チャンネル（バックゲート）部に矢印が付されているＭ
ＯＳトランジスタはＰチャンネル型であって、矢印の付
されていないＮチャンネル型のＭＯＳトランジスタと区
別されている。
ＭＡＴ１、センスアンプブロックＳＡ０１、及びカラム
スイッチ回路ブロックＣＳＷ０１の部分的な回路図が示
される。特に同図には、一つのカラム選択信号ＹＳ００
を受ける回路部分が代表的に示されている。図において
チャンネル（バックゲート）部に矢印が付されているＭ
ＯＳトランジスタはＰチャンネル型であって、矢印の付
されていないＮチャンネル型のＭＯＳトランジスタと区
別されている。
【００４４】図９において代表的に示されたＷＬ０〜Ｗ
Ｌｉはワード線であり、ＤＬ０，ＤＬ０Ｂ、ＤＬ１，Ｄ
Ｌ１Ｂは相補データ線であり、ＭＣはダイナミックメモ
リセルである。ダイナミックメモリセルＭＣは、データ
線に接続された選択ＭＯＳトランジスタＱ１と蓄積容量
ＳＣとの直列回路がプレート電位ＰＬ（ＶＤＬ／２）に
接続されて成る。Ｑ２７〜Ｑ３４はデータ線シェアリン
グスイッチ回路を構成する一部のシェアリングスイッチ
ＭＯＳトランジスタである。メモリマットＭＭＡＴ０と
の間に配置された代表的に示されたシェアリングスイッ
チＭＯＳトランジスタＱ２７〜Ｑ３０は制御信号φＳＨ
ＲＬにてスイッチ制御され、メモリマットＭＭＡＴ１と
の間に配置された代表的に示されたシェアリングスイッ
チＭＯＳトランジスタＱ３１〜Ｑ３４は制御信号φＳＨ
ＲＲにてスイッチ制御される。例えばマット選択信号Ｍ
ＳがメモリマットＭＭＡＴ０を選択するとき、前記マッ
トコントローラＭＣＮＴ０１が制御信号φＳＨＲＬをハ
イレベルに制御する。マット選択信号ＭＳがメモリマッ
トＭＭＡＴ１を選択するときは、前記マットコントロー
ラＭＣＮＴ０１が制御信号φＳＨＲＲをハイレベルに制
御する。マット選択信号ＭＳにて選択されないメモリマ
ットに関するシェアリングスイッチＭＯＳトランジスタ
は当該メモリマットに対応されるマットコントローラに
てオフ状態に制御される。
Ｌｉはワード線であり、ＤＬ０，ＤＬ０Ｂ、ＤＬ１，Ｄ
Ｌ１Ｂは相補データ線であり、ＭＣはダイナミックメモ
リセルである。ダイナミックメモリセルＭＣは、データ
線に接続された選択ＭＯＳトランジスタＱ１と蓄積容量
ＳＣとの直列回路がプレート電位ＰＬ（ＶＤＬ／２）に
接続されて成る。Ｑ２７〜Ｑ３４はデータ線シェアリン
グスイッチ回路を構成する一部のシェアリングスイッチ
ＭＯＳトランジスタである。メモリマットＭＭＡＴ０と
の間に配置された代表的に示されたシェアリングスイッ
チＭＯＳトランジスタＱ２７〜Ｑ３０は制御信号φＳＨ
ＲＬにてスイッチ制御され、メモリマットＭＭＡＴ１と
の間に配置された代表的に示されたシェアリングスイッ
チＭＯＳトランジスタＱ３１〜Ｑ３４は制御信号φＳＨ
ＲＲにてスイッチ制御される。例えばマット選択信号Ｍ
ＳがメモリマットＭＭＡＴ０を選択するとき、前記マッ
トコントローラＭＣＮＴ０１が制御信号φＳＨＲＬをハ
イレベルに制御する。マット選択信号ＭＳがメモリマッ
トＭＭＡＴ１を選択するときは、前記マットコントロー
ラＭＣＮＴ０１が制御信号φＳＨＲＲをハイレベルに制
御する。マット選択信号ＭＳにて選択されないメモリマ
ットに関するシェアリングスイッチＭＯＳトランジスタ
は当該メモリマットに対応されるマットコントローラに
てオフ状態に制御される。
【００４５】Ｎチャンネル型ＭＯＳトランジスタＱ９，
Ｑ１０とＰチャンネル型ＭＯＳトランジスタＱ１３，Ｑ
１４とによって構成されるスタティックラッチ形態の差
動増幅回路はＣＭＯＳラッチ回路から成る一つのセンス
アンプ３であり、センスアンプ３は相補データ線毎に設
けられている。センスアンプ３の動作電源はドライブラ
インＳＤＮ，ＳＤＰを介して供給される。ドライブライ
ンＳＤＮ，ＳＤＰは各センスアンプ３に共通とされる。
ドライブラインＳＤＮ，ＳＤＰへの動作電源の供給制御
については後述する。また、夫々の相補データ線には上
記センスアンプ３の他に、ダイナミックＲＡＭが待機時
に、相補データ線をイコライズするＭＯＳトランジスタ
Ｑ２１を備える。ＭＯＳトランジスタＱ２１は、制御信
号φＰＣＳＢによってスイッチ制御される。さらに、相
補データ線のイコライズと共に相補データ線にプリチャ
ージ電位を供給するためのＭＯＳトランジスタＱ１７，
Ｑ１８が設けられている。プリチャージ電位は降圧電圧
ＶＤＬの半分のレベルとされ、配線ＨＶＣを介して供給
される。ＭＯＳトランジスタＱ１７，Ｑ１８は制御信号
φＰＣＢによってスイッチ制御される。前記制御信号φ
ＰＣＢ，φＰＣＳＢはタイミングコントローラＴＧから
出力される。プリチャージ電圧ＶＤＬ／２はプリチャー
ジ電圧形成回路４にて形成され、例えば降圧電圧ＶＤＬ
を受ける抵抗分圧回路等によって構成される。
Ｑ１０とＰチャンネル型ＭＯＳトランジスタＱ１３，Ｑ
１４とによって構成されるスタティックラッチ形態の差
動増幅回路はＣＭＯＳラッチ回路から成る一つのセンス
アンプ３であり、センスアンプ３は相補データ線毎に設
けられている。センスアンプ３の動作電源はドライブラ
インＳＤＮ，ＳＤＰを介して供給される。ドライブライ
ンＳＤＮ，ＳＤＰは各センスアンプ３に共通とされる。
ドライブラインＳＤＮ，ＳＤＰへの動作電源の供給制御
については後述する。また、夫々の相補データ線には上
記センスアンプ３の他に、ダイナミックＲＡＭが待機時
に、相補データ線をイコライズするＭＯＳトランジスタ
Ｑ２１を備える。ＭＯＳトランジスタＱ２１は、制御信
号φＰＣＳＢによってスイッチ制御される。さらに、相
補データ線のイコライズと共に相補データ線にプリチャ
ージ電位を供給するためのＭＯＳトランジスタＱ１７，
Ｑ１８が設けられている。プリチャージ電位は降圧電圧
ＶＤＬの半分のレベルとされ、配線ＨＶＣを介して供給
される。ＭＯＳトランジスタＱ１７，Ｑ１８は制御信号
φＰＣＢによってスイッチ制御される。前記制御信号φ
ＰＣＢ，φＰＣＳＢはタイミングコントローラＴＧから
出力される。プリチャージ電圧ＶＤＬ／２はプリチャー
ジ電圧形成回路４にて形成され、例えば降圧電圧ＶＤＬ
を受ける抵抗分圧回路等によって構成される。
【００４６】図９においてＱ２３，Ｑ２４は相補データ
線ＤＬ０，ＤＬ０Ｂと相補共通データ線ＣＤ０（ｃｄ
０，ｃｄ０Ｂ）との間に設けられたカラムスイッチであ
り、Ｑ２５，Ｑ２６は相補データ線ＤＬ１，ＤＬ１Ｂと
相補共通データ線ＣＤ１（ｃｄ１，ｃｄ１Ｂ）との間に
設けられたカラムスイッチである。同様のカラムスイッ
チは各相補データ線に設けられ、４対の相補データ線を
一組として４対の相補共通データ線ＣＤ０（ｃｄ０，ｃ
ｄ０Ｂ），ＣＤ１（ｃｄ１，ｃｄ１Ｂ），ＣＤ２（ｃｄ
２，ｃｄ２Ｂ），ＣＤ３（ｃｄ３，ｃｄ３Ｂ）に共通接
続される。
線ＤＬ０，ＤＬ０Ｂと相補共通データ線ＣＤ０（ｃｄ
０，ｃｄ０Ｂ）との間に設けられたカラムスイッチであ
り、Ｑ２５，Ｑ２６は相補データ線ＤＬ１，ＤＬ１Ｂと
相補共通データ線ＣＤ１（ｃｄ１，ｃｄ１Ｂ）との間に
設けられたカラムスイッチである。同様のカラムスイッ
チは各相補データ線に設けられ、４対の相補データ線を
一組として４対の相補共通データ線ＣＤ０（ｃｄ０，ｃ
ｄ０Ｂ），ＣＤ１（ｃｄ１，ｃｄ１Ｂ），ＣＤ２（ｃｄ
２，ｃｄ２Ｂ），ＣＤ３（ｃｄ３，ｃｄ３Ｂ）に共通接
続される。
【００４７】次にセンスアンプ３のドライブラインＳＤ
Ｎ，ＳＤＰに動作電源を供給する回路構成について説明
する。
Ｎ，ＳＤＰに動作電源を供給する回路構成について説明
する。
【００４８】図１にはセンスアンプ３のドライブライン
ＳＤＮ，ＳＤＰへ動作電源を供給する回路が示される。
同図には代表的に１列分のセンスアンプ３が示されてい
るが、図に代表的に示されているドライブラインＳＤ
Ｎ，ＳＤＰは本実施例のＤＲＡＭに含まれる全てのセン
スアンプ３のためのドライブラインＳＤＮ，ＳＤＰを総
称している。ドライブラインＳＤＮには、制御信号φＳ
ＡＮにてスイッチ制御されるＮチャンネル型ＭＯＳトラ
ンジスタＱ４０を介して接地電位ＶＳＳが供給される。
ドライブラインＳＤＰには、制御信号φＳＡ１Ｂにてス
イッチ制御されるＰチャンネル型ＭＯＳトランジスタＱ
４１を介して外部電源電圧ＶＤＤが供給され、また、制
御信号φＳＡ２Ｂにてスイッチ制御されるＰチャンネル
型ＭＯＳトランジスタＱ４２を介して降圧電圧ＶＤＬが
供給される。制御信号φＳＡＮ，φＳＡ１Ｂ，φＳＡ２
Ｂは前記タイミングコントローラＴＧから出力される。
ＳＤＮ，ＳＤＰへ動作電源を供給する回路が示される。
同図には代表的に１列分のセンスアンプ３が示されてい
るが、図に代表的に示されているドライブラインＳＤ
Ｎ，ＳＤＰは本実施例のＤＲＡＭに含まれる全てのセン
スアンプ３のためのドライブラインＳＤＮ，ＳＤＰを総
称している。ドライブラインＳＤＮには、制御信号φＳ
ＡＮにてスイッチ制御されるＮチャンネル型ＭＯＳトラ
ンジスタＱ４０を介して接地電位ＶＳＳが供給される。
ドライブラインＳＤＰには、制御信号φＳＡ１Ｂにてス
イッチ制御されるＰチャンネル型ＭＯＳトランジスタＱ
４１を介して外部電源電圧ＶＤＤが供給され、また、制
御信号φＳＡ２Ｂにてスイッチ制御されるＰチャンネル
型ＭＯＳトランジスタＱ４２を介して降圧電圧ＶＤＬが
供給される。制御信号φＳＡＮ，φＳＡ１Ｂ，φＳＡ２
Ｂは前記タイミングコントローラＴＧから出力される。
【００４９】この一例に係るＤＲＡＭは、前述のよう
に、３．３Ｖのような外部電源電圧ＶＤＤを外部電源端
子より受けるが、記憶容量増大のためにメモリアレイＭ
ＡＲＹ０，ＭＡＲＹ１におけるＭＯＳトランジスタは小
型化され、それによってそれらＭＯＳトランジスタのゲ
ート長の縮小化に伴ってゲート酸化膜が薄膜化されてい
るので、メモリアレイＭＡＲＹ０，ＭＡＲＹ１における
動作電圧は低電圧化され、例えば２．２Ｖのような降圧
電圧ＶＤＬを基本的な動作電源とする。このとき、ドラ
イブラインＳＤＰに降圧電圧ＶＤＬだけを供給したので
は、センスアンプ３の動作速度が遅くなってしまうの
で、ドライブラインＳＤＰにはセンスアンプ活性化タイ
ミングの最初に外部電源電圧ＶＤＤを与え、次いで降圧
電圧ＶＤＬを与えてセンスアンプを動作させるという、
センスアンプのオーバドライブ技術が適用されている。
に、３．３Ｖのような外部電源電圧ＶＤＤを外部電源端
子より受けるが、記憶容量増大のためにメモリアレイＭ
ＡＲＹ０，ＭＡＲＹ１におけるＭＯＳトランジスタは小
型化され、それによってそれらＭＯＳトランジスタのゲ
ート長の縮小化に伴ってゲート酸化膜が薄膜化されてい
るので、メモリアレイＭＡＲＹ０，ＭＡＲＹ１における
動作電圧は低電圧化され、例えば２．２Ｖのような降圧
電圧ＶＤＬを基本的な動作電源とする。このとき、ドラ
イブラインＳＤＰに降圧電圧ＶＤＬだけを供給したので
は、センスアンプ３の動作速度が遅くなってしまうの
で、ドライブラインＳＤＰにはセンスアンプ活性化タイ
ミングの最初に外部電源電圧ＶＤＤを与え、次いで降圧
電圧ＶＤＬを与えてセンスアンプを動作させるという、
センスアンプのオーバドライブ技術が適用されている。
【００５０】即ち、図２に示されるように、センスアン
プ３の活性化期間を規定する制御信号φＳＡＥＢ（タイ
ミングコントローラＴＧの内部制御信号であって図１に
は図示されていない）がローレベルのアクティブレベル
に変化されると、先ず、制御信号φＳＡ１Ｂがローレベ
ルに変化されてＭＯＳトランジスタＱ４１を介してドラ
イブラインＳＤＰに電源電圧ＶＤＤが供給される。これ
によって、センスアンプ３のＰチャンネル型ＭＯＳトラ
ンジスタＱ１３，Ｑ１４から供給される電流が比較的大
きいため、メモリセルの選択動作によって相補データ線
ＤＬ０，ＤＬ０Ｂに現れる微少電位差は速やかに増幅さ
れる。次いで、制御信号φＳＡ１Ｂがハイレベルに反転
されると共に制御信号φＳＡ２Ｂがロウレベルにされる
ことにより、ＭＯＳトランジスタＱ４２を介してドライ
ブラインＳＤＰに降圧電圧ＶＤＬが供給される。制御信
号φＳＡＮは制御信号φＳＡＥＢのローレベル期間に同
期してハイレベルにされる。これにより、センスアンプ
３によって駆動される相補データ線の到達レベルは、一
方が接地電位ＶＳＳ、他方が降圧電圧ＶＤＬに規定され
る。このようにして、メモリセルアレイの低電圧駆動下
におけるセンスアンプ３の増幅動作を高速化している。
図２においてＯＤＴがオーバドライブ時間とされる。
尚、スイッチＭＯＳトランジスタＱ４１とＱ４２とが並
列形態に結合されているから、電源電圧ＶＤＤと降圧電
圧ＶＤＬはそれぞれ一つのスイッチＭＯＳトランジスタ
を介してドライブラインＳＤＰに供給される。したがっ
て、スイッチＭＯＳトランジスタが直列形態に結合され
る場合と比較して、スイッチ回路のオン抵抗を小さくで
きる。
プ３の活性化期間を規定する制御信号φＳＡＥＢ（タイ
ミングコントローラＴＧの内部制御信号であって図１に
は図示されていない）がローレベルのアクティブレベル
に変化されると、先ず、制御信号φＳＡ１Ｂがローレベ
ルに変化されてＭＯＳトランジスタＱ４１を介してドラ
イブラインＳＤＰに電源電圧ＶＤＤが供給される。これ
によって、センスアンプ３のＰチャンネル型ＭＯＳトラ
ンジスタＱ１３，Ｑ１４から供給される電流が比較的大
きいため、メモリセルの選択動作によって相補データ線
ＤＬ０，ＤＬ０Ｂに現れる微少電位差は速やかに増幅さ
れる。次いで、制御信号φＳＡ１Ｂがハイレベルに反転
されると共に制御信号φＳＡ２Ｂがロウレベルにされる
ことにより、ＭＯＳトランジスタＱ４２を介してドライ
ブラインＳＤＰに降圧電圧ＶＤＬが供給される。制御信
号φＳＡＮは制御信号φＳＡＥＢのローレベル期間に同
期してハイレベルにされる。これにより、センスアンプ
３によって駆動される相補データ線の到達レベルは、一
方が接地電位ＶＳＳ、他方が降圧電圧ＶＤＬに規定され
る。このようにして、メモリセルアレイの低電圧駆動下
におけるセンスアンプ３の増幅動作を高速化している。
図２においてＯＤＴがオーバドライブ時間とされる。
尚、スイッチＭＯＳトランジスタＱ４１とＱ４２とが並
列形態に結合されているから、電源電圧ＶＤＤと降圧電
圧ＶＤＬはそれぞれ一つのスイッチＭＯＳトランジスタ
を介してドライブラインＳＤＰに供給される。したがっ
て、スイッチＭＯＳトランジスタが直列形態に結合され
る場合と比較して、スイッチ回路のオン抵抗を小さくで
きる。
【００５１】降圧回路１は、外部電源電圧ＶＤＤに結合
されるＰチャンネル型のＭＯＳトランジスタＱ５０と接
地電位ＶＳＳに結合される高抵抗Ｒ１との直列接続点を
出力端子Ｎｏｕｔとして備え、当該出力端子Ｎｏｕｔが
非反転入力端子（＋）に帰還され、反転入力端子（−）
に基準電圧ＶＬＲが供給されて、前記ＭＯＳトランジス
タＱ５０をスイッチ制御するオペアンプＡＭＰ１を備え
て構成される。前記オペアンプＡＭＰ１は、出力端子Ｎ
ｏｕｔの電位が基準電位ＶＬＲよりも低くされるとＭＯ
ＳトランジスタＱ５０のコンダクタンスを大きく（オン
抵抗を小さく）し、出力端子Ｎｏｕｔの電位が基準電位
ＶＬＲよりも高くされるとＭＯＳトランジスタＱ５０の
コンダクタンスを小さく（オン抵抗を大きく）して、出
力端子Ｎｏｕｔの電圧を基準電圧ＶＬＲに保つように負
帰還制御を行う。このようにして出力端子Ｎｏｕｔに形
成された電圧が降圧電圧ＶＤＬとされる。特にＭＯＳト
ランジスタＱ５０と抵抗Ｒ１と直列回路に流れる貫通電
流を最小限に抑えるために抵抗Ｒ１の値は非常に大きな
値にされている。前記負帰還制御において、高抵抗Ｒ１
を介して出力端子Ｎｏｕｔに流れる電流は実質的に無視
し得る程少なくされている。尚、基準電圧ＶＬＲは例え
ば図示しない公知の基準電圧発生回路によって形成され
る制御電圧であり、例えば２．２Ｖとされる。
されるＰチャンネル型のＭＯＳトランジスタＱ５０と接
地電位ＶＳＳに結合される高抵抗Ｒ１との直列接続点を
出力端子Ｎｏｕｔとして備え、当該出力端子Ｎｏｕｔが
非反転入力端子（＋）に帰還され、反転入力端子（−）
に基準電圧ＶＬＲが供給されて、前記ＭＯＳトランジス
タＱ５０をスイッチ制御するオペアンプＡＭＰ１を備え
て構成される。前記オペアンプＡＭＰ１は、出力端子Ｎ
ｏｕｔの電位が基準電位ＶＬＲよりも低くされるとＭＯ
ＳトランジスタＱ５０のコンダクタンスを大きく（オン
抵抗を小さく）し、出力端子Ｎｏｕｔの電位が基準電位
ＶＬＲよりも高くされるとＭＯＳトランジスタＱ５０の
コンダクタンスを小さく（オン抵抗を大きく）して、出
力端子Ｎｏｕｔの電圧を基準電圧ＶＬＲに保つように負
帰還制御を行う。このようにして出力端子Ｎｏｕｔに形
成された電圧が降圧電圧ＶＤＬとされる。特にＭＯＳト
ランジスタＱ５０と抵抗Ｒ１と直列回路に流れる貫通電
流を最小限に抑えるために抵抗Ｒ１の値は非常に大きな
値にされている。前記負帰還制御において、高抵抗Ｒ１
を介して出力端子Ｎｏｕｔに流れる電流は実質的に無視
し得る程少なくされている。尚、基準電圧ＶＬＲは例え
ば図示しない公知の基準電圧発生回路によって形成され
る制御電圧であり、例えば２．２Ｖとされる。
【００５２】ここで、外部電源電圧ＶＤＤは例えば３．
３Ｖとされるが、利用可能な電源電圧には通例±１０％
程度の許容範囲を容認している。したがって、外部電源
電圧ＶＤＤとしてその許容範囲における下限のレベルが
供給される場合においてもセンスアンプ３の過渡応答動
作の高速化を図れるように、前記制御信号φＳＡ１Ｂの
アクティブ期間（オーバドライブ時間ＯＤＴ）を設定し
なければならない。したがって、そのような観点だけで
前記オーバドライブ時間が固定されると、供給される外
部電源電圧ＶＤＤが許容範囲の上限のレベルであった
り、電源電圧ＶＤＤ側の動作マージンテストなどのため
に特に高い外部電源電圧ＶＤＤが供給された場合などに
は、センスアンプ３の動作電源が外部電源電圧ＶＤＤか
ら降圧電圧ＶＤＬに切換えられたときに、ドライブライ
ンＳＤＰから降圧回路１の出力端子Ｎｏｕｔに向けて電
流が逆流することになる。逆流した電流は、前述のよう
に高抵抗Ｒ１を介して接地電位ＶＳＳに即座にディスチ
ャージさせることは期待できない。ドライブラインＳＤ
Ｐからの逆流電流は降圧電圧ＶＤＬのレベルを徐々に上
昇させ、それに伴って相補データ線のプリチャージレベ
ル（ＶＤＬ／２）を上昇させることになる。
３Ｖとされるが、利用可能な電源電圧には通例±１０％
程度の許容範囲を容認している。したがって、外部電源
電圧ＶＤＤとしてその許容範囲における下限のレベルが
供給される場合においてもセンスアンプ３の過渡応答動
作の高速化を図れるように、前記制御信号φＳＡ１Ｂの
アクティブ期間（オーバドライブ時間ＯＤＴ）を設定し
なければならない。したがって、そのような観点だけで
前記オーバドライブ時間が固定されると、供給される外
部電源電圧ＶＤＤが許容範囲の上限のレベルであった
り、電源電圧ＶＤＤ側の動作マージンテストなどのため
に特に高い外部電源電圧ＶＤＤが供給された場合などに
は、センスアンプ３の動作電源が外部電源電圧ＶＤＤか
ら降圧電圧ＶＤＬに切換えられたときに、ドライブライ
ンＳＤＰから降圧回路１の出力端子Ｎｏｕｔに向けて電
流が逆流することになる。逆流した電流は、前述のよう
に高抵抗Ｒ１を介して接地電位ＶＳＳに即座にディスチ
ャージさせることは期待できない。ドライブラインＳＤ
Ｐからの逆流電流は降圧電圧ＶＤＬのレベルを徐々に上
昇させ、それに伴って相補データ線のプリチャージレベ
ル（ＶＤＬ／２）を上昇させることになる。
【００５３】この例においては、そのようなドライブラ
インＳＤＰから降圧回路１に向けて電流が逆流するよう
な過剰なオーバドライブを阻止するように、オーバドラ
イブ時間ＯＤＴを電源電圧ＶＤＤのレベルに応じて可変
に制御するものである。
インＳＤＰから降圧回路１に向けて電流が逆流するよう
な過剰なオーバドライブを阻止するように、オーバドラ
イブ時間ＯＤＴを電源電圧ＶＤＤのレベルに応じて可変
に制御するものである。
【００５４】そのためのタイミング形成回路は図１に示
されるタイミングコントローラＴＧの一部として示され
る。すなわち、前記センスアンプ３の活性化期間を規定
する制御信号φＳＡＥＢのローレベル期間において、最
初に前記制御信号φＳＡ１Ｂを活性化し、次いで前記制
御信号φＳＡ２Ｂを活性化するように、双方の制御信号
φＳＡ１Ｂ，φＳＡ２Ｂを相補的に変化させるため、そ
れぞれ２入力形式のナンドゲート１０とノアゲート１１
が設けられ、ナンドゲート１０とノアゲート１１の一方
の入力端子が相互に結合され、ナンドゲート１０の当該
一方の入力端子と他方入力端子との間には、奇数個のＣ
ＭＯＳインバータＩＮＶ０〜ＩＮＶｉ（ｉ＝２ｎ−１）
を直列接続した遅延回路１２が配置される。図４には遅
延回路の具体的な一例回路が示されている。前記ナンド
ゲート１０の他方の入力端子にはＣＭＯＳインバータ１
３を介して制御信号φＳＡＥＢが供給され、ノアゲート
１１の他方の入力端子には制御信号φＳＡＥＢが供給さ
れる。制御信号φＳＡ１Ｂは前記ナンドゲート１０から
出力され、制御信号φＳＡ２Ｂはノアゲート１１の出力
をＣＭＯＳインバータ１４で反転して形成される。制御
信号φＳＡＮは前記制御信号φＳＡＥＢを直列３段のＣ
ＭＯＳインバータ１５，１６，１７を通して形成され
る。
されるタイミングコントローラＴＧの一部として示され
る。すなわち、前記センスアンプ３の活性化期間を規定
する制御信号φＳＡＥＢのローレベル期間において、最
初に前記制御信号φＳＡ１Ｂを活性化し、次いで前記制
御信号φＳＡ２Ｂを活性化するように、双方の制御信号
φＳＡ１Ｂ，φＳＡ２Ｂを相補的に変化させるため、そ
れぞれ２入力形式のナンドゲート１０とノアゲート１１
が設けられ、ナンドゲート１０とノアゲート１１の一方
の入力端子が相互に結合され、ナンドゲート１０の当該
一方の入力端子と他方入力端子との間には、奇数個のＣ
ＭＯＳインバータＩＮＶ０〜ＩＮＶｉ（ｉ＝２ｎ−１）
を直列接続した遅延回路１２が配置される。図４には遅
延回路の具体的な一例回路が示されている。前記ナンド
ゲート１０の他方の入力端子にはＣＭＯＳインバータ１
３を介して制御信号φＳＡＥＢが供給され、ノアゲート
１１の他方の入力端子には制御信号φＳＡＥＢが供給さ
れる。制御信号φＳＡ１Ｂは前記ナンドゲート１０から
出力され、制御信号φＳＡ２Ｂはノアゲート１１の出力
をＣＭＯＳインバータ１４で反転して形成される。制御
信号φＳＡＮは前記制御信号φＳＡＥＢを直列３段のＣ
ＭＯＳインバータ１５，１６，１７を通して形成され
る。
【００５５】タイミングコントローラＴＧに含まれる回
路の動作電源は外部電源電圧ＶＤＤと接地電位ＶＳＳで
ある。前記遅延回路１２に含まれるＣＭＯＳインバータ
ＩＮＶ０〜ＩＮｉの直列段数は、外部電源電圧ＶＤＤが
その許容範囲の下限レベルである場合にもセンスアンプ
３の過渡応答動作の高速化を図るに充分なオーバドライ
ブ時間ＯＤＴが得られるように決定される。ここで、オ
ーバドライブ時間ＯＤＴを規定する前記遅延回路１２の
ＣＭＯＳインバータＩＮＶ０〜ＩＮｉは、図４に示され
るようにその電源電圧として外部電源電圧ＶＤＤを受け
る。各インバータは、その動作電源電圧が高い程、過渡
応答時間が短くされるので、外部電源電圧（ＶＤＤ）が
低いときはオーバドライブ時間が相対的に長くされ、外
部電源電圧（ＶＤＤ）が高いときはオーバドライブ時間
が相対的に短くされる。このように遅延回路の遅延時間
が外部電源電圧（ＶＤＤ）に対して負の依存性を持つ。
したがって、供給される外部電源電圧ＶＤＤが許容範囲
の上限のレベルであったり、電源電圧ＶＤＤ側の動作マ
ージンテストなどのために特に高い外部電源電圧ＶＤＤ
が供給された場合には、遅延回路１２の遅延時間は相対
的に短くされる。換言すれば、オーバドライブ時間ＯＤ
Ｔが相対的に短くされ、相対的にレベルの高い外部電源
電圧ＶＤＤがＭＯＳトランジスタＱ４１を介してドライ
ブラインＳＤＰに供給される時間が短くされる。これに
より、相対的にレベルの高い外部電源電圧ＶＤＤによっ
てセンスアンプ３が過剰にオーバドライブされることを
防止することができる。
路の動作電源は外部電源電圧ＶＤＤと接地電位ＶＳＳで
ある。前記遅延回路１２に含まれるＣＭＯＳインバータ
ＩＮＶ０〜ＩＮｉの直列段数は、外部電源電圧ＶＤＤが
その許容範囲の下限レベルである場合にもセンスアンプ
３の過渡応答動作の高速化を図るに充分なオーバドライ
ブ時間ＯＤＴが得られるように決定される。ここで、オ
ーバドライブ時間ＯＤＴを規定する前記遅延回路１２の
ＣＭＯＳインバータＩＮＶ０〜ＩＮｉは、図４に示され
るようにその電源電圧として外部電源電圧ＶＤＤを受け
る。各インバータは、その動作電源電圧が高い程、過渡
応答時間が短くされるので、外部電源電圧（ＶＤＤ）が
低いときはオーバドライブ時間が相対的に長くされ、外
部電源電圧（ＶＤＤ）が高いときはオーバドライブ時間
が相対的に短くされる。このように遅延回路の遅延時間
が外部電源電圧（ＶＤＤ）に対して負の依存性を持つ。
したがって、供給される外部電源電圧ＶＤＤが許容範囲
の上限のレベルであったり、電源電圧ＶＤＤ側の動作マ
ージンテストなどのために特に高い外部電源電圧ＶＤＤ
が供給された場合には、遅延回路１２の遅延時間は相対
的に短くされる。換言すれば、オーバドライブ時間ＯＤ
Ｔが相対的に短くされ、相対的にレベルの高い外部電源
電圧ＶＤＤがＭＯＳトランジスタＱ４１を介してドライ
ブラインＳＤＰに供給される時間が短くされる。これに
より、相対的にレベルの高い外部電源電圧ＶＤＤによっ
てセンスアンプ３が過剰にオーバドライブされることを
防止することができる。
【００５６】このように、遅延回路を構成するインバー
タの電源電圧としてオーバードライブ用の電圧（ＶＤ
Ｄ）を用いることにより、簡単な構成で確実にオーバー
ドライブ時間を制御することができる。
タの電源電圧としてオーバードライブ用の電圧（ＶＤ
Ｄ）を用いることにより、簡単な構成で確実にオーバー
ドライブ時間を制御することができる。
【００５７】センスアンプ３に対するオーバドライブが
過剰になることを防止できることにより、多数のセンス
アンプ３から降圧回路１に向けて電流が逆流する事態の
発生を阻止でき、これによって、降圧電圧ＶＤＬが不所
望にレベル上昇される事態を防止できる。したがって、
動作電圧の低電圧化に向けられた回路の信頼性が、降圧
電圧ＶＤＬが不所望にレベル上昇されることによって低
下される事態を阻止することができる。例えば、センス
アンプ３の増幅動作によるデータ線の到達電圧が、降圧
電圧ＶＤＬのレベル上昇によって高くされることによ
り、ワード線の選択レベルとデータ線のハイレベルとの
電位差が小さくなって、メモリセルへのハイレベル書込
みにおいて蓄積容量ＳＣにはデータ線の当該ハイレベル
の電圧を印加することができなくなることを防止でき
る。また、前記降圧電圧ＶＤＬの不所望なレベル上昇に
よってセンスアンプ３によるデータ線の到達電圧が上昇
されれば、それに応じて、チップ非選択期間にイコライ
ズされるデータ線の初期的なレベルであるプリチャージ
レベルも上昇し、そのような状態で書き込まれたデータ
が読み出された場合、プリチャージレベルに対するハイ
レベルの読み出し電圧マージンも小さくされてしまうこ
とも防止できる。さらに、ワード線選択レベルを形成す
る昇圧回路２が前記降圧電圧ＶＤＬを利用する場合に
は、降圧電圧ＶＤＬの不所望なレベル上昇はワード線選
択レベルＶＰＰを上昇させてメモリセルＭＣの選択ＭＯ
ＳトランジスタＱ１のゲート酸化膜を破損させるという
虞も生じさせない。
過剰になることを防止できることにより、多数のセンス
アンプ３から降圧回路１に向けて電流が逆流する事態の
発生を阻止でき、これによって、降圧電圧ＶＤＬが不所
望にレベル上昇される事態を防止できる。したがって、
動作電圧の低電圧化に向けられた回路の信頼性が、降圧
電圧ＶＤＬが不所望にレベル上昇されることによって低
下される事態を阻止することができる。例えば、センス
アンプ３の増幅動作によるデータ線の到達電圧が、降圧
電圧ＶＤＬのレベル上昇によって高くされることによ
り、ワード線の選択レベルとデータ線のハイレベルとの
電位差が小さくなって、メモリセルへのハイレベル書込
みにおいて蓄積容量ＳＣにはデータ線の当該ハイレベル
の電圧を印加することができなくなることを防止でき
る。また、前記降圧電圧ＶＤＬの不所望なレベル上昇に
よってセンスアンプ３によるデータ線の到達電圧が上昇
されれば、それに応じて、チップ非選択期間にイコライ
ズされるデータ線の初期的なレベルであるプリチャージ
レベルも上昇し、そのような状態で書き込まれたデータ
が読み出された場合、プリチャージレベルに対するハイ
レベルの読み出し電圧マージンも小さくされてしまうこ
とも防止できる。さらに、ワード線選択レベルを形成す
る昇圧回路２が前記降圧電圧ＶＤＬを利用する場合に
は、降圧電圧ＶＤＬの不所望なレベル上昇はワード線選
択レベルＶＰＰを上昇させてメモリセルＭＣの選択ＭＯ
ＳトランジスタＱ１のゲート酸化膜を破損させるという
虞も生じさせない。
【００５８】図３にはセンスアンプ制御のための制御信
号φＳＡＮ，φＳＡ１Ｂ，φＳＡ２Ｂを生成する回路の
別の例が示される。同図に示される回路は、２入力ノア
ゲート２０の一方の入力端子に前記制御信号φＳＡＥＢ
が供給され、当該ノアゲート２０の一方の入力端子と他
方の入力端子との間にオーバドライブ時間を決定するた
めの遅延回路２１が配置されている。前記制御信号φＳ
ＡＮは制御信号φＳＡＥＢをＣＭＯＳインバータ２２に
て反転して形成され、制御信号φＳＡ１Ｂはノアゲート
２０の出力をＣＭＯＳインバータ２３にて反転して形成
され、制御信号φＳＡ２Ｂは遅延回路２１の出力をＣＭ
ＯＳインバータ２４にて反転して形成される。同図に示
される論理構成によっても図２に示される波形の制御信
号φＳＡＮ，φＳＡ１Ｂ，φＳＡ２Ｂを基本的に形成す
ることができる。特に図３の場合、前記遅延回路２１は
奇数段のＣＭＯＳインバータＩＮＶ０，ＩＮＶ１，ＩＮ
Ｖ３とＣＲ遅延回路２５との直列回路によって構成され
る。ＣＲ遅延回路２５は容量素子や抵抗素子のような受
動回路素子から構成される遅延要素であり、ＣＭＯＳイ
ンバータとは相違され、その遅延時間は電源電圧に対し
て負の依存性を持っていない。図１に示される遅延回路
１２のようにＣＭＯＳインバータだけで構成した場合に
遅延時間の電源電圧依存性が大き過ぎて不都合な場合
に、図３のように遅延時間に電源電圧依存性のないＣＲ
遅延回路とＣＭＯＳインバータとを組み合わせて遅延回
路を構成することが得策とされる。尚、図１の論理構成
においても図３の遅延回路２１を採用することは当然可
能である。
号φＳＡＮ，φＳＡ１Ｂ，φＳＡ２Ｂを生成する回路の
別の例が示される。同図に示される回路は、２入力ノア
ゲート２０の一方の入力端子に前記制御信号φＳＡＥＢ
が供給され、当該ノアゲート２０の一方の入力端子と他
方の入力端子との間にオーバドライブ時間を決定するた
めの遅延回路２１が配置されている。前記制御信号φＳ
ＡＮは制御信号φＳＡＥＢをＣＭＯＳインバータ２２に
て反転して形成され、制御信号φＳＡ１Ｂはノアゲート
２０の出力をＣＭＯＳインバータ２３にて反転して形成
され、制御信号φＳＡ２Ｂは遅延回路２１の出力をＣＭ
ＯＳインバータ２４にて反転して形成される。同図に示
される論理構成によっても図２に示される波形の制御信
号φＳＡＮ，φＳＡ１Ｂ，φＳＡ２Ｂを基本的に形成す
ることができる。特に図３の場合、前記遅延回路２１は
奇数段のＣＭＯＳインバータＩＮＶ０，ＩＮＶ１，ＩＮ
Ｖ３とＣＲ遅延回路２５との直列回路によって構成され
る。ＣＲ遅延回路２５は容量素子や抵抗素子のような受
動回路素子から構成される遅延要素であり、ＣＭＯＳイ
ンバータとは相違され、その遅延時間は電源電圧に対し
て負の依存性を持っていない。図１に示される遅延回路
１２のようにＣＭＯＳインバータだけで構成した場合に
遅延時間の電源電圧依存性が大き過ぎて不都合な場合
に、図３のように遅延時間に電源電圧依存性のないＣＲ
遅延回路とＣＭＯＳインバータとを組み合わせて遅延回
路を構成することが得策とされる。尚、図１の論理構成
においても図３の遅延回路２１を採用することは当然可
能である。
【００５９】上記した例は一例であり、本発明の要旨を
逸脱しない範囲において種々変更可能であることは言う
までもない。例えば、降圧ユニット１０における電流源
はオペアンプを利用して負帰還制御する構成に限定され
ない。また、ＤＲＡＭのメモリマット構成、マット選択
の論理構成、データの並列入出力ビット数等は上記実施
例に限定されず適宜変更可能である。また、センスアン
プ制御のための制御信号φＳＡＮ，φＳＡ１Ｂ，φＳＡ
２Ｂを生成する回路の論理構成は図１及び図３に限定さ
れず適宜変更可能である。遅延手段としてもＭＯＳ回路
はＣＮＯＳインバータに限定されず、ナンド、ノア等の
論理ゲートによって構成することができる。遅延時間が
電源電圧に対して負の依存性を有する回路はＭＯＳトラ
ンジスタだけを有する回路に限定されず、バイポーラト
ランジスタなどその他の回路素子を含んで構成すること
も可能である。
逸脱しない範囲において種々変更可能であることは言う
までもない。例えば、降圧ユニット１０における電流源
はオペアンプを利用して負帰還制御する構成に限定され
ない。また、ＤＲＡＭのメモリマット構成、マット選択
の論理構成、データの並列入出力ビット数等は上記実施
例に限定されず適宜変更可能である。また、センスアン
プ制御のための制御信号φＳＡＮ，φＳＡ１Ｂ，φＳＡ
２Ｂを生成する回路の論理構成は図１及び図３に限定さ
れず適宜変更可能である。遅延手段としてもＭＯＳ回路
はＣＮＯＳインバータに限定されず、ナンド、ノア等の
論理ゲートによって構成することができる。遅延時間が
電源電圧に対して負の依存性を有する回路はＭＯＳトラ
ンジスタだけを有する回路に限定されず、バイポーラト
ランジスタなどその他の回路素子を含んで構成すること
も可能である。
【００６０】図５にはセンスアンプ３のドライブライン
ＳＤＮ，ＳＤＰへ動作電源を供給するための他の例に係
る回路が示される。図５と前記図１において、共通する
部分には同一符号が付されている。
ＳＤＮ，ＳＤＰへ動作電源を供給するための他の例に係
る回路が示される。図５と前記図１において、共通する
部分には同一符号が付されている。
【００６１】ドライブラインＳＤＮはＮチャンネル型Ｍ
ＯＳトランジスタＱ９とＱ１０の共通ドレインに結合さ
れ、ドライブラインＳＤＰはＰチャンネル型ＭＯＳトラ
ンジスタＱ１３とＱ１４の共通ドレインに結合される。
同図には代表的に１列分のセンスアンプ３が示されてい
るが、図に代表的に示されているドライブラインＳＤ
Ｎ，ＳＤＰは本実施例のＤＲＡＭに含まれる全てのセン
スアンプ３のためのドライブラインＳＤＮ，ＳＤＰを総
称している。ドライブラインＳＤＮには、制御信号φＳ
ＡＮにてスイッチ制御されるＮチャンネル型ＭＯＳトラ
ンジスタＱ４０を介して接地電位ＶＳＳが供給される。
ドライブラインＳＤＰには、制御信号φＳＡＰ１Ｂにて
スイッチ制御されるＰチャンネル型ＭＯＳトランジスタ
Ｑ４１を介して外部電源電圧ＶＤＤが供給され、また、
制御信号φＳＡＮ２にてスイッチ制御されるＮチャンネ
ル型ＭＯＳトランジスタＱ４２’を介して降圧電圧ＶＤ
Ｌが供給される。制御信号φＳＡＮ，φＳＡＰ１Ｂ，φ
ＳＡＮ２は前記タイミングコントローラＴＧから出力さ
れる。
ＯＳトランジスタＱ９とＱ１０の共通ドレインに結合さ
れ、ドライブラインＳＤＰはＰチャンネル型ＭＯＳトラ
ンジスタＱ１３とＱ１４の共通ドレインに結合される。
同図には代表的に１列分のセンスアンプ３が示されてい
るが、図に代表的に示されているドライブラインＳＤ
Ｎ，ＳＤＰは本実施例のＤＲＡＭに含まれる全てのセン
スアンプ３のためのドライブラインＳＤＮ，ＳＤＰを総
称している。ドライブラインＳＤＮには、制御信号φＳ
ＡＮにてスイッチ制御されるＮチャンネル型ＭＯＳトラ
ンジスタＱ４０を介して接地電位ＶＳＳが供給される。
ドライブラインＳＤＰには、制御信号φＳＡＰ１Ｂにて
スイッチ制御されるＰチャンネル型ＭＯＳトランジスタ
Ｑ４１を介して外部電源電圧ＶＤＤが供給され、また、
制御信号φＳＡＮ２にてスイッチ制御されるＮチャンネ
ル型ＭＯＳトランジスタＱ４２’を介して降圧電圧ＶＤ
Ｌが供給される。制御信号φＳＡＮ，φＳＡＰ１Ｂ，φ
ＳＡＮ２は前記タイミングコントローラＴＧから出力さ
れる。
【００６２】制御信号φＳＡＮ，φＳＡＰ１Ｂ，φＳＡ
Ｎ２を形成する回路は図１に示されるタイミングコント
ローラＴＧの一部として示される。すなわち、前記セン
スアンプ３の活性化期間を規定する制御信号φＳＡＥＢ
（タイミングコントローラＴＧの内部制御信号であって
図１には図示されていない）のローレベル期間におい
て、最初に前記制御信号φＳＡＰ１Ｂを活性化し、次い
で前記制御信号φＳＡＮ２を活性化するように、それぞ
れ２入力形式のナンドゲート１０とノアゲート１１が設
けられ、ナンドゲート１０とノアゲート１１の一方の入
力端子が相互に結合され、ナンドゲート１０の当該一方
の入力端子と他方入力端子との間には、奇数個のＣＭＯ
ＳインバータＩＮＶ０〜ＩＮＶｉ（ｉ＝２ｎ−１）を直
列接続した遅延回路１２が配置される。前記ナンドゲー
ト１０の他方の入力端子にはＣＭＯＳインバータ１３を
介して制御信号φＳＡＥＢが供給され、ノアゲート１１
の他方の入力端子には制御信号φＳＡＥＢが供給され
る。制御信号φＳＡＰ１Ｂは前記ナンドゲート１０から
出力され、制御信号φＳＡＮは前記制御信号φＳＡＥＢ
を直列３段のＣＭＯＳインバータ１５，１６，１７を通
して形成される。前記ノアゲート１１の出力φＳＡ２は
レベル変換回路６に供給され、レベル変換回路６の出力
が前記制御信号φＳＡＮ２とされる。
Ｎ２を形成する回路は図１に示されるタイミングコント
ローラＴＧの一部として示される。すなわち、前記セン
スアンプ３の活性化期間を規定する制御信号φＳＡＥＢ
（タイミングコントローラＴＧの内部制御信号であって
図１には図示されていない）のローレベル期間におい
て、最初に前記制御信号φＳＡＰ１Ｂを活性化し、次い
で前記制御信号φＳＡＮ２を活性化するように、それぞ
れ２入力形式のナンドゲート１０とノアゲート１１が設
けられ、ナンドゲート１０とノアゲート１１の一方の入
力端子が相互に結合され、ナンドゲート１０の当該一方
の入力端子と他方入力端子との間には、奇数個のＣＭＯ
ＳインバータＩＮＶ０〜ＩＮＶｉ（ｉ＝２ｎ−１）を直
列接続した遅延回路１２が配置される。前記ナンドゲー
ト１０の他方の入力端子にはＣＭＯＳインバータ１３を
介して制御信号φＳＡＥＢが供給され、ノアゲート１１
の他方の入力端子には制御信号φＳＡＥＢが供給され
る。制御信号φＳＡＰ１Ｂは前記ナンドゲート１０から
出力され、制御信号φＳＡＮは前記制御信号φＳＡＥＢ
を直列３段のＣＭＯＳインバータ１５，１６，１７を通
して形成される。前記ノアゲート１１の出力φＳＡ２は
レベル変換回路６に供給され、レベル変換回路６の出力
が前記制御信号φＳＡＮ２とされる。
【００６３】前記レベル変換回路６は、入力信号の信号
振幅を拡大して出力に伝達する回路であり、Ｐチャンネ
ル型ＭＯＳトランジスタＱ６０、Ｑ６１とＮチャネル型
ＭＯＳトランジスタＱ６２との直列回路と、Ｐチャンネ
ル型ＭＯＳトランジスタＱ６３、Ｑ６４とＮチャネル型
ＭＯＳトランジスタＱ６５との直列回路とが、昇圧電圧
ＶＰＰと接地電位ＶＳＳとの間に並列配置されている。
ＭＯＳトランジスタＱ６１，Ｑ６２のゲートには入力信
号φＳＡ２が供給され、ＭＯＳトランジスタＱ６４，Ｑ
６５のゲートには入力信号φＳＡ２がＣＭＯＳインバー
タ１８にて反転され供給される。ＭＯＳトランジスタＱ
６１とＱ６２の結合点はＭＯＳトランジスタＱ６３のゲ
ートに、ＭＯＳトランジスタＱ６４とＱ６５の結合点は
ＭＯＳトランジスタＱ６０のゲートに結合される。入力
信号φＳＡ２の信号振幅は接地電位ＶＳＳと電源電圧Ｖ
ＤＤとの電位差とされる。すなわち、ノアゲート１１の
動作電源はＶＤＤ，ＶＳＳとされる。制御信号φＳＡ２
が電源電圧ＶＤＤのレベルにされているときは、ＭＯＳ
トランジスタＱ６２のオン状態、ＭＯＳトランジスタ６
５のオフ状態、ＭＯＳトランジスタＱ６３，Ｑ６４のオ
ン状態によって、制御信号φＳＡＮ２は昇圧電圧ＶＰＰ
のレベルにされる。制御信号φＳＡ２が接地電位ＶＳＳ
のレベルにされると、ＭＯＳトランジスタＱ６２のオフ
状態、ＭＯＳトランジスタ６５のオン状態、ＭＯＳトラ
ンジスタＱ６０，Ｑ６１のオン状態、ＭＯＳトランジス
タＱ６３のオフ状態によって、制御信号φＳＡＮ２は接
地電位ＶＳＳのレベルにされる。したがって、信号振幅
が接地電位ＶＳＳと電源電圧ＶＤＤとの電位差とされる
入力信号φＳＡ２は、信号振幅が接地電位ＶＳＳと前記
昇圧電圧ＶＰＰとの電位差とされる出力信号φＳＡＮ２
に変換され、双方の信号φＳＡ２，φＳＡＮ２の論理値
は一致されている。昇圧電圧ＶＰＰは例えば４．０Ｖと
される。
振幅を拡大して出力に伝達する回路であり、Ｐチャンネ
ル型ＭＯＳトランジスタＱ６０、Ｑ６１とＮチャネル型
ＭＯＳトランジスタＱ６２との直列回路と、Ｐチャンネ
ル型ＭＯＳトランジスタＱ６３、Ｑ６４とＮチャネル型
ＭＯＳトランジスタＱ６５との直列回路とが、昇圧電圧
ＶＰＰと接地電位ＶＳＳとの間に並列配置されている。
ＭＯＳトランジスタＱ６１，Ｑ６２のゲートには入力信
号φＳＡ２が供給され、ＭＯＳトランジスタＱ６４，Ｑ
６５のゲートには入力信号φＳＡ２がＣＭＯＳインバー
タ１８にて反転され供給される。ＭＯＳトランジスタＱ
６１とＱ６２の結合点はＭＯＳトランジスタＱ６３のゲ
ートに、ＭＯＳトランジスタＱ６４とＱ６５の結合点は
ＭＯＳトランジスタＱ６０のゲートに結合される。入力
信号φＳＡ２の信号振幅は接地電位ＶＳＳと電源電圧Ｖ
ＤＤとの電位差とされる。すなわち、ノアゲート１１の
動作電源はＶＤＤ，ＶＳＳとされる。制御信号φＳＡ２
が電源電圧ＶＤＤのレベルにされているときは、ＭＯＳ
トランジスタＱ６２のオン状態、ＭＯＳトランジスタ６
５のオフ状態、ＭＯＳトランジスタＱ６３，Ｑ６４のオ
ン状態によって、制御信号φＳＡＮ２は昇圧電圧ＶＰＰ
のレベルにされる。制御信号φＳＡ２が接地電位ＶＳＳ
のレベルにされると、ＭＯＳトランジスタＱ６２のオフ
状態、ＭＯＳトランジスタ６５のオン状態、ＭＯＳトラ
ンジスタＱ６０，Ｑ６１のオン状態、ＭＯＳトランジス
タＱ６３のオフ状態によって、制御信号φＳＡＮ２は接
地電位ＶＳＳのレベルにされる。したがって、信号振幅
が接地電位ＶＳＳと電源電圧ＶＤＤとの電位差とされる
入力信号φＳＡ２は、信号振幅が接地電位ＶＳＳと前記
昇圧電圧ＶＰＰとの電位差とされる出力信号φＳＡＮ２
に変換され、双方の信号φＳＡ２，φＳＡＮ２の論理値
は一致されている。昇圧電圧ＶＰＰは例えば４．０Ｖと
される。
【００６４】図６には図５の回路構成によってドライブ
ラインＳＤＮ，ＳＤＰに動作電源を供給するときための
制御信号φＳＡＮ，φＳＡＰ１Ｂ，φＳＡＮ２の波形が
示される。
ラインＳＤＮ，ＳＤＰに動作電源を供給するときための
制御信号φＳＡＮ，φＳＡＰ１Ｂ，φＳＡＮ２の波形が
示される。
【００６５】センスアンプ３の活性化期間を規定する制
御信号φＳＡＥＢがローレベルのアクティブレベルに変
化されると、先ず、制御信号φＳＡＰ１Ｂがローレベル
（接地電位ＶＳＳのレベル）に変化されてＭＯＳトラン
ジスタＱ４１を介してドライブラインＳＤＰに電源電圧
ＶＤＤが供給される。これにより、センスアンプ３のＰ
チャンネル型ＭＯＳトランジスタＱ１３，Ｑ１４に供給
される電流は比較的大きいため、メモリセルの選択動作
によって相補データ線ＤＬ０，ＤＬ０Ｂに現れる微少電
位差は速やかに増幅される。次いで、制御信号φＳＡＰ
１Ｂがハイレベル（電源電圧ＶＤＤのレベル）に反転さ
れると共に制御信号φＳＡＮ２がハイレベル（昇圧電圧
ＶＰＰのレベル）にされることにより、ＭＯＳトランジ
スタＱ４２’を介してドライブラインＳＤＰに降圧電圧
ＶＤＬが供給される。制御信号φＳＡＮは制御信号φＳ
ＡＥＢのローレベル期間に同期してハイレベルにされ
る。これにより、センスアンプ３によって駆動される相
補データ線の到達レベルは、一方が接地電位ＶＳＳ、他
方が降圧電圧ＶＤＬに規定される。
御信号φＳＡＥＢがローレベルのアクティブレベルに変
化されると、先ず、制御信号φＳＡＰ１Ｂがローレベル
（接地電位ＶＳＳのレベル）に変化されてＭＯＳトラン
ジスタＱ４１を介してドライブラインＳＤＰに電源電圧
ＶＤＤが供給される。これにより、センスアンプ３のＰ
チャンネル型ＭＯＳトランジスタＱ１３，Ｑ１４に供給
される電流は比較的大きいため、メモリセルの選択動作
によって相補データ線ＤＬ０，ＤＬ０Ｂに現れる微少電
位差は速やかに増幅される。次いで、制御信号φＳＡＰ
１Ｂがハイレベル（電源電圧ＶＤＤのレベル）に反転さ
れると共に制御信号φＳＡＮ２がハイレベル（昇圧電圧
ＶＰＰのレベル）にされることにより、ＭＯＳトランジ
スタＱ４２’を介してドライブラインＳＤＰに降圧電圧
ＶＤＬが供給される。制御信号φＳＡＮは制御信号φＳ
ＡＥＢのローレベル期間に同期してハイレベルにされ
る。これにより、センスアンプ３によって駆動される相
補データ線の到達レベルは、一方が接地電位ＶＳＳ、他
方が降圧電圧ＶＤＬに規定される。
【００６６】このとき、ＭＯＳトランジスタＱ４２’は
Ｎチャンネル型であり、それをオン状態に制御する制御
信号φＳＡＮ２のハイレベルは、そのドレイン電圧（降
圧電圧ＶＤＬ）よりも大きな電圧、例えばワード線昇圧
電圧ＶＰＰとされているから、当該ＭＯＳトランジスタ
Ｑ４２’のゲートソース間電圧は比較的大きくされてい
る。また、キャリア移動度はＰチャンネル型ＭＯＳトラ
ンジスタに比べてＮチャンネル型ＭＯＳトランジスタの
方が３倍程度大きい。したっがて、図１の実施例のよう
にＰチャンネル型ＭＯＳトランジスタＱ４２を用いて、
接地電位ＶＳＳにてそれをオン状態に制御する場合に比
べて、ＭＯＳトランジスタＱ４２’に比較的大きな電流
供給能力を得ることができる。その結果、動作電圧が低
電圧化された状況においてもセンスアンプ３を高速動作
させることができる。
Ｎチャンネル型であり、それをオン状態に制御する制御
信号φＳＡＮ２のハイレベルは、そのドレイン電圧（降
圧電圧ＶＤＬ）よりも大きな電圧、例えばワード線昇圧
電圧ＶＰＰとされているから、当該ＭＯＳトランジスタ
Ｑ４２’のゲートソース間電圧は比較的大きくされてい
る。また、キャリア移動度はＰチャンネル型ＭＯＳトラ
ンジスタに比べてＮチャンネル型ＭＯＳトランジスタの
方が３倍程度大きい。したっがて、図１の実施例のよう
にＰチャンネル型ＭＯＳトランジスタＱ４２を用いて、
接地電位ＶＳＳにてそれをオン状態に制御する場合に比
べて、ＭＯＳトランジスタＱ４２’に比較的大きな電流
供給能力を得ることができる。その結果、動作電圧が低
電圧化された状況においてもセンスアンプ３を高速動作
させることができる。
【００６７】Ｎチャンネル型ＭＯＳトランジスタＱ４
２’のゲート電圧が仮にドレイン電圧（降圧電圧ＶＤ
Ｌ）と等しい場合には、このＭＯＳトランジスタＱ４
２’のソース電圧はゲート電圧よりもＭＯＳトランジス
タＱ４２’のしきい値電圧分低下される。この電圧低下
を少なくする為に、この発明の実施例では前記ゲート電
圧は前記ドレイン電圧よりも高く設定されている。前記
ゲート電圧をドレイン電圧と前記しきい値電圧との和以
上の電圧にすると、前記しきい値電圧の低下分を完全に
キャンセルできるので、センスアンプに対する低電圧化
された電圧（ＶＤＬ）の供給能力の低下を一層効果的に
防止できる。
２’のゲート電圧が仮にドレイン電圧（降圧電圧ＶＤ
Ｌ）と等しい場合には、このＭＯＳトランジスタＱ４
２’のソース電圧はゲート電圧よりもＭＯＳトランジス
タＱ４２’のしきい値電圧分低下される。この電圧低下
を少なくする為に、この発明の実施例では前記ゲート電
圧は前記ドレイン電圧よりも高く設定されている。前記
ゲート電圧をドレイン電圧と前記しきい値電圧との和以
上の電圧にすると、前記しきい値電圧の低下分を完全に
キャンセルできるので、センスアンプに対する低電圧化
された電圧（ＶＤＬ）の供給能力の低下を一層効果的に
防止できる。
【００６８】例えばＶＳＳ＝０Ｖ、ＶＤＤ＝３．３Ｖ、
ＶＤＬ＝２．２Ｖ、ＶＰＰ＝４．０Ｖとすると、Ｎチャ
ンネル型のＭＯＳトランジスタＱ４２’をＶＰＰ＝４．
０Ｖのゲート電圧でオン状態にするときのゲートソース
間電圧は１．８Ｖとされ、仮にＭＯＳトランジスタＱ４
２’をＰチャンネル型とし０Ｖのゲート電圧でオン状態
にするときのゲートソース間電圧は２．２Ｖとされる。
見かけ上Ｐチャンネル型ＭＯＳトランジスタの方がゲー
トソース間電圧は大きいが、その場合にも、キャリア移
動度の差を考慮すれば、ＭＯＳトランジスタＱ４２’を
Ｎチャンネル型で構成した方が相対的に大きな電流供給
能力を得ることができる。特に、ＭＯＳトランジスタＱ
４２’をＰチャンネル型として接地電位ＶＳＳでオン状
態にする場合、ゲートソース間電圧（ＶＧＳ）＝降圧電
圧ＶＤＬとされ、センスアンプ３の動作電圧が低電圧化
される程、ＶＧＳが小さくされる傾向を採る。これに対
して本実施例のように、Ｎチャンネル型ＭＯＳトランジ
スタＱ４２’を昇圧電圧ＶＰＰでオン状態にする構成に
おいては、Ｎチャンネル型ＭＯＳトランジスタＱ４２’
をオン状態にするためのゲートソース間電圧は当該ＭＯ
ＳトランジスタＱ４２’のゲート酸化膜の耐圧等の要因
に従って決定でき、動作電圧の低電圧化に従ってＶＧＳ
が小さくされる傾向を持たない。したがって、動作電圧
の低電圧化が今後進むと予想される状況においてＭＯＳ
トランジスタＱ４２’をＮチャンネル型としそれを昇圧
電圧にてオン状態に制御する構成は、センスアンプの高
速化への対応に優れている。また、ワード線選択レベル
を形成する昇圧回路２の出力ＶＰＰを利用してＭＯＳト
ランジスタＱ４２’のスイッチ制御信号φＳＡＮ２を生
成することにより、センスアンプ３の動作速度の高速化
に際して回路規模の増大を極力押えることができる。
ＶＤＬ＝２．２Ｖ、ＶＰＰ＝４．０Ｖとすると、Ｎチャ
ンネル型のＭＯＳトランジスタＱ４２’をＶＰＰ＝４．
０Ｖのゲート電圧でオン状態にするときのゲートソース
間電圧は１．８Ｖとされ、仮にＭＯＳトランジスタＱ４
２’をＰチャンネル型とし０Ｖのゲート電圧でオン状態
にするときのゲートソース間電圧は２．２Ｖとされる。
見かけ上Ｐチャンネル型ＭＯＳトランジスタの方がゲー
トソース間電圧は大きいが、その場合にも、キャリア移
動度の差を考慮すれば、ＭＯＳトランジスタＱ４２’を
Ｎチャンネル型で構成した方が相対的に大きな電流供給
能力を得ることができる。特に、ＭＯＳトランジスタＱ
４２’をＰチャンネル型として接地電位ＶＳＳでオン状
態にする場合、ゲートソース間電圧（ＶＧＳ）＝降圧電
圧ＶＤＬとされ、センスアンプ３の動作電圧が低電圧化
される程、ＶＧＳが小さくされる傾向を採る。これに対
して本実施例のように、Ｎチャンネル型ＭＯＳトランジ
スタＱ４２’を昇圧電圧ＶＰＰでオン状態にする構成に
おいては、Ｎチャンネル型ＭＯＳトランジスタＱ４２’
をオン状態にするためのゲートソース間電圧は当該ＭＯ
ＳトランジスタＱ４２’のゲート酸化膜の耐圧等の要因
に従って決定でき、動作電圧の低電圧化に従ってＶＧＳ
が小さくされる傾向を持たない。したがって、動作電圧
の低電圧化が今後進むと予想される状況においてＭＯＳ
トランジスタＱ４２’をＮチャンネル型としそれを昇圧
電圧にてオン状態に制御する構成は、センスアンプの高
速化への対応に優れている。また、ワード線選択レベル
を形成する昇圧回路２の出力ＶＰＰを利用してＭＯＳト
ランジスタＱ４２’のスイッチ制御信号φＳＡＮ２を生
成することにより、センスアンプ３の動作速度の高速化
に際して回路規模の増大を極力押えることができる。
【００６９】図５の例においても、前記図１の実施例と
同様に、遅延回路１２を構成するインバータの電源電圧
としてオーバードライブ用の電圧（ＶＤＤ）を用いるこ
とにより、簡単な構成で確実にオーバードライブ時間を
制御することができる。
同様に、遅延回路１２を構成するインバータの電源電圧
としてオーバードライブ用の電圧（ＶＤＤ）を用いるこ
とにより、簡単な構成で確実にオーバードライブ時間を
制御することができる。
【００７０】したがって図５に示した例によれば、オー
バードライブ技術において、オーバードライブ時間をオ
ーバードライブ用の電圧（ＶＤＤ）に応じて制御できる
と共に、降圧電圧供給用のＭＯＳトランジスタＱ４２’
の電流供給能力が高いから、データ線のレベルを高速か
つ確実に所望のレベルまで増幅することができる。
バードライブ技術において、オーバードライブ時間をオ
ーバードライブ用の電圧（ＶＤＤ）に応じて制御できる
と共に、降圧電圧供給用のＭＯＳトランジスタＱ４２’
の電流供給能力が高いから、データ線のレベルを高速か
つ確実に所望のレベルまで増幅することができる。
【００７１】図７にはセンスアンプ３のドライブライン
ＳＤＰに降圧電圧ＶＤＬを供給するための別の例が示さ
れる。この例では前記ＭＯＳトランジスタＱ４２’に代
えてＰチャンネル型のＭＯＳトランジスタＱ４３を採用
し、それをスイッチ制御する信号振幅を、基板バイアス
電圧ＶＢＢと電源電圧ＶＤＤとの範囲とすることによっ
て、当該ＭＯＳトランジスタＱ４３のゲートソース間電
圧を比較的大きくしようとするものである。図４におい
てＭＯＳトランジスタＱ４３のスイッチング制御信号は
φＳＡＰ２Ｂとされ、その信号振幅は電源電圧ＶＤＤと
基板バイアス電圧ＶＢＢとの間の電位差とされる。
ＳＤＰに降圧電圧ＶＤＬを供給するための別の例が示さ
れる。この例では前記ＭＯＳトランジスタＱ４２’に代
えてＰチャンネル型のＭＯＳトランジスタＱ４３を採用
し、それをスイッチ制御する信号振幅を、基板バイアス
電圧ＶＢＢと電源電圧ＶＤＤとの範囲とすることによっ
て、当該ＭＯＳトランジスタＱ４３のゲートソース間電
圧を比較的大きくしようとするものである。図４におい
てＭＯＳトランジスタＱ４３のスイッチング制御信号は
φＳＡＰ２Ｂとされ、その信号振幅は電源電圧ＶＤＤと
基板バイアス電圧ＶＢＢとの間の電位差とされる。
【００７２】図７において７はレベル変換回路である。
このレベル変換回路７は、前記制御信号φＳＡ２をＣＭ
ＯＳインバータ１９で反転して入力し、入力信号の信号
振幅を拡大して出力に伝達する回路であり、Ｐチャンネ
ル型ＭＯＳトランジスタＱ７０とＮチャネル型ＭＯＳト
ランジスタＱ７１，Ｑ７２との直列回路と、Ｐチャンネ
ル型ＭＯＳトランジスタＱ７３とＮチャネル型ＭＯＳト
ランジスタＱ７４，Ｑ７５との直列回路とが、電源電圧
ＶＤＤと基板バイアス電圧ＶＢＢとの間に並列配置され
ている。ＭＯＳトランジスタＱ７０，Ｑ７１のゲートに
は入力信号φＳＡ２の反転信号が供給され、ＭＯＳトラ
ンジスタＱ７３，Ｑ７４のゲートには入力信号φＳＡ２
がＣＭＯＳインバータ１９，２０を介して供給される。
ＭＯＳトランジスタＱ７０とＱ７１の結合点はＭＯＳト
ランジスタＱ７５のゲートに、ＭＯＳトランジスタＱ７
３とＱ７４の結合点はＭＯＳトランジスタＱ７２のゲー
トに結合される。入力信号φＳＡ２の信号振幅は接地電
位ＶＳＳと電源電圧ＶＤＤとの電位差とされ（インバー
タ１９，２０の動作電源はＶＳＳ，ＶＤＤである）、制
御信号φＳＡ２が電源電圧ＶＤＤのレベルにされている
ときは、ＭＯＳトランジスタＱ７０のオン状態、ＭＯＳ
トランジスタ７３のオフ状態、ＭＯＳトランジスタＱ７
４，Ｑ７５のオン状態によって、制御信号φＳＡＰ２Ｂ
は基板バイアス電圧ＶＢＢのレベルにされる。制御信号
φＳＡ２が接地電位ＶＳＳのレベルにされると、ＭＯＳ
トランジスタＱ７０のオフ状態、ＭＯＳトランジスタ７
１のオン状態、ＭＯＳトランジスタＱ７３，Ｑ７２のオ
ン状態、ＭＯＳトランジスタＱ７５のオフ状態によっ
て、制御信号φＳＡＰ２Ｂは電源電圧ＶＤＤのレベルに
される。したがって、信号振幅が接地電位ＶＳＳと電源
電圧ＶＤＤとの電位差とされ入力信号φＳＡ２は、論理
値が反転されて、信号振幅が基板バイアス電圧ＶＢＢと
電源電圧ＶＤＤとの電位差とされる出力信号φＳＡＰ２
Ｂに変換される。
このレベル変換回路７は、前記制御信号φＳＡ２をＣＭ
ＯＳインバータ１９で反転して入力し、入力信号の信号
振幅を拡大して出力に伝達する回路であり、Ｐチャンネ
ル型ＭＯＳトランジスタＱ７０とＮチャネル型ＭＯＳト
ランジスタＱ７１，Ｑ７２との直列回路と、Ｐチャンネ
ル型ＭＯＳトランジスタＱ７３とＮチャネル型ＭＯＳト
ランジスタＱ７４，Ｑ７５との直列回路とが、電源電圧
ＶＤＤと基板バイアス電圧ＶＢＢとの間に並列配置され
ている。ＭＯＳトランジスタＱ７０，Ｑ７１のゲートに
は入力信号φＳＡ２の反転信号が供給され、ＭＯＳトラ
ンジスタＱ７３，Ｑ７４のゲートには入力信号φＳＡ２
がＣＭＯＳインバータ１９，２０を介して供給される。
ＭＯＳトランジスタＱ７０とＱ７１の結合点はＭＯＳト
ランジスタＱ７５のゲートに、ＭＯＳトランジスタＱ７
３とＱ７４の結合点はＭＯＳトランジスタＱ７２のゲー
トに結合される。入力信号φＳＡ２の信号振幅は接地電
位ＶＳＳと電源電圧ＶＤＤとの電位差とされ（インバー
タ１９，２０の動作電源はＶＳＳ，ＶＤＤである）、制
御信号φＳＡ２が電源電圧ＶＤＤのレベルにされている
ときは、ＭＯＳトランジスタＱ７０のオン状態、ＭＯＳ
トランジスタ７３のオフ状態、ＭＯＳトランジスタＱ７
４，Ｑ７５のオン状態によって、制御信号φＳＡＰ２Ｂ
は基板バイアス電圧ＶＢＢのレベルにされる。制御信号
φＳＡ２が接地電位ＶＳＳのレベルにされると、ＭＯＳ
トランジスタＱ７０のオフ状態、ＭＯＳトランジスタ７
１のオン状態、ＭＯＳトランジスタＱ７３，Ｑ７２のオ
ン状態、ＭＯＳトランジスタＱ７５のオフ状態によっ
て、制御信号φＳＡＰ２Ｂは電源電圧ＶＤＤのレベルに
される。したがって、信号振幅が接地電位ＶＳＳと電源
電圧ＶＤＤとの電位差とされ入力信号φＳＡ２は、論理
値が反転されて、信号振幅が基板バイアス電圧ＶＢＢと
電源電圧ＶＤＤとの電位差とされる出力信号φＳＡＰ２
Ｂに変換される。
【００７３】図７の構成により、ドライブラインＳＤＰ
への降圧電圧ＶＤＬの供給に、Ｐチャンネル型のＭＯＳ
トランジスタＱ４３を採用しても、それをスイッチ制御
する信号振幅を、基板バイアス電圧ＶＢＢと電源電圧Ｖ
ＤＤとの範囲とすることによって、当該ＭＯＳトランジ
スタＱ４３のゲートソース間電圧を比較的大きくでき、
その結果、動作電圧が低電圧化された状況においてもセ
ンスアンプ３を高速動作させることができる。但し、動
作電圧の低電圧化が進む状況において降圧電圧ＶＤＬが
低電圧化されるに従ってＭＯＳトランジスタＱ４３のゲ
ートソース間電圧は小さくされる傾向を持つことにな
る。基板バイアス電圧ＶＢＢとして、基板バイアス電圧
が形成する負電圧を利用することにより、センスアンプ
３の動作速度の高速化に際して回路規模の増大を極力押
えることができる。
への降圧電圧ＶＤＬの供給に、Ｐチャンネル型のＭＯＳ
トランジスタＱ４３を採用しても、それをスイッチ制御
する信号振幅を、基板バイアス電圧ＶＢＢと電源電圧Ｖ
ＤＤとの範囲とすることによって、当該ＭＯＳトランジ
スタＱ４３のゲートソース間電圧を比較的大きくでき、
その結果、動作電圧が低電圧化された状況においてもセ
ンスアンプ３を高速動作させることができる。但し、動
作電圧の低電圧化が進む状況において降圧電圧ＶＤＬが
低電圧化されるに従ってＭＯＳトランジスタＱ４３のゲ
ートソース間電圧は小さくされる傾向を持つことにな
る。基板バイアス電圧ＶＢＢとして、基板バイアス電圧
が形成する負電圧を利用することにより、センスアンプ
３の動作速度の高速化に際して回路規模の増大を極力押
えることができる。
【００７４】上記の例についても、本発明の要旨を逸脱
しない範囲において種々変更可能であることは言うまで
もない。例えば、上記の例ではセンスアンプをオーバド
ライブする場合について説明したが、オーバドライブを
採用しない場合にセンスアンプの高電位側のドライブラ
インに動作電圧を供給するＭＯＳトランジスタに対して
もＱ４２，Ｑ４３に関する構成を同様に採用することが
できる。さらに、オーバドライブを採用する場合にＭＯ
ＳトランジスタＱ４１に対してもＱ４２，Ｑ４３に関す
る構成を同様に採用することができる。また、ＤＲＡＭ
のメモリマット構成、マット選択の論理構成、データの
並列入出力ビット数等は上記実施例に限定されず適宜変
更可能である。また、センスアンプ制御のための制御信
号φＳＡＮ，φＳＡＰ１Ｂ，φＳＡＮ２を生成する回路
の論理構成は図１に限定されず適宜変更可能である。
しない範囲において種々変更可能であることは言うまで
もない。例えば、上記の例ではセンスアンプをオーバド
ライブする場合について説明したが、オーバドライブを
採用しない場合にセンスアンプの高電位側のドライブラ
インに動作電圧を供給するＭＯＳトランジスタに対して
もＱ４２，Ｑ４３に関する構成を同様に採用することが
できる。さらに、オーバドライブを採用する場合にＭＯ
ＳトランジスタＱ４１に対してもＱ４２，Ｑ４３に関す
る構成を同様に採用することができる。また、ＤＲＡＭ
のメモリマット構成、マット選択の論理構成、データの
並列入出力ビット数等は上記実施例に限定されず適宜変
更可能である。また、センスアンプ制御のための制御信
号φＳＡＮ，φＳＡＰ１Ｂ，φＳＡＮ２を生成する回路
の論理構成は図１に限定されず適宜変更可能である。
【００７５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍに適用した場合について説明したが、本発明はそれに
限定されるものではなく、クロック信号に同期動作され
るシンクロナスＤＲＡＭ、擬似スタティックＲＡＭ、さ
らにはマイクロコンピュータ等のデータ処理ＬＳＩにオ
ンチップされたそれらメモリ等、データ伝送のためのレ
シーバ用の差動増幅回路を備えた半導体集積回路等に広
く適用することができる。
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍに適用した場合について説明したが、本発明はそれに
限定されるものではなく、クロック信号に同期動作され
るシンクロナスＤＲＡＭ、擬似スタティックＲＡＭ、さ
らにはマイクロコンピュータ等のデータ処理ＬＳＩにオ
ンチップされたそれらメモリ等、データ伝送のためのレ
シーバ用の差動増幅回路を備えた半導体集積回路等に広
く適用することができる。
【００７６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００７７】すなわち、センスアンプのような差動増幅
回路の駆動方式としてオーバドライブ技術が採用されて
いるとき、オーバドライブ時間を規定する遅延手段の遅
延時間が外部電源電圧に対して負の依存性を持つことに
より、供給される外部電源電圧が許容範囲の上限のレベ
ルであったり、電源電圧側の動作マージンテストなどの
ために特に高い外部電源電圧が供給された場合には、遅
延手段の遅延時間は相対的に短くされ、換言すれば、オ
ーバドライブ時間（ＯＤＴ）が相対的に短くされ、相対
的にレベルの高い外部電源電圧が差動増幅回路のドライ
ブライン（ＳＤＰ）に供給される時間が短くされる。こ
れにより、相対的にレベルの高い外部電源電圧によって
差動増幅回路が過剰にオーバドライブされることを防止
することができる。
回路の駆動方式としてオーバドライブ技術が採用されて
いるとき、オーバドライブ時間を規定する遅延手段の遅
延時間が外部電源電圧に対して負の依存性を持つことに
より、供給される外部電源電圧が許容範囲の上限のレベ
ルであったり、電源電圧側の動作マージンテストなどの
ために特に高い外部電源電圧が供給された場合には、遅
延手段の遅延時間は相対的に短くされ、換言すれば、オ
ーバドライブ時間（ＯＤＴ）が相対的に短くされ、相対
的にレベルの高い外部電源電圧が差動増幅回路のドライ
ブライン（ＳＤＰ）に供給される時間が短くされる。こ
れにより、相対的にレベルの高い外部電源電圧によって
差動増幅回路が過剰にオーバドライブされることを防止
することができる。
【００７８】差動増幅回路に対するオーバドライブが過
剰になることを防止できることにより、多数の差動増幅
回路から降圧回路に向けて電流が逆流する事態の発生を
防止でき、これにより、動作電圧が低電圧化された回
路、例えばＤＲＡＭのメモリアレイに供給される降圧電
圧（ＶＤＬ）が不所望にレベル上昇される事態を防止で
きる。したがって、動作電圧の低電圧化に向けられた回
路の信頼性が、降圧電圧が不所望にレベル上昇されるこ
とによって低下される事態を阻止することができる。例
えば、センスアンプの様な差動増幅回路の増幅動作によ
るデータ線の到達電圧が、降圧電圧の上昇によって高く
されることにより、ワード線の選択レベルとデータ線の
ハイレベルとの電位差が小さくなってメモリセルへのハ
イレベル書込みにおいて蓄積容量にはデータ線の当該ハ
イレベルの電圧を印加することができなくなる事態を防
止できる。また、降圧電圧の不所望なレベル上昇によっ
てセンスアンプのような差動増幅回路によるデータ線の
到達電圧が上昇されれば、それに応じて、イコライズさ
れるデータ線のプリチャージレベルも上昇し、そのよう
な状態で書き込まれたデータが読み出された場合、プリ
チャージレベルに対するハイレベルの読み出し電圧マー
ジンも小さくされてしまうことも防止できる。また、ワ
ード線選択レベルを形成する昇圧回路が前記降圧電圧を
利用する場合には、降圧電圧の不所望なレベル上昇がワ
ード線選択レベルを上昇させて、メモリセル選択トラン
ジスタのゲート酸化膜を破損させる虞も生じさせない。
剰になることを防止できることにより、多数の差動増幅
回路から降圧回路に向けて電流が逆流する事態の発生を
防止でき、これにより、動作電圧が低電圧化された回
路、例えばＤＲＡＭのメモリアレイに供給される降圧電
圧（ＶＤＬ）が不所望にレベル上昇される事態を防止で
きる。したがって、動作電圧の低電圧化に向けられた回
路の信頼性が、降圧電圧が不所望にレベル上昇されるこ
とによって低下される事態を阻止することができる。例
えば、センスアンプの様な差動増幅回路の増幅動作によ
るデータ線の到達電圧が、降圧電圧の上昇によって高く
されることにより、ワード線の選択レベルとデータ線の
ハイレベルとの電位差が小さくなってメモリセルへのハ
イレベル書込みにおいて蓄積容量にはデータ線の当該ハ
イレベルの電圧を印加することができなくなる事態を防
止できる。また、降圧電圧の不所望なレベル上昇によっ
てセンスアンプのような差動増幅回路によるデータ線の
到達電圧が上昇されれば、それに応じて、イコライズさ
れるデータ線のプリチャージレベルも上昇し、そのよう
な状態で書き込まれたデータが読み出された場合、プリ
チャージレベルに対するハイレベルの読み出し電圧マー
ジンも小さくされてしまうことも防止できる。また、ワ
ード線選択レベルを形成する昇圧回路が前記降圧電圧を
利用する場合には、降圧電圧の不所望なレベル上昇がワ
ード線選択レベルを上昇させて、メモリセル選択トラン
ジスタのゲート酸化膜を破損させる虞も生じさせない。
【００７９】遅延時間に電源電圧依存性のないＣＲ遅延
回路のような受動素子から成る遅延要素を、ＭＯＳトラ
ンジスタ回路と併用して前記遅延手段を構成することに
より、ＣＭＯＳインバータのようなＭＯＳトランジスタ
回路だけで必要な遅延時間を確保しようとする場合に遅
延時間の電源電圧依存性が大き過ぎるようなときにも対
処することができ、必要な遅延時間と遅延時間の電源電
圧依存性の双方を最適化し易くなる。
回路のような受動素子から成る遅延要素を、ＭＯＳトラ
ンジスタ回路と併用して前記遅延手段を構成することに
より、ＣＭＯＳインバータのようなＭＯＳトランジスタ
回路だけで必要な遅延時間を確保しようとする場合に遅
延時間の電源電圧依存性が大き過ぎるようなときにも対
処することができ、必要な遅延時間と遅延時間の電源電
圧依存性の双方を最適化し易くなる。
【００８０】差動増幅回路の高電位側ドライブラインに
電源電圧又は降圧電圧を供給するＭＯＳトランジスタを
Ｎチャンネル型とし、そのスイッチング制御信号の振幅
を電源電圧よりも昇圧された電圧とすることにより、動
作電圧が低電圧化されるに従って高電位側ドライブライ
ンへの動作電源供給用ＭＯＳトランジスタのゲートソー
ス間電圧が小さくされることを回避でき、動作電圧が低
電圧化される状況においても差動増幅回路を高速動作さ
せることができる。
電源電圧又は降圧電圧を供給するＭＯＳトランジスタを
Ｎチャンネル型とし、そのスイッチング制御信号の振幅
を電源電圧よりも昇圧された電圧とすることにより、動
作電圧が低電圧化されるに従って高電位側ドライブライ
ンへの動作電源供給用ＭＯＳトランジスタのゲートソー
ス間電圧が小さくされることを回避でき、動作電圧が低
電圧化される状況においても差動増幅回路を高速動作さ
せることができる。
【００８１】また、差動増幅回路の高電位側のドライブ
ラインに動作電源を供給するＭＯＳトランジスタをＰチ
ャンネル型とする場合でも、それをスイッチ制御する信
号振幅が負電圧と電源電圧との範囲とすれば、当該ＭＯ
Ｓトランジスタのゲートソース間電圧を比較的大きくで
き、その結果、動作電圧が低電圧化された状況において
も差動増幅回路を高速動作させることができる。
ラインに動作電源を供給するＭＯＳトランジスタをＰチ
ャンネル型とする場合でも、それをスイッチ制御する信
号振幅が負電圧と電源電圧との範囲とすれば、当該ＭＯ
Ｓトランジスタのゲートソース間電圧を比較的大きくで
き、その結果、動作電圧が低電圧化された状況において
も差動増幅回路を高速動作させることができる。
【００８２】前記高電位側のドライブラインに動作電源
を供給するＮチャンネル型ＭＯＳトランジスタをスイッ
チ制御する信号振幅を規定するための昇圧電圧として、
ワード線選択レベルを形成する昇圧回路の出力を利用
し、また、前記ドライブラインに動作電源を供給するＰ
チャンネル型ＭＯＳトランジスタをスイッチ制御する信
号振幅を規定するための負電圧として、基板バイアス電
圧発生回路が形成する負電圧を利用することにより、前
記差動増幅回路の動作速度の高速化に際して回路規模の
増大を極力押えることができる。
を供給するＮチャンネル型ＭＯＳトランジスタをスイッ
チ制御する信号振幅を規定するための昇圧電圧として、
ワード線選択レベルを形成する昇圧回路の出力を利用
し、また、前記ドライブラインに動作電源を供給するＰ
チャンネル型ＭＯＳトランジスタをスイッチ制御する信
号振幅を規定するための負電圧として、基板バイアス電
圧発生回路が形成する負電圧を利用することにより、前
記差動増幅回路の動作速度の高速化に際して回路規模の
増大を極力押えることができる。
【図１】オーバドライブ形式でセンスアンプを駆動制御
するための一例を示す回路図である。
するための一例を示す回路図である。
【図２】図１に示すセンスアンプを駆動制御する制御信
号の一例波形図である。
号の一例波形図である。
【図３】オーバドライブ形式でセンスアンプを駆動する
制御信号の別の生成論理を示す論理回路図である。
制御信号の別の生成論理を示す論理回路図である。
【図４】遅延回路の一例を示す回路図である。
【図５】センスアンプのドライブラインＳＤＮ，ＳＤＰ
へ動作電源を供給するための一例を示す回路図である。
へ動作電源を供給するための一例を示す回路図である。
【図６】図５の回路構成によってドライブラインＳＤ
Ｎ，ＳＤＰに動作電源を供給するときための制御信号φ
ＳＡＮ，φＳＡＰ１Ｂ，φＳＡＮ２の波形図である。
Ｎ，ＳＤＰに動作電源を供給するときための制御信号φ
ＳＡＮ，φＳＡＰ１Ｂ，φＳＡＮ２の波形図である。
【図７】センスアンプのドライブラインＳＤＰに降圧電
圧ＶＤＬを供給するための別の例を示す回路図である。
圧ＶＤＬを供給するための別の例を示す回路図である。
【図８】本発明の一例に係るＤＲＡＭの全体的なブロッ
ク図である。
ク図である。
【図９】図８に示されるＤＲＡＭのメモリマット、セン
スアンプブロック、及びカラムスイッチ回路ブロックの
部分的な回路図である。
スアンプブロック、及びカラムスイッチ回路ブロックの
部分的な回路図である。
ＭＡＲＹ０，ＭＡＲＹ１ メモリアレイ ＭＭＡＴ０〜ＭＭＡＴ７ メモリマット ＳＡ０１，ＳＡ２３，ＳＡ４５，ＳＡ６７ センスアン
プブロック ＷＤ０〜ＷＤ７ ワードドライバ ＸＤ０〜ＸＤ７ ロウアドレスデコーダ ＹＤ カラムアドレスデコーダ ＴＧ タイミングコントローラ ＤＬ０，ＤＬ０Ｂ、ＤＬ１，ＤＬ１Ｂ 相補データ線 ＷＬｉ、ＷＬ（ｉ−１） ワード線 ＭＣ ダイナミックメモリセル Ｑ１７，Ｑ１８ プリチャージ用ＭＯＳトランジスタ Ｑ２１ イコライズ用ＭＯＳトランジスタ ＶＤＬ 降圧電圧 ＶＤＤ 外部電源電圧 ＶＳＳ 接地電圧 ＶＰＰ ワード線駆動電圧 ＶＢＢ 基板バイアス電圧 １ 降圧回路 ＡＭＰ１ オペアンプ Ｑ５０ 電流源ＭＯＳトランジスタ Ｒ１ 高抵抗 Ｎｏｕｔ 出力端子 ２ 昇圧回路 ３ センスアンプ Ｑ９，Ｑ１０ センスアンプ構成用Ｎチャンネル型ＭＯ
Ｓトランジスタ Ｑ１３，Ｑ１４ センスアンプ構成用Ｐチャンネル型Ｍ
ＯＳトランジスタ ＳＤＰ，ＳＤＮ センスアンプのドライブライン Ｑ４１，Ｑ４２，Ｑ４２’，Ｑ４３ ＳＤＰへの動作電
源供給用ＭＯＳトランジスタ Ｑ４０ ＳＤＮへの動作電源供給用ＭＯＳトランジスタ φＳＡ２Ｂ，φＳＡ１Ｂ，φＳＡＮ，φＳＡＮ２，φＳ
ＡＰ１Ｂ，φＳＡＰ２Ｂ センスアンプ制御信号 １２ 遅延回路 ＩＮＶ０〜ＩＮＶｉ ＣＭＯＳインバータ ２１ 遅延回路 ＩＮＶ１〜ＩＮＶ３ ＣＭＯＳインバータ ２５ ＣＲ遅延要素 ４ プリチャージ電圧形成回路 １ ５ 基板バイアス電圧発生回路
プブロック ＷＤ０〜ＷＤ７ ワードドライバ ＸＤ０〜ＸＤ７ ロウアドレスデコーダ ＹＤ カラムアドレスデコーダ ＴＧ タイミングコントローラ ＤＬ０，ＤＬ０Ｂ、ＤＬ１，ＤＬ１Ｂ 相補データ線 ＷＬｉ、ＷＬ（ｉ−１） ワード線 ＭＣ ダイナミックメモリセル Ｑ１７，Ｑ１８ プリチャージ用ＭＯＳトランジスタ Ｑ２１ イコライズ用ＭＯＳトランジスタ ＶＤＬ 降圧電圧 ＶＤＤ 外部電源電圧 ＶＳＳ 接地電圧 ＶＰＰ ワード線駆動電圧 ＶＢＢ 基板バイアス電圧 １ 降圧回路 ＡＭＰ１ オペアンプ Ｑ５０ 電流源ＭＯＳトランジスタ Ｒ１ 高抵抗 Ｎｏｕｔ 出力端子 ２ 昇圧回路 ３ センスアンプ Ｑ９，Ｑ１０ センスアンプ構成用Ｎチャンネル型ＭＯ
Ｓトランジスタ Ｑ１３，Ｑ１４ センスアンプ構成用Ｐチャンネル型Ｍ
ＯＳトランジスタ ＳＤＰ，ＳＤＮ センスアンプのドライブライン Ｑ４１，Ｑ４２，Ｑ４２’，Ｑ４３ ＳＤＰへの動作電
源供給用ＭＯＳトランジスタ Ｑ４０ ＳＤＮへの動作電源供給用ＭＯＳトランジスタ φＳＡ２Ｂ，φＳＡ１Ｂ，φＳＡＮ，φＳＡＮ２，φＳ
ＡＰ１Ｂ，φＳＡＰ２Ｂ センスアンプ制御信号 １２ 遅延回路 ＩＮＶ０〜ＩＮＶｉ ＣＭＯＳインバータ ２１ 遅延回路 ＩＮＶ１〜ＩＮＶ３ ＣＭＯＳインバータ ２５ ＣＲ遅延要素 ４ プリチャージ電圧形成回路 １ ５ 基板バイアス電圧発生回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 継雄 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 久保田 記章 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 荒井 公司 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 阿部 浩一 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 助川 俊一 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内
Claims (33)
- 【請求項１】 相補信号線の電位差を増幅する差動増幅
回路と、前記差動増幅回路の動作電源として第１の駆動
電圧を供給する第１の駆動制御信号を形成すると共に、
第１の駆動制御信号が活性化された後に当該第１の駆動
制御信号が非活性化されるのに呼応して活性化され前記
第１の駆動電圧よりもレベルの低い第２の駆動電圧を前
記差動増幅回路の動作電源として供給させる第２の駆動
制御信号を形成する制御回路とを供え、 前記制御回路は、第１の駆動制御信号が活性化されてい
る期間を規定する遅延回路を含み、 前記遅延回路は、前記第１の駆動電圧を動作電源として
受けるインバータ回路を含み、前記第１の駆動制御信号
が活性化されている期間が前記第１の駆動電圧に対して
負の依存性を有することを特徴とする半導体集積回路。 - 【請求項２】 前記インバータ回路はＣＭＯＳインバー
タ回路であることを特徴とする請求項１記載の半導体集
積回路。 - 【請求項３】 選択端子がワード線に結合された複数個
のメモリセルと、メモリセルのデータ入出力端子に接続
される相補信号線と、相補信号線の電位差を増幅する差
動増幅回路と、外部から供給される外部電源電圧を降圧
し前記ワード線の選択レベル以下の降圧電圧を形成する
降圧回路と、前記差動増幅回路の活性化タイミングにお
いて最初前記外部電源電圧を動作電源として前記差動増
幅回路に供給させる第１の駆動制御信号を形成すると共
に、第１の駆動制御信号が活性化された後に当該第１の
駆動制御信号が非活性化されるのに呼応して活性化さ
れ、前記降圧回路で生成される降圧電圧を差動増幅回路
の動作電源として供給させる第２の駆動制御信号を形成
する制御回路とを供え、 前記制御回路は、前記第１の駆動制御信号の活性化され
ている期間を規定する遅延回路を含み、 前記遅延回路は、動作電源として前記外部電源電圧を受
けるインバータ回路を含み、前記第１の駆動制御信号が
活性化されている期間が前記外部電源電圧に対し負の依
存性を有することを特徴とする半導体集積回路。 - 【請求項４】 前記降圧回路は、電流源と高抵抗との直
列接続点に前記降圧電圧を形成する回路であることを特
徴とする請求項３記載の半導体集積回路。 - 【請求項５】 前記メモリセルはダイナミック型のメモ
リセルであり、前記降圧回路の出力端子の電圧の概ね半
分の電圧を前記相補信号線のプリチャージ電圧として形
成する回路と、前記相補信号線を選択的に導通させるイ
コライズ回路と、前記イコライズ回路による相補信号線
の導通タイミングに呼応して、相補信号線に前記プリチ
ャージ電圧を供給するプリチャージ回路とを備えて成る
ことを特徴とする請求項４記載の半導体集積回路。 - 【請求項６】 一対のデータ線と、 一対のＰチャンネル型ＭＯＳトランジスタと一対のＮチ
ャンネル型ＭＯＳトランジスタとを備えるＣＭＯＳラッ
チ回路であって前記一対のデータ線の電位差を増幅する
センスアンプと、 第１電圧を受ける第１端子と、 前記第１電圧よりも低い第２電圧を受ける第２端子と、 前記一対のＰチャンネル型ＭＯＳトランジスタにおいて
共通結合される一対のソースと前記第１端子との間に設
けられる第１スイッチＭＯＳトランジスタと、 前記共通結合される一対のソースと前記第２端子との間
に設けられる第２スイッチＭＯＳトランジスタと、 第１期間に前記第１スイッチＭＯＳトランジスタがオン
状態とされ、前記第１期間後の第２期間に前記第１スイ
ッチＭＯＳトランジスタがオフ状態かつ前記第２スイッ
チＭＯＳトランジスタがオン状態とされるように前記第
１及び第２スイッチＭＯＳトランジスタを制御する制御
回路とを含み、 前記制御回路は、前記第１期間を規定する遅延回路を含
み、 前記遅延回路は前記第１電圧を動作電源として受けるイ
ンバータ回路を含むことを特徴とする半導体集積回路。 - 【請求項７】 前記第１及び第２スイッチＭＯＳトラン
ジスタは並列形態に結合され、前記第１期間に前記第２
スイッチＭＯＳトランジスタがオフ状態とされることを
特徴とする請求項６記載の半導体集積回路。 - 【請求項８】 前記インバータ回路はＣＭＯＳインバー
タ回路であることを特徴とする請求項７記載の半導体集
積回路。 - 【請求項９】 前記第１端子は外部電源電圧であること
を特徴とする請求項８記載の半導体集積回路。 - 【請求項１０】 前記一対のＰチャンネル型ＭＯＳトラ
ンジスタは前記一対のデータ線の電位を受ける一対のゲ
ートと一対のドレインとを有し前記一対のＰチャンネル
型ＭＯＳトランジスタの一方のＭＯＳトランジスタのド
レインと他方のゲートとを互いにそれぞれ結合して成
り、前記一対のＮチャンネル型ＭＯＳトランジスタは共
通結合される一対のソースと前記一対のデータ線の電位
を受ける一対のゲートと一対のドレインとを有し前記一
対のＮチャンネル型ＭＯＳトランジスタの一方のＭＯＳ
トランジスタのドレインと他方のゲートとを互いにそれ
ぞれ結合して成ることを特徴とする請求項９記載の半導
体集積回路。 - 【請求項１１】 相補信号線の電位差を増幅する差動増
幅回路と、前記差動増幅回路の高電位側のドライブライ
ンに第１の駆動電圧を供給する第１のスイッチングＭＯ
Ｓトランジスタと、前記ドライブラインに前記第１の駆
動電圧よりもレベルの低い第２の駆動電圧を供給する第
２のスイッチングＭＯＳトランジスタと、前記差動増幅
回路の活性化期間において最初前記第１のスイッチング
ＭＯＳトランジスタを介して第１の駆動電圧をドライブ
ラインに供給させ、次いで第２のスイッチングＭＯＳト
ランジスタを介して第２の駆動電圧をドライブラインに
供給させるスイッチング制御信号の発生手段とを供え、
前記第１のスイッチングＭＯＳトランジスタはＰチャン
ネル型であってそのスイッチング制御信号のハイレベル
電位は第１の駆動電圧の電位とされ、前記第２のスイッ
チングＭＯＳトランジスタはＮチャンネル型であってそ
のスイッチング制御信号のハイレベル電位は第２の駆動
電圧よりも昇圧された電位であることを特徴とする半導
体集積回路。 - 【請求項１２】 外部から供給される電源電圧を降圧し
て降圧電圧を形成する降圧回路と、選択端子がワード線
に結合された複数個のメモリセルと、前記メモリセルの
データ入出力端子に接続される相補信号線と、相補信号
線の電位差を増幅する差動増幅回路と、前記差動増幅回
路の高電位側のドライブラインに前記電源電圧を供給す
る第１のスイッチングＭＯＳトランジスタと、前記ドラ
イブラインに前記降圧電圧を供給する第２のスイッチン
グＭＯＳトランジスタと、前記差動増幅回路の活性化期
間において最初前記第１のスイッチングＭＯＳトランジ
スタを介して電源電圧をドライブラインに供給させ、次
いで第２のスイッチングＭＯＳトランジスタを介して降
圧電圧をドライブラインに供給させるスイッチング制御
信号の発生手段とを供え、前記第１のスイッチングＭＯ
ＳトランジスタはＰチャンネル型であってそのスイッチ
ング制御信号のハイレベル電位は前記外部から供給され
る電源電圧の電位とされ、前記第２のスイッチングＭＯ
ＳトランジスタはＮチャンネル型であってそのスイッチ
ング制御信号のハイレベル電位は前記降圧電圧よりも昇
圧された電位であることを特徴とする半導体集積回路。 - 【請求項１３】 前記昇圧された電位は前記降圧電圧よ
り前記第２のスイッチングＭＯＳトランジスタのしきい
値電圧分高い電位と同一又はそれより高い電位とされる
ことを特徴とする請求項１２記載の半導体集積回路。 - 【請求項１４】 前記降圧電圧を受けて前記昇圧された
電位を出力する昇圧回路を備え、前記昇圧回路の出力レ
ベルがワード線選択レベルとされることを特徴とする請
求項１３記載の半導体集積回路。 - 【請求項１５】 外部から供給される電源電圧を降圧し
て降圧電圧を形成する降圧回路と、選択端子がワード線
に結合された複数個のメモリセルと、前記メモリセルの
データ入出力端子に接続される相補信号線と、相補信号
線の電位差を増幅する差動増幅回路と、前記差動増幅回
路の高電位側のドライブラインに前記電源電圧を供給す
る第１のスイッチングＭＯＳトランジスタと、前記ドラ
イブラインに前記降圧電圧を供給する第２のスイッチン
グＭＯＳトランジスタと、前記差動増幅回路の活性化期
間において最初前記第１のスイッチングＭＯＳトランジ
スタを介して電源電圧をドライブラインに供給させ、次
いで第２のスイッチングＭＯＳトランジスタを介して降
圧電圧をドライブラインに供給させるスイッチング制御
信号の発生手段と、前記外部から供給される電源電圧に
対して負の極性を持つ負電圧の発生回路とを供え、前記
第１のスイッチングＭＯＳトランジスタはＰチャンネル
型であってそのスイッチング制御信号のハイレベル電圧
は前記外部から供給される電源電圧のレベルとされ、前
記第２のスイッチングＭＯＳトランジスタはＰチャンネ
ル型であってそのスイッチング制御信号のローレベル電
圧は前記負電圧のレベルとされることを特徴とする半導
体集積回路。 - 【請求項１６】 前記負電圧の発生回路は、基板バイア
ス電圧の発生回路であることを特徴とする請求項１５記
載の半導体集積回路。 - 【請求項１７】 外部から供給される電源電圧を降圧し
て降圧電圧を形成する降圧回路と、ワード線の選択レベ
ルを形成する昇圧回路と、選択端子がワード線に結合さ
れた複数個のメモリセルと、前記メモリセルのデータ入
出力端子に接続される相補信号線と、相補信号線の電位
差を増幅する差動増幅回路と、前記差動増幅回路の高電
位側のドライブラインに前記降圧電圧を供給するスイッ
チングＭＯＳトランジスタと、前記差動増幅回路の活性
化期間に前記スイッチングＭＯＳトランジスタを介して
降圧電圧をドライブラインに供給させるスイッチング制
御信号の発生手段とを供え、前記スイッチングＭＯＳト
ランジスタはＮチャンネル型であってそのスイッチング
制御信号のローレベル電位は接地電位でありハイレベル
電位は前記昇圧回路で形成されたワード線選択レベルの
電位であることを特徴とする半導体集積回路。 - 【請求項１８】 外部から供給される電源電圧を降圧し
て降圧電圧を形成する降圧回路と、選択端子がワード線
に結合された複数個のメモリセルと、前記メモリセルの
データ入出力端子に接続される相補信号線と、相補信号
線の電位差を増幅する差動増幅回路と、前記差動増幅回
路の高電位側のドライブラインに降圧電圧を供給する第
２のスイッチングＭＯＳトランジスタと、前記差動増幅
回路の活性化期間にスイッチングＭＯＳトランジスタを
介して降圧電圧をドライブラインに供給させるスイッチ
ング制御信号の発生手段と、前記電源電圧に対して負の
極性を持つ基板バイアス電圧の発生回路とを供え、前記
スイッチングＭＯＳトランジスタはＰチャンネル型であ
ってそのスイッチング制御信号のローレベル電位は前記
基板バイアス電圧でありハイレベル電位は前記降圧電圧
以上の電位であることを特徴とする半導体集積回路。 - 【請求項１９】 一対のデータ線と、 一対のＰチャンネル型ＭＯＳトランジスタと一対のＮチ
ャンネル型ＭＯＳトランジスタとを備えるＣＭＯＳラッ
チ回路であって前記一対のデータ線の電位差を増幅する
センスアンプと、 第１電圧を受ける第１端子と、 前記第１電圧よりも低い第２電圧を受ける第２端子と、 前記一対のＰチャンネル型ＭＯＳトランジスタにおいて
共通結合される一対のソースと前記第１端子との間に設
けられる第１スイッチＭＯＳトランジスタと、 前記共通結合される一対のソースと前記第２端子との間
に設けられるＮチャンネル型の第２スイッチＭＯＳトラ
ンジスタと、 第１期間に前記第１スイッチＭＯＳトランジスタがオン
状態とされ、前記第１期間後の第２期間に前記第１スイ
ッチＭＯＳトランジスタがオフ状態かつ前記第２スイッ
チＭＯＳトランジスタがオン状態とされるように前記第
１及び第２スイッチＭＯＳトランジスタのゲートに信号
を出力する制御回路とを含み、 前記第２期間において前記第２スイッチＭＯＳトランジ
スタのゲート電圧は前記第２電圧よりも高い電圧とされ
ることを特徴とする半導体集積回路。 - 【請求項２０】 前記制御回路は前記第１期間を規定す
る遅延回路を含み、前記第１期間の変動は前記第１電圧
の変動に対して負の依存性を有することを特徴とする請
求項１９記載の半導体集積回路。 - 【請求項２１】 前記遅延回路は前記第１電圧を動作電
源として受けるインバータ回路を含むことを特徴とする
請求項２０記載の半導体集積回路。 - 【請求項２２】 前記第２期間において前記第２スイッ
チＭＯＳトランジスタのゲート電圧は前記第２電圧と前
記第２スイッチＭＯＳトランジスタのしきい値電圧との
和の電圧と同一又はそれより高い電圧とされることを特
徴とする請求項２１記載の半導体集積回路。 - 【請求項２３】 前記第１及び第２スイッチＭＯＳトラ
ンジスタは並列形態に結合され、前記第１期間に前記第
２スイッチＭＯＳトランジスタがオフ状態とされること
を特徴とする請求項２２記載の半導体集積回路。 - 【請求項２４】 一対のデータ線と、 複数のワード線と、 前記一対のデータ線の一方と前記複数のワード線の一つ
にそれぞれ結合される複数のダイナミック型メモリセル
と、 一対のＰチャンネル型ＭＯＳトランジスタと一対のＮチ
ャンネル型ＭＯＳトランジスタとを備えるＣＭＯＳラッ
チ回路であって前記一対のデータ線の電位差を増幅する
センスアンプと、 第１電圧を受ける第１端子と、 前記第１電圧よりも低い第２電圧を受ける第２端子と、 前記第１電圧を降圧して前記第２電圧を出力する降圧回
路と、 前記一対のＰチャンネル型ＭＯＳトランジスタにおいて
共通結合される一対のソースと前記第１端子との間に設
けられる第１スイッチＭＯＳトランジスタと、 前記共通結合される一対のソースと前記第２端子との間
に設けられるＮチャンネル型の第２スイッチＭＯＳトラ
ンジスタと、 第１期間に前記第１スイッチＭＯＳトランジスタがオン
状態とされ、前記第１期間後の第２期間に前記第１スイ
ッチＭＯＳトランジスタがオフ状態かつ前記第２スイッ
チＭＯＳトランジスタがオン状態とされるように前記第
１及び第２スイッチＭＯＳトランジスタのゲートに信号
を出力する制御回路と、 前記第２電圧を昇圧して昇圧電圧を出力する昇圧回路と
を含み、 前記第２期間において前記昇圧電圧が前記第２イッチＭ
ＯＳトランジスタのゲートに供給されることを特徴とす
る半導体集積回路。 - 【請求項２５】 前記昇圧電圧が選択ワード線に供給さ
れることを特徴とする請求項２４記載の半導体集積回
路。 - 【請求項２６】 前記昇圧電圧は前記第２電圧から前記
第２スイッチＭＯＳトランジスタのしきい値分昇圧され
た電圧と同一又はそれより高い電圧とされることを特徴
とする請求項２５記載の半導体集積回路。 - 【請求項２７】 前記第１端子は外部電源電圧端子であ
ることを特徴とする請求項２６記載の半導体集積回路。 - 【請求項２８】 前記制御回路は前記第１期間を規定す
る遅延回路を含み、前記第１期間の変動は前記第１電圧
の変動に対して負の依存性を有することを特徴とする請
求項２７記載の半導体集積回路。 - 【請求項２９】 前記遅延回路は前記第１電圧を動作電
源として受けるインバータ回路を含むことを特徴とする
請求項２８記載の半導体集積回路。 - 【請求項３０】 前記第１及び第２スイッチＭＯＳトラ
ンジスタは並列形態に結合され、前記第１期間に前記第
２スイッチＭＯＳトランジスタがオフ状態とされること
を特徴とする請求項２９記載の半導体集積回路。 - 【請求項３１】 前記一対のＰチャンネル型ＭＯＳトラ
ンジスタは前記一対のデータ線の電位を受ける一対のゲ
ートと一対のドレインとを有し前記一対のＰチャンネル
型ＭＯＳトランジスタの一方のＭＯＳトランジスタのド
レインと他方のゲートとを互いにそれぞれ結合して成
り、前記一対のＮチャンネル型ＭＯＳトランジスタは共
通結合される一対のソースと前記一対のデータ線の電位
を受ける一対のゲートと一対のドレインとを有し前記一
対のＮチャンネル型ＭＯＳトランジスタの一方のＭＯＳ
トランジスタのドレインと他方のゲートとを互いにそれ
ぞれ結合して成ることを特徴とする請求項３０記載の半
導体集積回路。 - 【請求項３２】 一対のデータ線と、 一対のＰチャンネル型ＭＯＳトランジスタと一対のＮチ
ャンネル型ＭＯＳトランジスタとを備えるＣＭＯＳラッ
チ回路であって前記一対のデータ線の電位差を増幅する
センスアンプと、 前記一対のデータ線のハイレベル側のデータ線に対する
駆動電圧を受ける端子と、 前記一対のＰチャンネル型ＭＯＳトランジスタにおいて
共通結合される一対のソース結合されるソースと前記端
子に結合されるドレインと制御信号を受けるゲートとを
有するＮチャンネル型のスイッチＭＯＳトランジスタと
を含み、 前記制御信号のハイレベル電圧は前記駆動電圧よりも高
い電圧とされることを特徴とする半導体集積回路。 - 【請求項３３】 前記制御信号のハイレベル電圧は該ハ
イレベル電圧と前記スイッチＭＯＳトランジスタのしき
い値電圧との和の電圧と同一又はそれより高い電圧とさ
れることを特徴とする請求項３２記載の半導体集積回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8138112A JPH09120675A (ja) | 1995-08-18 | 1996-05-31 | 半導体集積回路 |
| KR1019960033142A KR100417899B1 (ko) | 1995-08-18 | 1996-08-09 | 반도체집적회로 |
| TW085109692A TW380313B (en) | 1995-08-18 | 1996-08-09 | Semiconductor integrated circuit |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23339095 | 1995-08-18 | ||
| JP7-233390 | 1995-08-18 | ||
| JP23339195 | 1995-08-18 | ||
| JP7-233391 | 1995-08-18 | ||
| JP8138112A JPH09120675A (ja) | 1995-08-18 | 1996-05-31 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09120675A true JPH09120675A (ja) | 1997-05-06 |
Family
ID=27317606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8138112A Pending JPH09120675A (ja) | 1995-08-18 | 1996-05-31 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH09120675A (ja) |
| KR (1) | KR100417899B1 (ja) |
| TW (1) | TW380313B (ja) |
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