JPH06350547A

JPH06350547A - ディジタル信号の多重化伝送方式

Info

Publication number: JPH06350547A
Application number: JP13311093A
Authority: JP
Inventors: Yoshitaka Takasaki; 喜孝高崎
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-06-03
Filing date: 1993-06-03
Publication date: 1994-12-22

Abstract

(57)【要約】【目的】ディジタル信号の伝送多重化装置においてフレ
ーム処理回路構成を簡易化し、構成回路阻止の消費電力
化を図る。【構成】複数のディジタル情報信号ａ、ｂ、ｃのフレー
ムのそれぞれに対応したフレーム制御信号ａ_p、ｂ_p、ｃ
_pを時分割多重化して多重化フレーム制御信号ｍ_fを作
り、上記複数のディジタル情報信号ａ、ｂ、ｃと上記多
重化フレーム制御信号をｍ_f上記フレームの期間にビッ
トごとにインタリーブして多重化伝送する。【効果】情報信号の時間圧縮伸張、速度変換が不要と
なるためフレーム処理回路が簡易化され、超高速伝送シ
ステム、オ−ル光処理回路など論理機能に制約があり消
費電力が問題になるシステムにおいて、論理構成の単純
化、電力低減等の効果があり、装置の小型化、コスト低
減ができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル信号の多重
化伝送方式、更に詳しくいえば、複数のディジタル情報
信号（以下単に情報信号と呼ぶ）を制御信号とともに時
分割多重するするディジタル信号の多重化伝送方式、そ
れに用いるディジタル伝送信号の多重化装置及びディジ
タル伝送信号の分離装置に関する。

【０００２】

【従来の技術】従来、ディジタル信号の通信網は、図１
４に示すように、電話１４−１…１４−３、データ端末
１４−４、１４−５等の複数の端末からの情報信号を端
局１４−８…１４−１０、集中局１４−２１、１４−２
２、総括局１４−２３、１４−２４等を持つ通信網を介
して伝送する場合、集中局と総括局間、あるいは集中局
相互間、総括局相互間等で複数の情報信号を多重化して
伝送する。複数の情報信号列を多重化する場合、宛先が
異なる場合があるから、複数の情報信号のそのそれぞれ
は、一定長のフレーム毎に分けられ、各フレームの情報
信号の他にフレーム位相信号、宛先アドレス等のフレー
ム制御信号がフレーム毎に付加される。その他アラーム
信号、連絡信号等のオーバヘッド信号も付加される。

【０００３】従来の多重化装置の場合、一定のフレーム
間隔内にフレーム制御信号を付加するため、情報信号の
時間領域の長さを圧縮してフレーム制御信号を挿入する
領域得ていた。

【０００４】

【発明が解決しようとする課題】近時、ディジタル信号
の伝送速度が１０ Gb/sを超えるような高速となり、こ
のような超高速のデータ伝送システムにおいては、伝送
装置を構成する信号処理回路を簡易な回路装置で構成と
することが、消費電力低減、ひいては装置の小型化経済
化の観点から重要となる。即ち、高速処理を行なうため
には、回路素子は必然的に高電力を必要とするが、高電
力となれば、熱的制限から回路素子を構成する集積回路
１チップ当りの素子数が大幅に制限され、集積回路のチ
ップ数が増大し、装置が大型になり、経済的にも不利で
ある。特に、信号処理装置を光素子で構成する場合、光
論理機能に制約があり、例えば上記情報信号のフレーム
を圧縮する回路構成素子の実現は現状では不可能であ
る。

【０００５】上述のように、フレーム構成のディジタル
信号の多重化伝送においては、情報信号のフレームを圧
縮したり、伸長する処理を無くすことが、回路、装置構
成の簡素化、ひいては装置小型化経済化の観点から重要
となる。従って、本発明の目的はフレーム構成のディジ
タル信号の多重化伝送において、情報信号のフレーム毎
の時間領域が多重化の前後で同じである、即ち情報信号
のフレーム毎の時間領域を圧縮したり、伸長する信号処
理装置を必要としないディジタル信号の多重化及び分離
装置を実現することである。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、本発明のディジタル信号の多重化伝送方式では、複
数のディジタル情報信号のフレームのそれぞれに対応し
たフレーム制御信号を時分割多重化して多重化フレーム
制御信号を作り、上記複数のディジタル情報信号と上記
多重化フレーム制御信号を上記フレームの期間にインタ
リーブして多重化伝送するようにしたものである。即
ち、時分割多重化された複数のディジタル情報信号及び
多重化フレーム制御信号のそれぞれのビット間隔が等し
くなるようにフレームの期間に多重化される。上記フレ
ーム制御信号には、フレームの先頭を示すフレーム先頭
信号、フレームの位相、送信元アドレス、宛先アドレス
情報、誤り検出符号等の制御信号を含む。また、上記イ
ンタリーブとは、上記複数の情報信号のディジタル信号
と上記多重化フレーム制御信号のビット信号を、ビット
毎に多重化する場合が主であるが、これに限定されな
い。

【０００７】上記ディジタル信号の多重化伝送方式を実
施するため本発明では、ディジタル信号の多重化装置と
して、複数の情報信号のフレームのそれぞれに対応して
一定周期の複数のフレーム制御信号を作る第１手段と、
上記複数のフレーム制御信号を時分割多重化して多重化
フレーム制御信号を作る第２手段と、上記複数の情報信
号のディジタル信号と上記多重化フレーム制御信号とを
インタリーブして多重化信号を得る第３手段とを設けて
構成した。

【０００８】また、本発明の多重化されたディジタル信
号の分離装置は、上記ディジタル信号の多重化装置によ
って多重化された信号を入力とし、上記インタリーブの
逆操作をすることによって容易に実現できる。即ち上記
多重化信号から上記情報信号の複数のディジタル信号及
び上記多重化フレーム制御信号を分離する第１の分離手
段及び上記多重化フレーム制御信号を複数のフレーム制
御信号に分離する第２分離手段を持つ。

【０００９】

【作用】本発明のディジタル信号の多重化装置において
は、複数の情報信号のそれぞれ及び多重化フレーム制御
信号は同一のフレーム周期を持つため、それらを多重化
する装置は、複数の情報信号列のビット信号と多重化フ
レーム制御信号のビット信号をそれらの速度の整数倍の
速度で順次時間的にインタリーブすることにより実現で
きるので、時間圧縮伸張、複雑な連度変換等の信号処理
を行なうこと無く、簡単な回路で実現され、従って回路
素子の消費電力低減、信号処理装置の小形、経済化に有
利である。

【００１０】また、本発明のディジタル信号の分離装置
は、上記本発明のディジタル信号の多重化装置の逆操作
によって、多重化信号を、ビット周期で順次分配するこ
とによって、簡単に全部を分離できる。また、一定の複
数ビット周期ごとに取り出すことによって複数の情報信
号の中から特定の情報信号を分離することができる。ま
た、分離したビット個所に他情報のディジタル信号列を
多重化する処理なども簡易化される。フレーム制御信号
と情報のディジタル信号を区別するためには、フレーム
制御信号を符号変換する方法、フレーム制御信号に特殊
な符号パターンを挿入する等の手段によって区別でき
る。

【００１１】

【実施例】以下本発明の実施例を図面を用いて本発明を
説明する。

【００１２】図１は、本発明によるディジタル信号の多
重化伝送方式を実施するディジタル信号の多重化及び分
離装置の一実施例の構成を示すブロック図である。図２
は上記実施例の動作説明のためのタイムチャートであ
る。情報信号ａ、ｂ及びｃは、通常“１”又は“０”の
ランダムな系列よりなるが、便宜上、同図では全てのビ
ット位置に情報信号ａ、ｂ及びｃの区別を破線あるいは
点線で区別して示している。１フレーム内の各情報信号
及び多重化フレーム制御信号のビット数は通常数百ビッ
ト程度であるが、簡単のため２４ビットで示している。
また、宛先のアドレス等の制御情報は発明の説明には直
接し関係しないので省略されているが、実際には以下の
説明のフレーム制御信号内に設けられる。

【００１３】図１においては、複数のフレーム制御信号
作成回路１−１、１−２及び１−３はそれぞれ多重化さ
れる複数の情報信号列ａ、ｂ及びｃに対応するフレーム
制御信号ａ_p、ｂ_p及びｃ_pを作る回路で、入力ディジタ
ル信号から得られた基準フレーム信号、位相信号及びア
ドレス信号等によってフレーム制御信号ａ_p、ｂ_p及びｃ
_pを作る。本実施例では、フレーム制御信号ａ_p、ｂ_p及
びｃ_pは、情報信号ａ、ｂ及びｃにおける各フレームの
先頭位置を示す位相指示パルスのみを示している。本
実施例では、基準となるフレーム制御信号ａ_pは周期Ｔ
の３個のパルスとし、他のフレーム制御信号ｂ_p及びｃ_p
は１個のパルスである。フレーム制御信号ａ_pを３個の
パルスとしたのは、他のパルスとの識別を容易にするた
めである。例えば２本のパルスを用いたのでは、前後の
フレームパルスが隣接した場合、区別がつかなくなる。
信号処理時に３本のパルスを検出することにより、これ
を基準位相として他の信号のフレーム位置の特定に利用
する。なお、図１の各ブロックの具体的構成については
後で実施例を用いて詳細に説明する。

【００１４】多重化フレーム制御信号作成回路２は上記
フレーム制御信号ａ_p、ｂ_p及びｃ_pを一定フレーム時間
内に多重化して多重化フレーム制御信号ｍ_fを作る。１
フレーム内の多重化フレーム制御信号ｍ_fのビットレー
トは各情報信号のビットレートと同じである。

【００１５】多重化回路３は、上記多重化フレーム制御
信号ｍ_f及び複数の情報列ａ、ｂ及びｃをビット毎に時
分割多重、即ちインターリーブする。インタリ−ブは、
信号ｍ_f、ａ、ｂ及びｃの順にパルスを取り出し１ビッ
トのタイムスロットＴ内に４ビットを配列する。これが
多重化信号ｍである。一般に多重化される情報信号の数
をＭとすると、多重化信号ｍのパルス間隔ＴｏはＴ／
（Ｍ＋１）となる。本実施例では、Ｔｏ＝Ｔ／４であ
る。多重化された多重化信号ｍは伝送路６を経て、受信
側の分離回路４において上記多重化回路３の逆操作によ
って多重化フレーム制御信号ｍ_f及び複数のディジタル
信号列ａ、ｂ及びｃに分離される。分離された多重化フ
レーム制御信号ｍ_fはフレーム分離回路５において、上
記多重化フレーム制御信号作成回路２の逆操作によって
３つのフレーム制御信号ａ_p、ｂ_p及びｃ_pに分離され
る。

【００１６】図３は、多重化フレーム制御信号作成回路
２及び多重化回路３の実施例の構成を示す図である。図
２のタイミング波形図を参照して、回路の構成動作につ
いて説明する。フレーム制御信号ａ_p、ｂ_p及びｃ_pは、
それぞれゲート信号ｇ_a、ｇ_b及びｇ_cによって駆動され
るゲート回路３０１、３０２及び３０３に加えられる。

【００１７】ゲート回路３０１、３０２及び３０３の出
力は論理和回路３０４によって加算され、多重化フレー
ム制御信号ｍ_fとなる。多重化回路３は情報信号ａ、ｂ
及びｃをそれぞれ時間Ｔ₀、２Ｔ₀及び３Ｔ₀遅延する遅
延回路３０７、３０８、３０９とそれらの出力及び多重
化フレーム制御信号ｍ_fの論理和を得る論理和回路３０
５で構成され、多重化信号ｍを出力する。遅延回路３０
７、３０８、３０９は多重化フレーム制御信号ｍ_fを基
準として情報信号ａ、ｂ及びｃを周期Ｔ₀＝（１／４）
Ｔでビット毎に多重化、即ちインタリーブするためであ
る。

【００１８】図４は、本発明によるディジタル信号の多
重化装置の他の実施例におけるフレーム制御信号作成回
路の構成を示す図である。本実施例はフレーム制御信号
と情報信号を区別しやすくするため、図２のフレーム制
御信号ａ_pの代わりに、図５のタイムチャートに示す符
号化フレーム制御信号ａ_fを使用するものである。な
お、図５においては、図２と同一信号については同一の
記号で示す。また、情報信号ｂ及びｃに対する符号化フ
レーム制御信号ｂ_f及びｃ_fも同様であるから、情報信号
ａに対する符号化フレーム制御信号ａ_fについてのみ説
明する。

【００１９】入力端子４０１よりフレームパルスＦＲＭ
が、入力端子４０２より位相指示パルスａ_pが、フレー
ム位相符号化回路４０３に印加される。回路４０３によ
りフレーム位相指示パルスａ_pは、符号化位相信号（３
ビットの２値信号）ａ_pnとして出力される。符号化位相
信号ａ_pnは、入力端子４０４より入力される符号化単位
ブロック符号ＢＬＫ及び入力端子４０５より入力される
先頭指示信号ａ_oと共に論理和回路４０６において加算
された後、符号化フレーム制御信号ａ_fとして出力端子
４０７に出力される。

【００２０】ブロック符号信号ＢＬＫはフレーム制御信
号の符号化単位のブロックを示しており、ブロック長を
８ビットとし、ブロック内の第１ビット目及び第５ビッ
ト目は強制的に“１”に、第２ビット及び第４ビット目
は強制的に“０”としている。第３ビット目ｘ₁が多重
化フレームのうちの先頭指示信号ａ_oを示すために用い
られる。第３ビット目が“１”は先頭フレーム、“０”
は先頭フレーム以外のフレームを示す。図５ではフレー
ム信号ＦＲＭから３ビット目に“１”があり、先頭フレ
ームであることを表している。先頭フレームの情報がａ
₀で指示され、これが符号化されたフレーム制御信号ａ_f
の矢印で示した“先頭”の位置にそのまま挿入されてい
る。フレーム信号ＦＲＭから３ビット目に“１”があ
り、先頭フレームであることを表している。

【００２１】また、符号化フレーム位相信号ａ_pnは、フ
レームの位相指示信号ａ_pを２進数の３ビットで符号化
したもので、図５の信号ＢＬＫの第６ビットｘ₂、第７
ビットｘ₃、第８ビットｘ₄の３ビットで表される。図の
例では、位相指示信号ａ_pはフレーム信号ＦＲＭから第
１ビット目にあるので、２進数の３ビットは“００１”
となり、フレーム制御信号ａ_fにおいて“位相”と表示
した３ビットの部分に挿入されている。同様にして情報
信号ｂ及びｃに対してそれぞれフレーム制御信号ｂ_f及
びｃ_fが得られる。

【００２２】上記符号化フレーム位相信号ａ_pnを作るフ
レーム位相符号化回路４０３は、一方の入力を信号ＦＲ
Ｍ、他方のそれを位相指示パルス信号ａ_pとし、位相指
示パルス信号ａ_pを複数の遅延回路４０８によってＴ、
２Ｔ、…７Ｔ遅延された信号とする論理積回路４１０、
４１１…４１ｎと、論理積回路４１０、４１１…４１ｎ
の出力をそれぞれ２進数の符号に符号化する符号発生回
路４２１、４２２…４２ｎと、符号発生回路４２１、４
２２…４２ｎの出力の論理積をえる論理積回路４３０
と、論理積回路４３０の出力を５Ｔ遅延する遅延回路４
４０とから構成されている。

【００２３】図５に示す例では、フレーム位相指示パル
ス信号ａ_pは、フレームパルスＦＲＭより１ビット遅延
しているが、両者とも周期８Ｔのパルス列であるので、
フレーム位相指示パルス信号ａ_pを７ビット遅延すると
フレームパルスＦＲＭと一致する。パルス信号ａ_pが７
ビット遅延されたものとＦＲＭとが一致するので論理積
回路４２ｎの出力が“１”となる。これは符号発生回路
４２ｎ（図４（ｂ）を用いて説明する）によって２進数
３桁の符号“００１”に変換される。他の符号発生回路
４２１、４２２…の出力は“０”であるから論理和回路
４４０の出力は“００１”となる。

【００２４】符号発生回路４２１、４２２…４２ｎは図
４（ｂ）のような回路で構成される。論理積回路４１１
…４１ｎの出力をＴ及び２Ｔが遅延する遅延回路４５
１，４５２と、入力、遅延回路４５１及び４５２の出力
にそれぞれ係数ｒ₁、ｒ₂及びｒ₃を掛ける係数回路４５
５、４５４及４５３と、係数回路４５５、４５４及４５
３との出力の論理和を得る論理和回路４５６とで構成さ
れる。図５の例では位相＝１（ビット）であるので
“０、０、１”となるように第８番目の符号発生回路４
５５の係数ｒ₁、ｒ₂、ｒ₃があらかじめ設定されてい
る。

【００２５】図６は、図１の分離回路４の一実施例の構
成を示す図である。本実施例はフレーム制御信号として
図２のフレーム位相指示パルス信号ａ_p、ｂ_p、ｃ_pを用
いた多重化信号ｍに適用されるものである。分離回路４
は、入力される多重化信号ｍに対し、これに同期したク
ロックパルスＣＬＫ及びフレームパルスＦＲＭを作り、
パルスＣＬＫ及びＦＲＭを用いて情報信号ａ、ｂ、ｃ及
び多重化フレーム制御信号ｍ_fの分離を行う回路であ
る。

【００２６】受信された多重化信号ｍから、クロック周
期Ｔ₀のクロック信号ＣＬＫ₀が抽出され（抽出回路は示
していない）、分周器６７４に加えられ、周期Ｔ（Ｔ＝
４Ｔ₀：Ｔ₀は多重化信号ｍのビット周期）のクロック信
号ＣＬＫとなる。クロック信号ＣＬＫの一部は分周器６
７５に加えられ、２４分周され多重フレーム信号ＦＲＭ
₀（周期２４Ｔ）となる。信号ＦＲＭ₀及び信号ＦＲＭ₀
を遅延素子６９６及び６９７によって時間８Ｔ及び１６
Ｔ遅延された信号は論理和回路６２７で加算され、フレ
ームパルスＦＲＭが得られる。

【００２７】クロック信号ＣＬＫは、多重化フレーム制
御信号ｍ_fと同一の位相である必要がある。クロック信
号ＣＬＫと多重化フレーム制御信号ｍ_fとの位相ずれ
は、次のようにして検出される。端子６０２に加えられ
た多重化信号ｍと端子６０３に加えられたクロック信号
ＣＬＫは、論理積回路６２６で論理積をとられる。その
結果はカウンタ６７２で多重化フレームの１周期分（３
×８Ｔ＝２４Ｔ）登算する。登算Ｃが５でなければ、分
周器６７４はシフトされ、クロック信号ＣＬＫの位相が
Ｔ₀ずらされ、これを繰返し、Ｃ＝５となれば位相が一
致したこととなるのでシフトがされなくなる。

【００２８】多重フレーム信号ＦＲＭ₀については、論
理積回路６２６の出力に図１の多重化フレーム制御信号
ｍ_fに示した３連続パルス（ａ_p）が存在するかどうかを
検出回路６７７で検出する。上記３連続パルスが存在す
れば論理積回路６２８の出力が“１”となり、反転回路
６９４を通して論理積回路６２９をインヒビットする。
多重フレーム信号ＦＲＭ₀の位相が３連続パルスの先頭
と一致していれば多重フレーム信号ＦＲＭ₀を遅延回路
６９５で遅延されたパルスは、インヒビットされる。も
し一致していなければ論理積回路６２９の出力が“１”
となり、分周期６７５の出力を時間Ｔだけシフトさせ
る。これが位相が一致するまで繰り返される。

【００２９】上述のようにして位相調整されたクロック
信号ＣＬＫは、入力端子６０１に加えられ、遅延回路６
１０によって時間３Ｔ₀遅延され、論理積回路６３１、
６３２、６３３及び６３４のそれぞれの一方の入力端子
に加えられる。論理積回路６３１、６３２、６３３及び
６３４のそれぞれの他方の入力端子には、入力端子６０
２に入力された多重化信号ｍ、多重化信号ｍを遅延回路
６１１、６１２、６１３によってそれぞれ時間Ｔ₀、２
Ｔ_O、３Ｔ₀遅延された信号が加えられる。論理積回路６
３１、６３２、６３３及び６３４のそれぞれの出力端子
６０３、６０２、６０１及び６００には、分離された情
報信号ｃ、ｂ、ａ及び多重化フレーム制御信号ｍ_fが分
離して出力される。

【００３０】図７は、図１の分離回路４の他の実施例の
構成を示す図である。本実施例は、図５で説明した符号
化フレーム制御信号ａ_f、ｂ_f及びｃ_fを用いた多重化信
号ｍに適用されるものである。多重化信号ｍは、排他的
論理和回路７２１、７２２、７２３、７２４において、
図５の符号化単位ブロックＢＬＫに固有のパターンが検
出される。すなわち“１０ｘ０１ｘｘｘ”なるビットパ
ターンを含むものが多重化された多重化フレーム制御信
号ｍ_fであるとして識別される。ここでｘは“０”又は
“１”の任意の値をとるパルスである。多重化信号ｍ
は、時間間隔Ｔoのパルス列よりなり、多重化フレーム
信号ｍ_fは時間間隔Ｔ（この例ではＴ＝４Ｔo）のパルス
列よりなるので、多重化信号ｍは４パルスおきにサンプ
ルされることになる。まず、タイミング回路７７０（図
６の下部の回路と同じ）よりフレームパルスＦＲＭが発
生される。これは遅延回路７８４を通して排他的論理和
回路７２１〜７２４へ印加される。一方多重化信号ｍに
含まれる多重化フレーム信号ｍ_fは遅延回路７８１〜７
８８及び極性反転回路７８５、７８６を通して排他的論
理和回路７２１〜７２４へ印加される。

【００３１】多重化フレーム信号ｍ_fに含まれる“１０
ｘ０１ｘｘｘ”なるパルスのうち最初の“１”は４Ｔ遅
れて排他的論理和回路７２１、２番目及び４番目の
“０”はそれぞれ３Ｔ及びＴ遅れて、かつ極性反転され
て“１”として排他的論理和回路７２２及び７２３へ、
５番目の“１”はそのまま排他的論理和回路７２４へ印
加される。これらは４Ｔ遅れて入力されるフレームパル
スＦＲＭと排他的論理和がとられる。このときクロック
パルスＣＬＫの位相及びフレームパルスＦＲＭの位相
が、多重化信号ｍに含まれている多重化フレーム制御信
号ｍ_fのＣＬＫ及びＦＲＭに相当する位相と合致してい
れば全ての排他的論理和回路の出力は零となる。もし一
致しないものが１つでもあれば、いずれかの排他的論理
和回路の出力が“１”となり、これが論理和回路７５０
を通過してタイミング回路７７０に入力され、その位相
を時間Ｔｏだけシフトさせる。この過程がクロックパル
スＣＬＫ及びフレームパルスＦＲＭの位相同期が達成さ
れるまで繰り返される。このようにして得られ、入力端
子６０１に入力されたＣＬＫと、入力端子６０２に入力
された多重化信号ｍとが論理積回路６３４で論理積演算
された結果が多重化フレーム制御信号ｍ_fとして出力端
子６４０に出力される。図７においては遅延を合わせる
ため両者に３Ｔｏの遅延が遅延回路６１０及び６１３に
よって挿入されている。同様にして情報信号ａ、ｂ、ｃ
もそれぞれ出力端子６４１、６４２、６４３に分離され
て出力される。

【００３２】図８は図１のフレーム制御信号分離回路５
の一実施例の構成を示す図である。本実施例は、フレー
ム制御信号として図２のフレーム位相指示信号ａ_p、
ｂ_p、ｃ_pを分離するための回路である。同図において、
多重化フレーム制御信号ｍ_fは、入力端子８０１より３
つのゲート回路８６１、８６２及び８６３に共通に加え
られる。ゲート回路８６１、８６２及び８６３のそれぞ
れには端子８１１、８１２及び８３１を介してゲート信
号ｇ_a´、ｇ_b´、ｇ´_cが加えられる。ゲート信号ｇ
_a´、ｇ_b´、ｇ_c´は、図８（ｂ）に示す回路で作る。
図６と同様の回路で得られたフレーム信号ＦＲＭ及び多
重化フレーム信号ＦＲＭ₀でフリップフロップ回路８３
５をセットし、信号ＦＲＭでリセットするとゲート信号
ｇ_a´（図２のｇ_aに相当）が得られる。ただし信号ＦＲ
Ｍ₀の時点でフリップフロップ回路８３５がリセットさ
れないように、反転回路８２２を通して論理積回路８２
６をインヒビットしている。ゲート信号ｇ_a´を遅延回
路８７１及び８７２によって時間８Ｔ及び１６Ｔ遅延さ
せると、それぞれゲート信号ｇ_b´及びｇ´_cが得られ
る。

【００３３】ゲート回路８６１、８６２及び８６３によ
りそれぞれフレーム制御信号ａ_p、ｂ_p及びｃ_pが分離さ
れる。ただしそのままでは分離したフレーム制御信号の
他に、他のフレーム制御信号に対応する区間が全てスペ
ースとなるので、これを同じフレーム制御信号で埋める
必要がある。そのため各論理積回路８６１、８６２、８
６３の出力端には１フレームの時間長８Ｔの遅延回路８
７０を２個直列に接続し、遅延時間０、８Ｔ及び１６Ｔ
遅延した信号を論理加算する論理和回路８８０を設けて
いる。出力端子８０１、８０２及び８０３にはフレーム
制御信号ａ_p、ｂ_p及びｃ_pが出力される。

【００３４】上述の各実施例は多重化される情報信号の
ビットレイトが同一の場合であるが本発明は多重化され
る情報信号のビットレイトが整数倍の関係にある場合に
も実施できる。図９は、本発明によるディジタル信号の
多重化装置の他の実施例における多重化フレーム制御信
号作成回路２及び多重化回路３の構成を示すブロック図
である。本実施例では、情報信号ａ及び情報信号ａの２
倍の速度を持つ情報信号ｂを多重化するものである。図
１０及び図１１のタイミングチャートを参照して構成動
作を説明する。

【００３５】同図において、図３と同じ部分には同一番
号を付して説明を省く。情報信号ｂは、情報信号ａの２
倍の速度をもつので、クロックパルスＣＬＫの２倍の速
度を有する情報信号ｂを振分け回路９０１で分割された
情報信号ｂ₁及びｂ₂に分割する。回路９０１では、情報
信号ｂが１パルスおきに交互に出力端子に振分けられる
が、情報信号ｂ₁及びｂ₂の位相をそろえ、かつ、クロッ
クパルスＣＬＫとの位相も合わせるために、遅延回路９
０２及び９０３を用いて１ビット（Ｔ）及び１／２ビッ
ト（Ｔ／２）の遅延を与える。

【００３６】情報信号ｂのフレーム位相パルスｂ_pも情
報信号ｂ₁、ｂ₂と位相を合わせるため遅延時間Ｔの遅延
回路９０４を通った後に符号化回路９０５に印加され、
その位相が２進数で表現された符号化フレームパルスｂ
_pn´が出力される。符号化フレームパルスｂ_pn´は、論
理和回路９０９において、入力端子９０６、９０７及び
９０８から入力される符号化単位ブロック信号ＢＬＫ、
アドレス信号ｂ_a及び速度表示信号ｂ_sと重ね合わせら
れ、符号化フレーム信号ｂ_1f及びｂ_2fとして多重化フレ
ーム制御信号作成回路２にくわえられる。図１０の例で
は、ｂ_aが同一なので、ｂ_1fとｂ_2fは等しくなる。情報
信号ａのフレーム位相パルスａ_pも同様の回路によって
フレーム制御信号作成回路によってフレーム制御信号ａ
_fが得られ、多重化フレーム制御信号作成回路２のゲー
ト３０１に加えられる。

【００３７】符号化単位ブロック信号ＢＬＫは、１フレ
ーム長を１６ビットとして、フレームパルスＦＲＭに同
期した１６ビットの符号化パターン“１０ｘ₁０１ｘ₂ｘ
₃ｘ₄１０ｘ₅０１ｘ₆ｘ₇ｘ₈”で構成されている。第３ビ
ットｘ₁は多重化されるフレームが第１フレームか否な
かを示す。第６ビットｘ₂はこのような信号が２個以上
ある場合の識別のためのアドレスｂ_aをしめす。図では
１個の場合を説明しているので“０”としている。第８
ビットｘ₃は速度ｂ_sを示す。“１”は速度が２倍である
ことを示す。第７ビットｘ₄、第１１ビットｘ₆、第１２
ビットｘ₇及び第１３ビットｘ₈の４ビットはフレームの
位相ｂ_pを表し、１６通りの場合があるので４ビットで
表している。図１０の例では位相ｂ_pは基準のフレ−ム
パルスＦＲＭから１１ビット偏位しているので“１０１
１”と符号化され符号化フレームパルスｂ_pnに示した如
く挿入される。

【００３８】図１１は、上記情報信号ａ、情報信号
ｂ₁、情報信号ｂ₂、を多重化する場合のタイミングチャ
ートを示す。この場合、分離された情報信号ｂ₁、ｂ₂は
この順序で多重化されることを仮定しているので符号化
フレーム制御信号ｂ_1f及びｂ_2fは同じフレームパターン
（ｂ_1f＝ｂ_f、ｂ_2f＝ｃ_f）を用いている。これらを任意
の順序で多重化する場合は、受信側で合成する順序を示
すための情報としてアドレス信号を用いるため符号化フ
レーム制御信号ｂ_1f及びｂ_2fは、異なったフレームパタ
ーンとなる。多重化フレーム制御信号ｍ_fを得る方法
は、先に説明したものと同様である。符号化フレーム信
号はａ_f、ｂ_1f、ｂ_2f、の順で時分割に多重化される
が、このような順序で多重化するためにゲート信号
ｇ_a、ｇ_b1＝ｇ_b、ｇ_b2＝ｇ_cを用いている。

【００３９】図１２は、本発明による多重化ディジタル
信号の分離装置の他の実施例におけるフレーム制御信号
の分離回路の構成を示す。本実施例は図９で説明した多
重化フレーム制御信号ａ_f、ｂ_1f及びｂ_2fを分離する回
路である。

【００４０】フレーム信号ＦＲＭは、入力端子８０５を
介し、ゲ-ト信号発生回路８９２及びは遅延回路８９０
に加えられる。フレーム信号ＦＲＭは図６、図７で説明
した原理を用いた回路で作ることができる。ゲート回路
８９１は、遅延回路８９０の出力と入力端子８０１介し
て加えられる多重化フレーム信号ｍ_fを比較して先頭パ
ルスａ₁（図５参照）を検出する。先頭パルスａ_oはフレ
ームパルスＦＲＭより２ビット（２Ｔ）遅れた時点に挿
入されるのでフレーム信号ＦＲＭを遅延回路８９０によ
り２ビット遅延させ、多重化フレーム信号m_fとゲート回
路８９１において論理積をとる。ゲート回路８９１の出
力が“１”の場合、先頭パルスa₀が検出されたことにな
るので、ゲート信号発生回路８９２を制御して、ｇ_aに
相当するゲート信号ｇ_a´を発生させる。これにひきつ
づき、ｇ_b´、ｇ_c´の順でゲ−ト信号を発生させる。こ
れらのゲート信号ｇ_a´、ｇ_b´、ｇ_c´はそれぞれ入力
端子８１１、８１２、８１３に入力される。ゲート回路
８６１、８６２、８６３から出力端子８０１、８０２、
８０３までの構成動作は図８の同一番号を付けた回路と
実質的に同じであるので説明は省略する。

【００４１】図１３は本発明によるディジタル信号の多
重化伝送方式の他の実施例の構成を示すブロック図であ
る。本実施例は多重化された信号の一部を分離し、他の
情報信号を多重化するするものである。図において局１
３−１で３つの情報信号ａ、ｂ及びｃ前述の実施例と同
様にフレーム制御信号ａ_f、ｂ_f、ｃ_fとともにインタリ
ーブによる多重化を行ない多重化信号ｍ₁を伝送する。
局１３−２では、多重化信号ｍ₁の情報信号ｃを分離
し、新たな情報信号ｄを情報信号ａ、ｂに多重化して多
重化信号ｍ２として局１３−３に伝送する場合を示す。
この場合局１３−２では、当然情報信号ｄ及び情報信号
ｄに対するフレーム制御信号ｄ_fをそれぞれ情報信号ｃ
及びフレーム制御信号ｃ_fのビット位置に挿入する。こ
れらの回路の構成は前記実施例の多重化回路及び分離回
路の組合せによって実現されるので、詳細な説明は省
く。なお、説明の簡単のため、分離及び追加の情報信号
をそれぞれ１つとしたが、分離される情報信号以下の情
報信号の新たな多重化であれば、ビットレートををかえ
ず、簡易な回路で実現できる。

【００４２】

【発明の効果】上述のように本発明によれば、フレーム
制御信号を多重化した後、情報信号とインタリ−ブする
ので、時間圧縮伸張、連度変換等の複雑な信号処理が不
要となり、回路の簡易化、消費電力の低減、装置の小形
経済化を可能とするなどの点において、特に超高速伝送
システム、オ-ル光処理システム等、論理処理上の制
約、消費電力の増大等が問題となるような応用において
その効果はきわめて大きい。

【図面の簡単な説明】

【図１】本発明によるディジタル信号の多重化及び分離
装置の一実施例の構成を示すブロック図

【図２】本発明によるディジタル信号の多重化装置の１
実施例の動作説明のためのタイミング波形図

【図３】図１の多重化フレーム制御信号作成回路２及び
多重化回路３の実施例の構成を示すブロック図

【図４】図１の多重化フレーム制御信号作成回路２に使
用されるフレーム制御信号作成回路を示す図

【図５】図４の動作説明のためのタイミング波形図

【図６】図１の分離回路４の１実施例の構成を示すブロ
ック図

【図７】図１の分離回路４の他の実施例の構成を示すブ
ロック図

【図８】図１のフレーム制御信号分離回路５の一実施例
の構成を示すブロック図

【図９】本発明によるディジタル信号の多重化装置の他
の実施例における多重化フレーム制御信号作成回路２及
び多重化回路３の構成を示すブロック図

【図１０】図９におけるフレーム制御信号作成回路の動
作説明のためのタイミング波形図

【図１１】図９における多重化フレーム制御信号作成回
路２及び多重化回路３の動作説明のためのタイミング波
形図

【図１２】本発明による多重化ディジタル信号の分離装
置の他の実施例におけるフレーム制御信号の分離回路の
構成を示すブロック図

【図１３】図１３は本発明によるディジタル信号の多重
化伝送方式の他の実施例の構成を示すブロック図

【図１４】本発明等が実施される多重化ディジタル信号
の通信網の構成を説明するブロック図

【符号の説明】

１：フレーム制御信号作成回路２：多重化フレーム制御信号作成回路３：多重化回路４：分離回路５：フレーム制御信号分離回路６：伝送路３０１，３０２，３０３：ゲート回路３０４、３０５：論理和回路３０７〜３０９：遅延回路４０３：フレ−ム位相符号化回路，４０６、４３０、４５６：論理和回路４０８、４４０、４５１、４５２：遅延回路４１１〜４１ｎ：論理積回路４２１、４２２〜４２ｎ：符号発生回路４５３〜４５５：荷重回路６１０〜６１３、６９２、６９３、６９５〜６９７：遅
延回路６２６、６２８、６２９、６３１〜６３４：論理積回路６２７：論理和回路６７２：カウンタ６７４、６７５：分周器７２１〜７２４：排他的論理和回路７７０：タイミング回路７５０：論理和回路７８１〜７８３：遅延回路７８５、７８６：インバ-タ８２６、８６１〜８６３、８９１、９０９：ゲート回路８２２：インバ-タ８３５：フリップフロップ回路８７０、８７１、８７２：遅延回路８８０：論理和回路８９２：ゲ-ト信号発生回路９０１：振り分け回路９０２、９０３、９０４：遅延回路９０５：符号化回路。

Claims

【特許請求の範囲】

【請求項１】複数のディジタル情報信号のフレームのそ
れぞれに対応したフレーム制御信号を時分割多重化して
多重化フレーム制御信号を作り、上記複数のディジタル
情報信号と上記多重化フレーム制御信号を上記フレーム
の期間にインタリーブして多重化伝送することを特徴と
するディジタル信号の多重化伝送方式。
【請求項２】送信側において複数のディジタル情報信号
と、上記複数のディジタル情報信号のフレームのそれぞ
れに対応したフレーム制御信号を時分割多重化して多重
化フレーム制御信号を作り、上記複数のディジタル情報
信号と上記多重化フレーム制御信号をインタリーブして
得られた多重化信号を伝送し、受信側において多重化さ
れた上記複数のディジタル情報信号及びフレーム制御信
号のその一部又は全部を分離することを特徴とするディ
ジタル伝送多重化方式。
【請求項３】請求項２記載のディジタル伝送多重化方式
において、分離した部分に他の情報信号及びそのフレー
ム制御信号を多重化して伝送することを特徴とするディ
ジタル伝送多重化方式。
【請求項４】複数のディジタル情報信号のそれぞれのフ
レーム毎のフレーム制御信号を作る第１手段と、上記複
数のディジタル情報信号のそれぞれのフレーム制御信号
を時分割多重して多重化フレーム制御信号を作る第２手
段と、上記複数の情報信号のディジタル信号と上記多重
化フレーム制御信号とをインタリーブする第３手段とを
もつことを特徴とするディジタル信号の多重化装置。
【請求項５】請求項４記載のディジタル信号の多重化装
置において、上記第３手段が上記インタリーブをビット
ごとに行うことを特徴とするディジタル信号の多重化装
置。
【請求項６】請求項４記載のディジタル信号の多重化装
置において、上記複数のフレーム制御信号のそれぞれ
が、フレームの先頭の時間位置にフレーム位相表示パル
スをもつことを特徴とするディジタル信号の多重化装
置。
【請求項７】請求項４記載のディジタル信号の多重化装
置において、上記フレーム制御信号のそれぞれが、フレ
ームの先頭位置を表す符号化された符号変換フレーム信
号を持つことを特徴とするディジタル信号の多重化装
置。
【請求項８】請求項５記載のディジタル信号の多重化装
置において、上記符号変換フレーム信号がブロック符号
であることを特徴とするディジタル信号の多重化装置。
【請求項９】請求項４、５、６、７又は８記載のディジ
タル信号の多重化装置において、上記フレーム制御信号
は更に上記情報信号の宛先を表すアドレス信号をもつこ
とを特徴とするディジタル信号の多重化装置。
【請求項１０】請求項６記載のディジタル信号の多重化
装置において、上記フレーム制御信号が特定の固定ビッ
トパターンと上記ブロック符号が“１０ｘ０１ｘｘｘ”
（ｘは１又は０の任意の符号）の符号パターンであるこ
とを特徴とするディジタル信号の多重化装置。