JPH06350669A - 送信並列処理同期制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明の目的は、プロトコル処理部で行って
いた処理完了通知処理を不要とし、プロトコル処理が完
了してから、送信データを回線へ送出するまでの時間を
短縮することができる送信並列処理同期制御回路を提供
することである。 【構成】 本発明は、フラグのフラグ設定手段３２への
書込みを契機に並行してフラグ設定手段３２の状態をス
タック読みだしポインタが示すアドレスに従ってチェッ
クし、アドレスのフラグが全てオンであれば、アドレス
情報記憶手段３３のアドレス情報に基づいて回線へのデ
ータ送出を指示し、フラグが全てオンとなっていないフ
ラグを検出するまでチェックを行うフラグチェック手段
３５とを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、送信並列処理同期制御
回路に係り、特に通信プロトコルの階層毎にプロトコル
処理部を設け、各階層のプロトコル処理を並列に実行す
る通信制御装置において、プロトコル処理部からの処理
完了通知を受け付け、回線へのデータ送出を指示する送
信並列処理同期制御回路に関する。

【０００２】

【従来の技術】従来の通信制御装置におけるデータ送信
の正常時の動作は、以下のように行われる。

【０００３】図８は従来の送信制御方式を説明するため
の図である。ある層（レイヤｎ）１００が上位装置から
の送信指示を受け（ステップ２０１）、送信データを受
領すると、各階層においてプロトコル処理を並列に実行
する（ステップ２０２）。各プロトコル処理部からの処
理完了の通知は、上位層から下位層へ行われ（ステップ
２０３）、その層１０１でのプロトコル処理が完了する
と（ステップ２０４）、更に下位の層へと処理完了通知
が行われ（ステップ２０５）、最終的には最下位層１０
２まで通知され、プロトコル処理においてプロトコルヘ
ッダを送信データに付加する処理が全ての階層で完了後
（ステップ２０６）、最下位層１０２から回線１０３へ
のデータの送出が指示される（ステップ２０７）。

【０００４】

【発明が解決しようとする課題】しかしながら、上述の
従来の方式では、回線へのデータ送出は、各プロトコル
処理部の処理完了を上位層から下位層への順次通知して
いるために、各階層において、処理完了通知受領処理と
下位層への通知処理が必要となり、本来のプロトコル処
理とは別に、各階層での処理完了通知の時間分だけ、送
信データの回線への送出が遅延する。

【０００５】また、送信データに対して、ある階層で分
割が有る場合、分割数分のプロトコル処理が完了しない
と下位層への完了通知が出せないため、更に送信データ
の回線への送出が遅延することとなり、通信制御装置の
高性能化の阻害要因となる。

【０００６】本発明は上記の点に鑑みなされたもので、
上記従来の問題を解決し、プロトコル処理部で行ってい
た処理完了通知処理を不要とし、プロトコル処理が完了
してから、送信データを回線へ送出するまでの時間を短
縮することができる送信並列処理同期制御回路を提供す
ることを目的とする。

【０００７】

【課題を解決するための手段】図１は本発明の原理構成
図である。

【０００８】本発明は、通信プロトコルの階層毎にプロ
トコル処理部１１を設け、各階層のプロトコル処理を並
列に実行する通信制御装置１において、プロトコル処理
部１１からの処理完了通知を受け付け、送信データを保
持しているバッファ１２から回線へのデータ送出を指示
する送信並列処理同期制御回路１４であって、プロトコ
ル処理部１１からの処理完了通知イベントの出力を契機
に処理完了通知イベントを格納するイベント保持手段３
１と、イベント保持手段３１に格納されている処理完了
通知イベントの送信同期ＩＤをアドレスとして処理完了
通知イベントの通知があったプロトコル処理部１１に対
応するフラグをオンとして書き込むフラグ設定手段３２
と、最下位層のプロトコル処理部１１から処理完了通知
イベントを受信した場合に、処理完了通知イベントに含
まれる送信同期ＩＤをアドレスとして用いて、処理完了
通知イベントに付加される送信データのバッファ１２上
のアドレス情報を記憶するアドレス情報記憶手段３３
と、フラグ設定手段に記憶してある内容を読みだすため
のアドレスを示すスタック読みだしポインタ３４と、フ
ラグのフラグ設定手段３２への書込みを契機に並行して
フラグ設定手段３２の状態をスタック読み出しポインタ
３４が示すアドレスに従ってチェックし、アドレスのフ
ラグが全てオンであれば、アドレス情報記憶手段３３の
アドレス情報に基づいてバッファ１２から回線への送信
データの送出を指示し、フラグが全てオンとなっていな
いフラグを検出するまでチェックを行うフラグチェック
手段３５とを有する。

【０００９】

【作用】本発明は、プロトコル処理部より処理完了通知
イベントが出力されると、イベント保持手段に当該イベ
ントをセットする。通知された処理完了通知イベントの
送信同期ＩＤは、送信指示されたデータ対応に連続して
付与される共通番号と、各層でのデータの分割があった
場合、分割順に付与される層内番号との組み合わせを示
すものであり、この送信同期ＩＤをアドレスとしてフラ
グ設定手段に、処理完了通知イベントを送出したプロト
コル処理部に対応するフラグをオンとして書き込む。ま
た、処理完了通知が最下位層からであった場合、送信デ
ータを保持するバッファのアドレスとして同一アドレス
を用いて、バッファアドレス情報を同時に書き込む。以
降、処理完了通知イベントがプロトコル処理部より出力
される度に、上記動作を行う。一方、フラグ書き込みを
契機として、フラグ書き込みと並行に、フラグ設定手段
の状態をチェックして送信可能状態かを検出する。フラ
グが全てオン（すべての層での処理完了を意味する）と
なっていれば、送信可能状態であるのでデータ送出指示
を行い、スタック読みだしポインタをインクリメント
（＋１）して、次のアドレスをチェックする。以降、フ
ラグが全てオンとなっていない即ち、送信不可能のフラ
グ設定手段を検出するまでチェック動作を継続する。

【００１０】このように、プロトコル処理部からの処理
完了通知を直接受け付けると同時に回線への送信可能状
態チェックを行う送信並列処理同期制御回路を設けたこ
とにより、プロトコル処理が完了してから、送信データ
が回線へ送出されるまでの時間が短縮される。

【００１１】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００１２】図２は、通信制御装置の構成を示すブロッ
ク図である。通信制御装置１は、上位装置とのデータ授
受を行う上位インタフェース部１０、階層化された通信
プロトコルの階層対応処理を行うプロトコル処理部（こ
の例では、３階層を同時に処理）１１−１〜１１−３、
送受信データを一時保持するバッファ部１２、回線との
データの送受信を制御する回線制御部１３、及び本発明
の送信並列処理同期制御回路１４から構成される。

【００１３】上位装置から送信要求を受領してから、プ
ロトコル処理部１１が処理完了通知イベントを送信並列
処理同期制御回路１４へ通知するまでの流れは次の通り
である。

【００１４】上位インタフェース部１０は、上位装置か
ら送信要求を受領すると、送信データをバッファ部１２
に格納した後、プロトコル処理部１１へ内部バスを介し
て送信同期ＩＤの共通番号を付与して処理要求イベント
を通知する。

【００１５】図３は各プロトコル処理部から通知される
処理完了通知イベントフォーマットを示す。処理完了通
知イベントフォーマット２００は、どの階層から発行さ
れたかを表示するイベントコード２１、データの分割無
しあるいは分割の最終であることを表示する分割終了表
示フラグ２２、上位装置から転送された送信データに対
して連続して付与される共通番号と各層で分割があった
場合、分割順に付与される番号との組み合わせから成る
送信同期ＩＤ２３、送信データのバッファアドレス２４
から構成される。

【００１６】プロトコル処理部１１は、処理完了通知イ
ベント２００のデータの分割があれば送信同期ＩＤ２３
の層内番号を付与し、当該層が送信可能状態か判断し、
可能ならば直ちに隣接下位層のプロトコル処理部へ処理
要求イベント２００を通知する。その後に、当該層のヘ
ッダ作成、状態変数の更新処理等を行い、完了したら処
理完了通知イベントを送信並列処理同期制御回路１４へ
通知する。

【００１７】図４は、本発明の一実施例の送信並列処理
同期制御回路の構成を示す。

【００１８】送信並列処理同期制御回路１４は、プロト
コル処理部の処理完了時通知される処理完了通知イベン
トを一時的に保持するイベント保持レジスタ３１、送信
同期ＩＤをアドレスとして、イベント通知のあったプロ
トコル処理部に対応するフラグ情報を記憶するフラグス
タックメモリ３２、通知イベント内の転送バイト数とバ
ッファアドレス情報を記憶するバッファ情報スタックメ
モリ３３、フラグスタックの状態をチェックするため
に、フラグスタックメモリの読みだしアドレスを生成す
るスタック読みだしポインタ３４、フラグ状態を調べる
フラグチェック回路３５から構成される。

【００１９】以下、図４の構成に基づいて送信並列処理
同期制御回路の動作を説明する。図５は本発明の一実施
例の送信並列処理同期制御回路の動作を示すフローチャ
ートである。

【００２０】プロトコル処理部１１からの処理完了通知
イベントが出力される（ステップ１）と、イベント保持
レジスタ３１は、当該処理完了通知イベントをセット
し、その処理完了通知イベント内の送信同期ＩＤを取得
し（ステップ２）、送信同期ＩＤをフラグスタックメモ
リ３２およびバッファアドレススタックメモリ３３への
アドレスとして出力する。まず、フラグスタックメモリ
３２のフラグ情報が読みだされる（ステップ３）。フラ
グスタックメモリ３２のフラグ情報が有効であることを
示す有効フラグがオンか否か判断し（ステップ４）、オ
ンであれば、処理完了通知イベントに対応するフラグを
オンにセット（ステップ７）し、フラグスタックメモリ
３２へ書き込む（ステップ８）。ここで、処理完了通知
イベントが最下位層から送出されたものであれば（ステ
ップ９）、処理完了通知イベントのバッファアドレスフ
ィールド２４の情報をバッファアドレススタックメモリ
３３に書き込む（１０）。

【００２１】一方、有効フラグがオフで無効フラグがオ
フ（ステップ４，５）であれば、有効フラグをフラグス
タックメモリ３２にセットし（ステップ６）、上記ステ
ップ７以降の動作を行う。

【００２２】有効フラグオフで無効フラグがオンであれ
ば、この処理完了通知イベントに対しては、何もしない
（ステップ１１）。

【００２３】フラグスタックメモリ３２への書き込み完
了後、処理完了通知イベント２００の分割終了表示２２
をチェックし（ステップ１２）、対応する表示ビットが
オフであれば、処理を終了する。一方、表示ビットがオ
ンの場合は（ステップ１２、１３）、当該アドレスの次
のアドレスに対して、イベント通知は有り得ないため、
対応するフラグスタックに無効フラグを設定する（ステ
ップ１４）。

【００２４】次に、フラグチェック回路３５の動作を詳
細に説明する。図６は、本発明の一実施例のフラグチェ
ック回路の動作を示すフローチャートである。

【００２５】まず、フラグスタックメモリ３２にフラグ
書き込みが発生すると（ステップ１０１）、スタック読
みだしポインタ３４が示すアドレスのフラグスタックメ
モリ３２のフラグスタックを読み出す（ステップ１０
２）。

【００２６】次に、フラグチェック回路３５により、フ
ラグスタックメモリ３２のフラグスタックのフラグの状
態をチェックする。有効フラグがオン（ステップ１０
３）の場合、当該スタック内の全てのフラグがオン（ス
テップ１０４）となっていれば、バッファアドレススタ
ックメモリ３３内のバッファアドレス情報に基づいてバ
ッファ部１２から送信データを読みだして回線制御部１
３へデータの送信を指示し（ステップ１０５）、フラグ
スタックメモリ３２の当該フラグスタックの内容をクリ
ア（ステップ１０６）する。さらに、スタック読みだし
ポインタ３４をインクリメント（＋１）して、（ステッ
プ１０２）以降の動作を継続する。スタック内のフラグ
が全てオンでない場合は、以降の動作を停止する。

【００２７】フラグスタックメモリ３２の有効フラグが
オフの場合（ステップ１０３）は、無効フラグをチェッ
クし（ステップ１０８）、無効フラグがオンであれば、
当該スタックは意味がないため、フラグスタックメモリ
３２の当該フラグスタックの内容をクリア（ステップ１
０６）して（ステップ１０７）以降の動作を行う。無効
フラグがオフであれば（ステップ１０８）、当該フラグ
スタックは未設定状態であるため、以降の動作を停止す
る（ステップ１０９）。

【００２８】図７は従来技術と本発明の処理時間フロー
の比較を示す。同図において、（Ａ）は本発明の場合の
処理時間を示し、（Ｂ）は従来の技術による処理時間を
示す。

【００２９】同図の（Ａ），（Ｂ）ともに（ａ）はデー
タ分割がない場合を示し、（ｂ）はデータ分割がある場
合を示す。

【００３０】同図からわかるように、分割なし（ａ）の
場合には従来はＤで示す時間分遅延し、分割有り（ｂ）
の場合にはＤ’で示す時間分遅延する。

【００３１】本発明では、プロトコル処理部からの処理
完了通知の受け付けと回線への送信可能状態チェックを
行うための送信並列処理同期回路を設けることにより、
従来プロトコル処理内で行っていた処理完了通知受領処
理が不要となる。

【００３２】

【発明の効果】上述のように本発明によれば、各層のプ
ロトコル処理部からの処理完了通知受付及び回線への送
信可能状態チェックを行う送信並列処理同期制御回路を
設けることにより、従来、プロトコル処理内部で行って
いた処理完了通知受領処理が不要となり、プロトコル処
理が完了してから送信データが回線へ送出されるまでの
時間が短縮され、通信制御装置処理完了通受領の遅れに
伴う送信データの回線への送出遅延も回避され、通信制
御装置の高性能化に寄与する。

【００３３】また、処理完了通知の受付はプロトコル処
理とは、独立に処理されるため、分割による送信データ
の回線への送出の遅れも回避できる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】通信制御装置の構成を示すブロック図である。

【図３】各プロトコル処理部から通知される処理完了通
知イベントフォーマットを示す図である。

【図４】本発明の一実施例の送信並列処理同期制御回路
の構成図である。

【図５】本発明の一実施例の送信並列処理同期制御回路
の動作を示すフローチャートである。

【図６】本発明の一実施例のフラグチェック回路の動作
を示すフローチャートである。

【図７】従来技術と本発明の処理時間フローの比較を示
す図である。

【図８】従来の送信制御方式を説明するための図であ
る。

【符号の説明】

１ 通信制御装置 １０ 上位インタフェース部 １１ プロトコル処理部 １２ バッファ部 １３ 回線制御部 １４ 送信並列処理同期制御回路 ２１ イベントコード ２２ 分割終了表示 ２３ 送信同期ＩＤ ２４ バッファアドレス ３１ イベント保持手段、イベント保持レジスタ ３２ フラグ設定手段、フラグスタックメモリ ３３ アドレス情報記憶手段、バッファアドレスメモリ ３４ スタック読みだしポインタ ３５ フラグチェック手段、フラグチェック回路 １００ レイヤｎ １０２ レイヤｎ−１ １０３ 回線 ２００ 処理完了通知イベント

Claims (1)

【特許請求の範囲】
1. 【請求項１】 通信プロトコルの階層毎にプロトコル処
   理部を設け、各階層のプロトコル処理を並列に実行する
   通信制御装置において、該プロトコル処理部からの処理
   完了通知を受け付け、送信データを保持しているバッフ
   ァから回線へのデータ送出を指示する送信並列処理同期
   制御回路であって、 該プロトコル処理部からの処理完了通知イベントの出力
   を契機に該処理完了通知イベントを格納するイベント保
   持手段と、 該イベント保持手段に格納されている該処理完了通知イ
   ベントの送信同期ＩＤをアドレスとして該処理完了通知
   イベントの通知があったプロトコル処理部に対応するフ
   ラグをオンとして書き込むフラグ設定手段と、 最下位層のプロトコル処理部から処理完了通知イベント
   を受信した場合に、該送信同期ＩＤをアドレスとして用
   いて、該処理完了通知イベントに付加される該バッファ
   上の送信データのアドレス情報を記憶するアドレス情報
   記憶手段と、 該フラグ設定手段に記憶してある内容を読みだすための
   アドレスを示すスタック読みだしポインタと、 該フラグの該フラグ設定手段への書込みを契機に並行し
   て、該フラグ設定手段の状態を該スタック読みだしポイ
   ンタが示すアドレスに従ってチェックし、該アドレスの
   フラグが全てオンであれば、該アドレス情報記憶手段の
   アドレス情報に基づいて該バッファから回線への該送信
   データの送出を指示し、該フラグが全てオンとなってい
   ないフラグを検出するまでチェックを行うフラグチェッ
   ク手段とを有することを特徴とする送信並列処理同期制
   御回路。