JPH06350876A

JPH06350876A - 撮像装置

Info

Publication number: JPH06350876A
Application number: JP5134410A
Authority: JP
Inventors: Ryoji Asada; 良次浅田; Shoji Nishikawa; 彰治西川
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1993-06-04
Filing date: 1993-06-04
Publication date: 1994-12-22
Anticipated expiration: 2017-02-18
Also published as: JP3257145B2

Abstract

(57)【要約】【目的】画素分割処理しても、画素分割処理しない場
合と同様のフィルタ特性の信号（水平アパーチャ信号
等）を得ることのできる撮像装置を提供する。【構成】撮像信号をＡＤ変換するＡＤ変換器１と、Ａ
Ｄ変換器１の出力信号を、偶数画素，奇数画素の２系統
の信号系列に分割する画素分割回路２と、分割された２
系統の信号に各々撮像装置の基本処理を施すガンマ補正
回路３，４、エンハンス処理回路５，６、マトリックス
処理回路７，８と、基本処理の施された２系統の信号系
列を合成する画素合成回路９を備え、低速な信号処理回
路（ＬＳＩ）を使用可能とすると共に、エンハンス処理
回路５，６において互いに他の系統で水平アパーチャ信
号のフィルタ演算に必要な信号（画素加算信号対）をや
り取りすることにより、画素分割処理しない場合と同等
の特性の水平アパーチャ信号を得る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＨＤＴＶ，ＥＤＴＶ等
対応の次世代テレビ方式に対応する撮像装置に関するも
のである。

【０００２】

【従来の技術】近年、ＨＤＴＶ（走査線１１２５本）や
第２世代ＥＤＴＶ（走査線５２５本（６２５本））等の
テレビ方式のように画面のワイド化が推進されてきてい
る。また、垂直方向の高画質化を追求するため順次走査
系の撮像装置が望まれている。このようにアスペクト比
が従来の４：３から１６：９になり、かつ順次走査の撮
像装置になると従来より広帯域の信号を扱う。故に、撮
像素子やディスプレイのみならず信号処理回路も標準テ
レビ方式の映像信号処理装置とは異なった専用回路が必
要となる。特に最近では映像信号処理回路のデジタル化
が進み、しかもこれらの回路の大部分はＬＳＩ化されて
いる。画面をワイド化しさらに順次走査化すると映像信
号のデジタル処理を行う回路のクロック周波数が上がる
ため、乗算器，加算器，メモリ等の演算回路を高速化し
なければならない。故に、画面をワイド化しさらに順次
走査化した映像信号処理装置において映像信号をデジタ
ル処理するためには、演算回路のスピードを考慮した専
用のデジタル処理回路やＬＳＩを開発しなくてはなら
ず、開発コストが大きくなるという問題点を有してい
た。

【０００３】このような問題点を鑑み、画面をワイド化
したテレビ方式に対応した映像信号処理装置を構成する
に当たり、従来の標準テレビ用の映像信号処理装置の回
路やＬＳＩを共用することにより開発コストを低減し、
安価なワイド画面用の映像信号処理装置を提供する手法
が近年提案されてきている。

【０００４】図７はその代表的な手法のひとつを示す、
ワイド画面対応の撮像装置における信号処理回路の構成
を示すブロック図である。この手法の主な特徴は、ワイ
ド画面を奇数，偶数画素に分割し並列的に処理を行うこ
とにより、高速な順次走査系の信号を低速化することで
従来のＬＳＩ等の信号処理回路を有効利用するものであ
る。

【０００５】図７において、３３はレンズ等を通過した
光学像が入力される入力端子、３４はワイド画面対応
（例えばアスペクト比１６：９）の撮像素子、３５は黒
レベル，白レベル，プリガンマ等の処理が施されるアナ
ログプロセス回路、３６はアナログプロセス回路３５の
出力信号をデジタル信号に変換するＡＤ変換器、３７は
ＡＤ変換器３６のｆｃｋクロックレート出力信号をｆ
ｅ，ｆｏクロックレートの信号に変換する分割回路、３
８，３９は分割回路３７のそれぞれ出力信号にガンマ補
正，エンハンス処理，マトリックス処理等を施すデジタ
ル信号処理ＬＳＩ、４０はｆｅ，ｆｏクロックレートの
２つのデジタル信号処理ＬＳＩ出力信号をｆｃｋクロッ
クレート信号に合成する合成回路、４１は合成回路４０
の出力信号をアナログ信号に変換するＤＡ変換器、４２
はｆｃｋ，ｆｅ，ｆｏのクロックパルスを発生するクロ
ック発生回路、４３は出力端子である。

【０００６】以下、図７〜図８を用いて従来のワイド画
面対応撮像装置（順次走査）について説明する。

【０００７】図７において、入力端子３３より入力され
る光学像はワイド画面対応撮像素子３４に結像され、図
示していない所定の垂直，水平の読み出しパルス駆動に
より電気信号として出力される。このとき、水平の読み
出しクロックは現行テレビ方式の撮像素子（アスペクト
比４：３）の読み出しクロックよりも高速であり、例え
ば現行テレビ方式の撮像素子の読み出しがインターレー
ス走査系で１４．３ＭＨｚ（４ｆｓｃ；ｆｓｃは色副搬
送波周波数）とするとき、この撮像素子と同等の解像度
を持つワイド画面対応撮像素子の読み出しクロックは、
アスペクト比１６：９によりほぼ１９ＭＨｚとなる。さ
らに、順次走査にすると約３８ＭＨｚとなる（このクロ
ック周波数をｆｃｋとする）。

【０００８】この高速のクロックｆｃｋによって読み出
された広帯域撮像信号はアナログプロセス回路３５で、
ブラックバランス等による黒レベル調整やホワイトバラ
ンス等による白レベル調整、さらにプリニー処理等が施
される。この後、このアナログ信号は、精度，コントロ
ール，特性上優れるデジタル処理を行うために後段のＡ
Ｄ変換器３６によりデジタル信号に変換される。このＡ
Ｄ変換は高速のクロックｆｃｋで変換が行われている。
このＡＤ変換器３６の出力信号は分割回路３７に入力さ
れる。分割回路３７では、クロック発生回路４２より出
力される低速のクロックｆｅ，ｆｏによりｆｅレートの
信号と、ｆｏレートの信号に分割して出力する。この従
来例の場合、ｆｃｋ，ｆｅ，ｆｏのクロック発生は、図
８のクロック発生回路４２の内部構成の１例及びタイミ
ングチャートに示すように、フリップフロップ４４より
ｆｃｋを１／２分周した位相の１８０°違うクロックを
ｆｅ，ｆｏとしている。つまり、周波数約１９ＭＨｚの
２系統の信号に分割している。故に、従来のテレビ方式
の信号処理速度の回路，ＬＳＩ等に対して、十分に対応
可能な処理速度となっている。分割動作は例えば、ディ
レイフリップフロップを２系統用意し、それぞれｆｅ，
ｆｏのクロックでデータ保持することで簡単に行える。

【０００９】分割された２系統の信号はデジタル信号処
理ＬＳＩａ３８及びデジタル信号処理ＬＳＩｂ３９にそ
れぞれ入力されガンマ補正，エンハンス処理，マトリッ
クス処理等の種々のデジタル処理が施される。デジタル
信号処理ＬＳＩａ３８及びデジタル信号処理ＬＳＩｂ３
９の動作は全く同様であり、処理の位相が１８０°違う
だけである。ここで、前述したようにクロックは約１９
ＭＨｚであり、十分に従来のテレビ方式の処理速度に対
応可能であるため、その動作については何ら問題ない。
このデジタル信号処理ＬＳＩａ３８及びデジタル信号処
理ＬＳＩｂ３９のそれぞれ出力信号はマルチプレクサ等
で構成される合成回路４０でｆｃｋレートの信号に合成
される。この合成回路４０で合成されたデジタル信号
は、ＤＡ変換器４１でアナログ信号に変換され出力端子
４３より元の広帯域ワイド画面信号が得られる。

【００１０】

【発明が解決しようとする課題】しかしながら上記のよ
うな従来の構成のワイド画面対応の撮像装置では、奇
数，偶数画素の２系統に分割しワイド画面の撮像信号
（高速な撮像信号）を低速化することにより現行方式に
対応するＬＳＩや信号処理回路等が共用できても、奇
数，偶数画素の信号系列に分割しているため水平方向の
フィルタリング処理を施す場合、１画素おきのデータし
かとることができず、正確なフィルタリング処理をする
ことができないという問題点を有していた。

【００１１】例えば、エンハンス処理回路の中に含まれ
る水平アパーチャ回路は中心画素と１タップ，２タップ
といった周辺画素との演算によりアパーチャ信号を作成
しているので、分割すると分割しない場合と違った画素
の信号との演算になり正確なフィルタリング処理ができ
ない。

【００１２】本発明は以上の点に鑑み、画面をワイド化
したテレビ方式に対応した撮像装置を構成するに当り、
水平のフィルタリング処理等も正確に行え、さらに回路
規模の増大なしに従来の標準テレビ用の撮像装置の信号
処理回路やＬＳＩを共用することにより開発コストを低
減し、安価なワイド画面用の撮像装置を提供することを
目的としている。

【００１３】

【課題を解決するための手段】この目的を達成するため
に本発明の撮像装置は、撮像素子の出力信号を所定の周
波数のクロックでＡＤ変換しデジタル信号に変換するＡ
Ｄ変換器と、前記デジタル化された撮像素子の出力信号
を奇数画素信号，偶数画素信号に分割する画素分割回路
と、前記分割された奇数画素信号，偶数画素信号の信号
系列にガンマ処理、エンハンス処理、マトリックス処理
等の撮像装置の基本処理を施す２系統のデジタル信号処
理回路系と、前記２系統のデジタル信号処理回路系より
出力される奇数画素信号，偶数画素信号の２系統の信号
系列を１系統の信号系列に合成する画素合成回路とを備
え、前記２系統のデジタル信号処理回路系のエンハンス
処理回路に含まれるフィルタ演算回路が、画素分割しな
い場合に得られる任意のブースト周波数の水平アパーチ
ャ信号を得るためにそれぞれ他の系統に必要な画素信号
対を出力する画素加算信号出力回路と、前記他の系統の
画素加算信号回路より出力される画素信号対と自己の系
統のフィルタ演算処理で用いる画素信号のうち中心画素
以外の中心画素から対称位置にある画素信号対とのいず
れか一方を選択する選択回路とを備えた撮像装置であ
る。

【００１４】また本発明の撮像装置は、エンハンス処理
回路のフィルタ演算回路に含まれる前記２系統の画素加
算信号出力回路を、奇数画素信号の系列と偶数画素信号
の系列に必要な画素信号対を切り換えて出力するように
して、どちらの系にも選択を切り換えることにより共通
に使用できるように同一の回路構成とした撮像装置であ
る。

【００１５】

【作用】本発明は以上の構成により、撮像素子の出力信
号を所定の周波数のクロックでＡＤ変換してデジタル信
号に変換し、画素分割回路で奇数画素信号，偶数画素信
号の２系統の信号系列に分割する。分割された２系統の
信号系列は各々の系統に対応するデジタル信号処理回路
で並列的に処理がなされる。おのおの２系統のデジタル
信号処理回路に含まれるエンハンス処理回路のフィルタ
演算回路は分割しない場合に得られる任意のブースト周
波数の水平アパーチャ信号を得るために、それぞれ他の
系統に必要な画素信号対を出力する画素加算信号出力回
路を備えており、前記各々の画素加算信号出力回路の出
力信号が他の系統に出力される。各々の系統のフィルタ
演算回路では、自己の系統のフィルタ演算処理で用いる
中心画素以外の画素信号対と他の系統より入力される画
素信号対が選択回路で選択され、所望の水平アパーチャ
信号を得ることができる。

【００１６】

【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。

【００１７】図１は本発明の第１の実施例における撮像
装置の構成を示すブロック図である。図１で、１は撮像
信号をデジタル信号に変換するＡＤ変換器、２はＡＤ変
換器１の出力信号を奇数画素，偶数画素の２系統の信号
系列に分割する画素分割回路、３，４はそれぞれ奇数画
素，偶数画素の信号系列にガンマ補正を施すガンマ補正
回路、５，６は水平，垂直のアパーチャ補正を施すエン
ハンス処理回路、７，８はＹ，色差信号等を作るマトリ
ックス回路、９は分割された２系統の画素信号系列をも
との撮像信号に合成する画素合成回路である。

【００１８】以下、本発明の第１の実施例の動作につい
て図２〜図５を用いて説明する。図２（ａ），（ｂ），
（ｃ）は画素分割におけるデータの遅延を説明する説明
図で、１０は遅延時間Ｄを与えるディレイフリップフロ
ップである。図３は従来のエンハンス処理回路に含まれ
る水平アパーチャのフィルタ演算回路の内部構成の１例
を示すブロック図で、１１は遅延時間Ｄを与えるディレ
イフリップフロップ、１２は図中に示される係数が掛け
られる乗算器、１３は加算器である。図４（Ａ）〜
（Ｄ）は図３のフィルタ演算回路の特性式（Ａ）〜
（Ｄ）の周波数特性図、図５は本発明の実施例のエンハ
ンス処理回路に含まれるフィルタ演算回路の１例を示す
ブロック図で、１４，１８は遅延時間Ｄを与えるディレ
イフリップフロップ、１５，１９は図中に示される係数
が掛けられる乗算器、１６，２０は加算器、１７，２１
はセレクタである。

【００１９】図１において、図示していないワイド画面
対応の撮像素子（アスペクト比１６：９）より出力され
る撮像信号は、精度，コントロール，特性上優れるデジ
タル処理を行うために後段のＡＤ変換器１によりデジタ
ル信号に変換される。デジタル信号に変換されたワイド
画面撮像信号は従来例と同様にして画素分割回路２によ
り奇数画素の信号系列と偶数画素の信号系列の２系統に
分割される。

【００２０】画素分割された奇数画素の信号系列と偶数
画素の信号系列の信号はそれぞれデジタル信号処理回路
のガンマ処理回路３，４、エンハンス処理回路５，６、
マトリックス処理回路７，８を通り、撮像装置に必要な
信号処理のガンマ補正、水平，垂直のアパーチャ補正、
マトリックス処理等が行われる。奇数画素の信号系列、
偶数画素の信号系列の信号は、従来例と同様に画素分割
されているため処理速度は順次走査、あるいは分割しな
い場合のインターレース走査の半分の速度でよく、十分
に従来の標準テレビ方式の撮像装置で用いた回路やＬＳ
Ｉを共用することができる。各種デジタル信号処理後、
画素合成回路９により奇数画素信号系列と偶数画素信号
系列が合成され、この後は図示していないＤＡ変換器に
よりアナログ信号に変換されて撮像装置出力信号（ワイ
ド画面対応撮像信号）が得られる。

【００２１】ここで従来の撮像装置と大きく違う点は、
エンハンス処理回路５，６で信号のやり取りを行い、画
素分割しても分割しない場合の所望の周波数特性のアパ
ーチャ信号を得ることができる点である。

【００２２】以下上記を達成するための構成及び動作を
説明する。図２（ａ），（ｂ），（ｃ）は画素分割にお
ける画素データの遅延を説明する説明図であるが、遅延
回路の構成を図２（ａ）とすると、画素データの遅延は
ディレイフリップフロップ１０で時間Ｄずつ与えられ、
各ディレイフリップフロップ１０のタップ位置をそれぞ
れ（１），（２），（３）・・・とすると、そのタップ
位置の信号は同図（ｂ）の（１），（２），（３）に示
すように信号が遅延していく。画素を分割しない場合の
クロック周波数をｆｃｋとするとＤ＝１／ｆｃｋとな
る。画素分割した場合は従来例と同様なクロック発生回
路によりｆｃｋを１／２分周したｆｃｋｅとｆｃｋｏの
クロックでディレイフリップフロップ１０が動作するた
め、同図（ｃ）のようにＤ＝２／ｆｃｋとなる。かつ、
データは偶数画素のデータ列Ｄ０，Ｄ２，・・・と奇数
画素のデータ列Ｄ１，Ｄ３，・・・に分割される。この
とき、偶数画素のデータ列と奇数画素のデータ列は半周
期分つまり１／ｆｃｋの位相差がある。故に、画素分割
しない場合の１つのディレイフリップフロップ１０によ
る遅延をＺ^-1（Ｚ変換）と表わすと、タップ（１）を基
準にすると、同図（ａ）に示すようにそれぞれ１タップ
ずつ遅れた位置の（２），（３），（４），・・・の遅
延表示は偶数画素系列がＺ⁰，Ｚ^-2，Ｚ^-4，・・・、奇
数系列がＺ^-1，Ｚ^-3，Ｚ^-5，・・・と表わされる。

【００２３】ここで、図３に示す構成の従来のエンハン
ス処理回路に含まれる水平アパーチャフィルタ演算回路
を例にとり、水平アパーチャ信号を作成したときの周波
数特性を考えてみる。画素分割しない場合は演算の中心
画素と、中心画素から１タップ画素信号対の演算式は同
図に示すように（Ａ）式で表わされ、 −Ｚ^-2＋２Ｚ^-3−Ｚ^-4 となる。

【００２４】また、中心画素から２タップ離れた画素信
号対との演算では（Ｂ）式で表わされ、 −Ｚ^-1＋２^Z-3−Ｚ^-5 となる。

【００２５】一方、画素分割した場合は、奇数画素，偶
数画素の両信号系列とも位相のずれを除けば周波数特性
は同じであり、（Ａ）式の特性は（Ｃ）式に示すように
なり、（Ｂ）式の特性は（Ｄ）式に示す特性となる。

【００２６】その特性図を図４（Ａ）〜（Ｄ）に示す
（特性式（Ａ）〜（Ｄ）が特性図（Ａ）〜（Ｄ）に対
応）。図４から分かるように、画素分割すると同じフィ
ルタの回路構成では分割しない場合の１／２の周波数の
ブースト周波数特性しか得られない。

【００２７】そこで本発明の撮像装置におけるエンハン
ス処理回路の水平アパーチャ演算回路は、図５に示す構
成をとっている。この例の場合、中心画素から１タップ
離れた画素信号対と中心画素の演算による水平アパーチ
ャ信号を得る場合の例である。

【００２８】偶数画素信号処理系の中心画素の遅延表示
をＺ^-4とすると、コントロール信号Ｓ１によりセレクタ
１７のＩ０入力を選択すれば、自己の系統（偶数画素信
号処理系統）の信号のみの演算となり（Ｅ）式に示す特
性式の水平アパーチャ信号が得られる（図４の周波数特
性図（Ｂ））。一方、セレクタ１７のＩ１入力には、他
の系統（奇数画素信号処理系統）より中心画素Ｚ^-4に対
して画素分割していない場合の１タップ離れた画素信号
対Ｐｉｘａｄｄｏ＝Ｚ^-3＋Ｚ^-5 が入力されており、このＩ１入力をセレクトすると、フ
ィルタ演算により（Ｇ）式に示す特性式の水平アパーチ
ャ信号が得られ、画素分割しない場合の１タップ離れた
画素の信号対との演算による特性と同じ水平アパーチャ
信号が得られる。

【００２９】また、この偶数画素信号処理系統の回路に
は、奇数画素信号処理系統の回路で同様に必要な、画素
加算信号対Ｐｉｘａｄｄｅ＝Ｚ^-4＋Ｚ^-6 を出力する。

【００３０】同様に、奇数画素信号処理系統の中心画素
遅延表示は、偶数画素の信号に比べＺ^-1の位相ずれがあ
るのでＺ^-5となり、コントロール信号Ｓ２によりセレク
タ２１のＩ０入力をセレクトすると、自己の系統（奇数
画素信号処理系統）の信号のみの演算となり、（Ｆ）式
に示す特性式の水平アパーチャ信号が得られる（図４の
周波数特性図（Ｂ））。

【００３１】セレクタＩ１の入力には他の系統（偶数画
素信号処理系統）よりＰｉｘａｄｄｅ＝Ｚ^-4＋Ｚ^-6 が入力されており、このＩ１入力をセレクトするとフィ
ルタ演算により（Ｈ）式に示す特性式（図４の周波数特
性図（Ａ））の水平アパーチャ信号が得られる。

【００３２】また、この奇数画素信号処理系統の回路に
は偶数画素信号処理系統で必要な画素加算信号対Ｐｉｘａｄｄｏ＝Ｚ^-3+Ｚ^-5 を出力している。

【００３３】以上のような構成とすることにより本発明
の撮像装置は、偶数画素信号処理系統も奇数画素信号処
理系統も画素分割された場合の特性の水平アパーチャ信
号と、画素分割されない場合の特性の水平アパーチャ信
号とを切り換えて出力することができ、従来画素分割し
た場合に得られなかった画素分割しない場合の特性の水
平アパーチャ信号も得ることができる。

【００３４】もちろん偶数画素信号処理系統，奇数画素
信号処理系統の位相のずれは、画素合成回路９で合成す
る時に位相のずれに合わせて選択し合成するので問題な
い。

【００３５】次に、本発明の第２の実施例の撮像装置に
ついて説明する。図６は本発明の第２の実施例の撮像装
置におけるエンハンサ処理回路に含まれる水平アパーチ
ャフィルタ演算回路の構成を示すブロック図である。図
６で、２２はディレイフリップフロップ、２３は乗算
器、２４は加算器、２５，２６，２７，２８はセレク
タ、２９は減算器である。

【００３６】本実施例において第１の実施例と違うとこ
ろは、偶数画素信号処理系統と奇数画素信号処理系統で
別構成の回路を持つのでなく、図６に示す同じ構成の回
路を持つ点である。以下その動作について説明する。

【００３７】画素分割していない場合の中心画素のディ
レイ表示をＺ^-4とすると、偶数画素，奇数画素の各々の
信号系列の中心画素はＺ^-8，Ｚ^-9と表わされる。故に、
それぞれの系統で画素分割しない場合の水平アパーチャ
特性を出すための演算として、中心画素と１タップ離れ
た画素信号との演算に必要な画素加算信号対は、偶数画
素信号処理系統がＺ^-7＋Ｚ^-9 奇数画素信号処理系統がＺ^-8＋Ｚ^-10 となる。

【００３８】故に、図６の回路を偶数画素信号処理系統
に用いた場合には、セレクト信号Ｓ１によりセレクタ２
５の入力のＩ１入力をセレクトするようにすれば、奇数
画素信号処理系統で必要な画素加算信号対のＺ^-8＋Ｚ
^-10がＡ出力として出力される。

【００３９】一方、図６の回路を奇数画素信号処理系統
に用いた場合は、セレクト信号Ｓ１によりセレクタ２５
の入力のＩ０入力をセレクトするようにすれば、偶数画
素信号処理系統で必要な画素加算信号対のＺ^-7＋Ｚ^-9が
Ａ出力として出力される。

【００４０】同様に、セレクト信号Ｓ１よりセレクタ２
６，セレクタ２７のＩ１入力をセレクトすると、偶数画
素信号処理系統では、Ｚ^-6＋Ｚ^-12がＢ出力として、Ｚ
^-4＋Ｚ^-14がＣ出力として得られ、それぞれ奇数画素信
号処理系統で必要な、中心画素Ｚ^-9と３タップ離れた画
素加算信号対と、５タップ離れた画素加算信号対が得ら
れる。また、奇数画素信号処理系統では、セレクト信号
Ｓ１よりセレクタ２６，セレクタ２７のＩ０入力をセレ
クトしＺ^-5＋Ｚ^-11がＢ出力として、Ｚ^-3＋Ｚ^- ¹²がＣ出
力として得られる。

【００４１】各々の系統のＡ，Ｂ，Ｃ出力は各々他の系
統に入力されて、セレクタ２８のＩ０，Ｉ２，Ｉ４入力
に入力される。ここで両系統において、セレクタ２８の
セレクト信号Ｓ２〜Ｓ７を同じセレクトとすれば、Ｉ０
入力をセレクトすれば中心画素に対して１タップ離れた
位置の画素加算信号対（他系統より入力）、Ｉ１入力を
セレクトすれば自己の系統の１タップ離れた位置つまり
２タップ離れた位置の画素加算信号対、Ｉ２入力をセレ
クトすれば３タップ離れた位置の画素加算信号対（他系
統より入力）、Ｉ３入力をセレクトすれば自己の系統の
２タップ離れた位置つまり４タップ離れた位置の画素加
算信号対、Ｉ４入力をセレクトすれば５タップ離れた位
置の画素加算信号対（他系統より入力）、Ｉ５入力をセ
レクトすれば自己の系統の３タップ離れた位置つまり６
タップ離れた位置の画素加算信号対がセレクタ２８より
出力され、各々の系統の中心画素Ｚ^-8，Ｚ^-9とフィルタ
演算され、所望の特性の水平アパーチャ信号が得られ
る。

【００４２】このように本発明の第２の実施例によれば
偶数画素信号処理系統，奇数画素信号処理系統で回路構
成を別にしなくても図６に示すような同一構成の回路構
成とし、セレクト信号の設定を変えることで、他の系統
に必要な信号を出力することができ、画素分割しない場
合の特性の水平アパーチャ信号とまったく同一の信号を
得ることができる。回路構成を同一にすることにより汎
用性があり、例えばエンハンサ処理回路をＬＳＩ化した
場合に同一のＬＳＩを使用することができ、開発コスト
を削減できる。

【００４３】なお、本発明の第１，第２の実施例ともフ
ィルタ演算回路として、水平アパーチャの回路構成とし
たが、他の回路のフィルタ演算回路においても同様に応
用できることは言うまでもない。

【００４４】

【発明の効果】以上説明したように本発明によれば、画
面をワイド化したテレビ方式に対応した撮像装置を構成
するに当り、画素を偶数画素と奇数画素の２系統の信号
系列に分割して処理を行う場合でも、画素を分割しない
場合の水平アパーチャ等のフィルタ特性と同一の特性の
信号を得ることができる。

【００４５】また、２系統の信号処理系において、同一
の信号処理回路あるいはＬＳＩを用いることができ、開
発コストを低減し安価なワイド画面対応の撮像装置を提
供でき、その実用的効果は大きい。

【図面の簡単な説明】

【図１】本発明の第１の実施例における撮像装置の全体
の構成を示すブロック図

【図２】画素分割におけるデータの遅延を説明する説明
図

【図３】従来のエンハンス処理回路に含まれる水平アパ
ーチャのフィルタ演算回路の内部構成の１例を示すブロ
ック図

【図４】図３のフィルタ演算回路の特性式（Ａ）〜
（Ｄ）の周波数特性図

【図５】本発明の第１の実施例の撮像装置のエンハンス
処理回路に含まれるフイルタ演算回路の構成を示すブロ
ック図

【図６】本発明の第２の実施例の撮像装置のエンハンス
処理回路に含まれるフィルタ演算回路の構成を示すブロ
ック図

【図７】従来の撮像装置（ワイド画面対応）の信号処理
回路の構成を示すブロック図

【図８】同従来例におけるクロック発生回路４２の内部
構成の１例を示すブロック図及びそのタイミングチャー
ト図

【符号の説明】

１ＡＤ変換器２画素分割回路３，４ガンマ処理回路５，６，エンハンス処理回路７，８マトリックス処理回路９画素合成回路１４，１８ディレイフリップフロップ１５，１９乗算器１６，２０加算器１７，２１セレクタ

Claims

【特許請求の範囲】

【請求項１】撮像素子の出力信号を所定の周波数のク
ロックでＡＤ変換しデジタル信号に変換するＡＤ変換器
と、前記デジタル化された撮像素子の出力信号を奇数画素信
号，偶数画素信号に分割する画素分割回路と、前記分割された奇数画素信号，偶数画素信号の信号系列
にガンマ処理、エンハンス処理、マトリックス処理等の
撮像装置の基本処理を施す２系統のデジタル信号処理回
路系と、前記２系統のデジタル信号処理回路系より出力される奇
数画素信号，偶数画素信号の２系統の信号系列を１系統
の信号系列に合成する画素合成回路とを備え、前記２系統のデジタル信号処理回路系のエンハンス処理
回路に含まれるフィルタ演算回路が、画素分割しない場
合に得られる任意のブースト周波数の水平アパーチャ信
号を得るためにそれぞれ他の系統に必要な画素信号対を
出力する画素加算信号出力回路と、前記他の系統の画素
加算信号回路より出力される画素信号対と自己の系統の
フィルタ演算処理で用いる画素信号のうち中心画素以外
の中心画素から対称位置にある画素信号対とのいずれか
一方を選択する選択回路を有することを特徴とする撮像
装置。
【請求項２】エンハンス処理回路のフィルタ演算回路
に含まれる前記２系統の画素加算信号出力回路を、奇数
画素信号の系列と偶数画素信号の系列に必要な画素信号
対を切り換えて出力するようにして、どちらの系にも選
択を切り換えることにより共通に使用できるように同一
の回路構成とした請求項１に記載の撮像装置。