JPH0635668A - 全加算器 - Google Patents
全加算器Info
- Publication number
- JPH0635668A JPH0635668A JP4185206A JP18520692A JPH0635668A JP H0635668 A JPH0635668 A JP H0635668A JP 4185206 A JP4185206 A JP 4185206A JP 18520692 A JP18520692 A JP 18520692A JP H0635668 A JPH0635668 A JP H0635668A
- Authority
- JP
- Japan
- Prior art keywords
- output
- bit
- circuit
- full adder
- carry
- Prior art date
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- Withdrawn
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 11
- 230000000295 complement effect Effects 0.000 abstract description 4
- 230000010354 integration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
Abstract
(57)【要約】
【目的】２の補数形式のデータの全加算を従来よりも少
ない素子数で構成することの出きる全加算器を提供する
こと。 【構成】ＮＯＲゲート４１ａとＡＮＤ―ＮＯＲゲート４
１ｂからなる演算回路と，ＥＸＯＲゲート２２からなる
和信号生成回路と，ＡＮＤ―ＮＯＲゲート４３からなる
疑似桁上げ信号生成回路を有し，疑似桁上げ信号生成回
路出力を全加算出力の最上位ビットとし，和信号生成回
路出力を第２位ビットとする。これにより少ない素子数
で最上位ビットを生成する。
ない素子数で構成することの出きる全加算器を提供する
こと。 【構成】ＮＯＲゲート４１ａとＡＮＤ―ＮＯＲゲート４
１ｂからなる演算回路と，ＥＸＯＲゲート２２からなる
和信号生成回路と，ＡＮＤ―ＮＯＲゲート４３からなる
疑似桁上げ信号生成回路を有し，疑似桁上げ信号生成回
路出力を全加算出力の最上位ビットとし，和信号生成回
路出力を第２位ビットとする。これにより少ない素子数
で最上位ビットを生成する。
Description
【０００１】
【産業上の利用分野】本発明は全加算器に関し，特に２
の補数形式のデータの加算に用いられる全加算器に関す
るものである。
の補数形式のデータの加算に用いられる全加算器に関す
るものである。
【０００２】
【従来の技術】従来，ｎビットの２の補数形式（以下，
２′ｓＣと略す）のデータの加算を行うときは図４のよ
うな構成を用いている。なお，図４において，６n 〜６
0 はそれぞれ１ビット加算器であり，１ビット加算器
は，例えば図５に示す構成を有し，次の表１の真理値表
に示す機能を持つ。図５において，２１，２２はＥＸＯ
Ｒゲートであり，２３，２４，２５はＮＡＮＤゲートで
ある。
２′ｓＣと略す）のデータの加算を行うときは図４のよ
うな構成を用いている。なお，図４において，６n 〜６
0 はそれぞれ１ビット加算器であり，１ビット加算器
は，例えば図５に示す構成を有し，次の表１の真理値表
に示す機能を持つ。図５において，２１，２２はＥＸＯ
Ｒゲートであり，２３，２４，２５はＮＡＮＤゲートで
ある。
【０００３】
【表１】
【０００４】即ち，図４において２つのｎビット２′ｓ
Ｃの入力データをＡn-1 〜Ａ0 ，Ｂn-1 〜Ｂ0 とする
と，ｉ（ｉ＝０〜ｎ−１）番目の１ビット加算器のＡ入
力はＡｉを，Ｂ入力はＢｉをそれぞれ入力とする。１ビ
ット加算器６n のＡ入力はＡn-1 を，Ｂ入力はＢn-1 を
入力とする。また，ｊ（ｊ＝１〜ｎ）番目の１ビット加
算器のＣＩ入力をｊ−１番目の１ビット加算器のＣＯ出
力と接続している。１ビット加算器６0 のＣＩ入力はキ
ャリー入力と接続している。
Ｃの入力データをＡn-1 〜Ａ0 ，Ｂn-1 〜Ｂ0 とする
と，ｉ（ｉ＝０〜ｎ−１）番目の１ビット加算器のＡ入
力はＡｉを，Ｂ入力はＢｉをそれぞれ入力とする。１ビ
ット加算器６n のＡ入力はＡn-1 を，Ｂ入力はＢn-1 を
入力とする。また，ｊ（ｊ＝１〜ｎ）番目の１ビット加
算器のＣＩ入力をｊ−１番目の１ビット加算器のＣＯ出
力と接続している。１ビット加算器６0 のＣＩ入力はキ
ャリー入力と接続している。
【０００５】一般に，キャリー入力はＬｏｗレベルとす
る。また，ｋ（Ｋ＝０〜ｎ）番目の１ビット加算器のＳ
出力をＳk とし，Ｓn 〜Ｓ0 をｎ＋１ビットの２′ｓＣ
の加算出力としている。
る。また，ｋ（Ｋ＝０〜ｎ）番目の１ビット加算器のＳ
出力をＳk とし，Ｓn 〜Ｓ0 をｎ＋１ビットの２′ｓＣ
の加算出力としている。
【０００６】加算出力の符号（Ｓn ）は，ｎ−１番目の
１ビット加算器のＣＯ出力をＣn として次の表２のよう
に決められる。
１ビット加算器のＣＯ出力をＣn として次の表２のよう
に決められる。
【０００７】
【表２】
【０００８】なお，表２において（Ａn-1 ，Ｂn-1 ，Ｃ
n ）＝（０，０，１），（１，１，０）の組み合わせは
実現しない。このように従来の構成では，桁上げ信号出
力Ｃn を生成し，入力Ａn-1 ，Ｂn-1 と桁上げ信号出力
Ｃn の論理演算で全加算出力の最上位ビットＳn を生成
している。
n ）＝（０，０，１），（１，１，０）の組み合わせは
実現しない。このように従来の構成では，桁上げ信号出
力Ｃn を生成し，入力Ａn-1 ，Ｂn-1 と桁上げ信号出力
Ｃn の論理演算で全加算出力の最上位ビットＳn を生成
している。
【０００９】図４において１ビット加算器は図６のよう
な構成も可能である。図６において４１はＮＯＲゲート
４１ａとＡＮＤ−ＮＯＲゲート４１ｂからなるＥＸＯＲ
ゲートであり，２２はＥＸＯＲゲートであり，４４はＩ
ＮＶゲートであり，４３はＡＮＤ−ＮＯＲゲートであ
り，上記表１と同一の機能を持つ。
な構成も可能である。図６において４１はＮＯＲゲート
４１ａとＡＮＤ−ＮＯＲゲート４１ｂからなるＥＸＯＲ
ゲートであり，２２はＥＸＯＲゲートであり，４４はＩ
ＮＶゲートであり，４３はＡＮＤ−ＮＯＲゲートであ
り，上記表１と同一の機能を持つ。
【００１０】
【発明が解決しようとする課題】図４に示す構成例では
１ビット加算器をｎ＋１個使用しているため，加算器の
小型化，集積化を行うには，１ビット加算器の個数を減
少させる必要がある。
１ビット加算器をｎ＋１個使用しているため，加算器の
小型化，集積化を行うには，１ビット加算器の個数を減
少させる必要がある。
【００１１】そこで，本発明の技術的課題は，２の補数
形式のデータの全加算を従来よりも少ない素子数で構成
することのできる全加算器を提供することにある。
形式のデータの全加算を従来よりも少ない素子数で構成
することのできる全加算器を提供することにある。
【００１２】
【課題を解決するための手段】本発明の全加算器は，入
力データの最上位ビットＡn-1 ，Ｂn-1 を入力とし，二
つの出力を有する演算回路と，該演算回路の第１の出力
と一つ下のビットからの桁上げ出力Ｃn-1 を入力とする
和信号生成回路と，前記演算回路の第１及び第２の出力
と前記桁上げ出力Ｃn-1 を入力とする疑似桁上げ信号生
成回路を有し，該疑似桁上げ信号生成回路出力を全加算
出力の最上位ビットＳn とし，前記和信号生成回路出力
を全加算出力の第２位ビットＳn-1 とすることを特徴と
する。
力データの最上位ビットＡn-1 ，Ｂn-1 を入力とし，二
つの出力を有する演算回路と，該演算回路の第１の出力
と一つ下のビットからの桁上げ出力Ｃn-1 を入力とする
和信号生成回路と，前記演算回路の第１及び第２の出力
と前記桁上げ出力Ｃn-1 を入力とする疑似桁上げ信号生
成回路を有し，該疑似桁上げ信号生成回路出力を全加算
出力の最上位ビットＳn とし，前記和信号生成回路出力
を全加算出力の第２位ビットＳn-1 とすることを特徴と
する。
【００１３】
【作用】本発明の全加算器において，入力データの最上
位ビットＡn-1 ，Ｂn-1 が，演算回路に入力し，この演
算回路からの第１及び第２の二つの出力が，疑似桁上げ
信号生成回路に入力される。疑似桁上げ信号生成回路で
は，前記演算回路の第１及び第２の出力と一つ下のビッ
トからの桁上げ出力Ｃn-1 とに基づいて，全加算出力の
最上位ビットＳn を出力する。また，演算回路の第１の
出力と，一つ下のビットからの桁上げ出力Ｃn-1 が和信
号生成回路に入力され，この和信号生成回路の出力が全
加算出力の第２位ビットＳn-1 となる。以上の動作が，
入力データの０からｎ−１の各ビットＡ，Ｂに対して行
われる。
位ビットＡn-1 ，Ｂn-1 が，演算回路に入力し，この演
算回路からの第１及び第２の二つの出力が，疑似桁上げ
信号生成回路に入力される。疑似桁上げ信号生成回路で
は，前記演算回路の第１及び第２の出力と一つ下のビッ
トからの桁上げ出力Ｃn-1 とに基づいて，全加算出力の
最上位ビットＳn を出力する。また，演算回路の第１の
出力と，一つ下のビットからの桁上げ出力Ｃn-1 が和信
号生成回路に入力され，この和信号生成回路の出力が全
加算出力の第２位ビットＳn-1 となる。以上の動作が，
入力データの０からｎ−１の各ビットＡ，Ｂに対して行
われる。
【００１４】
【実施例】以下，本発明の実施例について説明する。 〔第１の実施例〕図１は本発明の第１の実施例に係る全
加算器のブロック図である。図１において１n-2 〜１0
は，前述の図５に示したものと同じ１ビット加算器であ
り，また前述の図４に示した１ビット加算器６n-2 〜６
0 と同じ接続をしている。１n-1は図２に示すような論
理回路であり，ＮＡＮＤゲート２３とＥＸＯＲゲート２
１からなる演算回路と，ＥＸＯＲゲート２２からなる和
信号生成回路と，ＮＡＮＤゲート２４，２５とＥＸＯＲ
ゲート２６からなる疑似桁上げ信号生成回路とにより構
成されている。第１の実施例に係る全加算器は，図５に
示した従来の１ビット加算器と比べ，ＥＸＯＲゲート２
６を追加し，ＥＸＯＲゲート２６の出力をＣＯ′出力と
していることが異なる。また，図１において論理回路１
n-1 のＣＯ′出力をＳn としている。１ビット加算器１
n-2 のＣＯ出力をＣn-1 とすると，加算出力Ｓn の符号
は，表３のように決まり，ＮＡＮＤゲート２５出力をＣ
n とすれば，前述した表２と同一であることがわかる。
加算器のブロック図である。図１において１n-2 〜１0
は，前述の図５に示したものと同じ１ビット加算器であ
り，また前述の図４に示した１ビット加算器６n-2 〜６
0 と同じ接続をしている。１n-1は図２に示すような論
理回路であり，ＮＡＮＤゲート２３とＥＸＯＲゲート２
１からなる演算回路と，ＥＸＯＲゲート２２からなる和
信号生成回路と，ＮＡＮＤゲート２４，２５とＥＸＯＲ
ゲート２６からなる疑似桁上げ信号生成回路とにより構
成されている。第１の実施例に係る全加算器は，図５に
示した従来の１ビット加算器と比べ，ＥＸＯＲゲート２
６を追加し，ＥＸＯＲゲート２６の出力をＣＯ′出力と
していることが異なる。また，図１において論理回路１
n-1 のＣＯ′出力をＳn としている。１ビット加算器１
n-2 のＣＯ出力をＣn-1 とすると，加算出力Ｓn の符号
は，表３のように決まり，ＮＡＮＤゲート２５出力をＣ
n とすれば，前述した表２と同一であることがわかる。
【００１５】
【表３】
【００１６】よって，図１の全加算器は，図４の従来例
と同一機能を持ちながら，１ビット加算器ｎ−１個と図
２の論理回路１個で構成できる。一般にＥＸＯＲゲート
は１０Ｔｒで構成できるので図５の従来例の１ビット加
算器は，３２Ｔｒで構成され，図２の論理回路は４２Ｔ
ｒで構成される。一方，図４の従来例に係る全加算器に
おいて１ビット加算器６n は桁上げ信号出力を用いない
ため，図５のＥＸＯＲゲート２１，２２のみの２０Ｔｒ
でも構成できる。この結果，図１の全加算器では図４の
全加算器に比べ１０Ｔｒ少ない構成になる。 〔第２の実施例〕第２の実施例に係る全加算器は，図１
で示す第１の実施例に係る全加算器とは，その論理回路
の構成が異なる他は，第１の実施例と同様の構成を有す
る。即ち，第２の実施例に係る全加算器は，図１の全加
算器において，論理回路１n-1 を図３のように構成した
ものである。図３に示す論理回路は，図６で示す従来例
と比較してＩＮＶゲート４４がなくなっており，ＡＮＤ
−ＮＯＲゲート４３の出力をＣＯ′出力としていること
が異なる。図３の論理回路のＣＯ´出力の真理値は次の
表４のようになり，Ａ入力をＡn-1 ，Ｂ入力をＢn-1 ，
ＣＩ入力をＣn-1 とし，ＣＯ′出力をＳn とすれば上記
表３と一致し，全加算器の機能は前記第１の実施例と同
一である。
と同一機能を持ちながら，１ビット加算器ｎ−１個と図
２の論理回路１個で構成できる。一般にＥＸＯＲゲート
は１０Ｔｒで構成できるので図５の従来例の１ビット加
算器は，３２Ｔｒで構成され，図２の論理回路は４２Ｔ
ｒで構成される。一方，図４の従来例に係る全加算器に
おいて１ビット加算器６n は桁上げ信号出力を用いない
ため，図５のＥＸＯＲゲート２１，２２のみの２０Ｔｒ
でも構成できる。この結果，図１の全加算器では図４の
全加算器に比べ１０Ｔｒ少ない構成になる。 〔第２の実施例〕第２の実施例に係る全加算器は，図１
で示す第１の実施例に係る全加算器とは，その論理回路
の構成が異なる他は，第１の実施例と同様の構成を有す
る。即ち，第２の実施例に係る全加算器は，図１の全加
算器において，論理回路１n-1 を図３のように構成した
ものである。図３に示す論理回路は，図６で示す従来例
と比較してＩＮＶゲート４４がなくなっており，ＡＮＤ
−ＮＯＲゲート４３の出力をＣＯ′出力としていること
が異なる。図３の論理回路のＣＯ´出力の真理値は次の
表４のようになり，Ａ入力をＡn-1 ，Ｂ入力をＢn-1 ，
ＣＩ入力をＣn-1 とし，ＣＯ′出力をＳn とすれば上記
表３と一致し，全加算器の機能は前記第１の実施例と同
一である。
【００１７】
【表４】
【００１８】図６の従来の１ビット加算器は２８Ｔｒで
構成されるに対して，一方，図４の全加算器において１
ビット加算器６n は，図６のＥＸＯＲゲート４１，２２
のみの２０Ｔｒでも構成できる。この結果，第２の実施
例では従来の構成に対し２２Ｔｒ少ない構成で同一機能
を実現させることができる。
構成されるに対して，一方，図４の全加算器において１
ビット加算器６n は，図６のＥＸＯＲゲート４１，２２
のみの２０Ｔｒでも構成できる。この結果，第２の実施
例では従来の構成に対し２２Ｔｒ少ない構成で同一機能
を実現させることができる。
【００１９】
【発明の効果】以上説明したように，本発明は２′ｓＣ
データの加算を行う場合，従来の構成よりも１０〜２２
Ｔｒ程少ない構成で実現できる。
データの加算を行う場合，従来の構成よりも１０〜２２
Ｔｒ程少ない構成で実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る全加算器を示すブ
ロック図である。
ロック図である。
【図２】図１の論理回路１n-1 を示す回路図である。
【図３】本発明の第２の実施例に係る全加算器の論理回
路１n-1 を示す図である。
路１n-1 を示す図である。
【図４】従来例に係る全加算器を示したブロック図であ
る。
る。
【図５】図４の１ビット加算器の一例を示す回路図であ
る。
る。
【図６】図４の１ビット加算器の他の例を示す回路図で
ある。
ある。
１n-1 論理回路 １n-2 〜１0 １ビット加算器 ６n 〜６0 １ビット加算器 ２１ ＥＸＯＲゲート ２２ ＥＸＯＲゲート ２６ ＥＸＯＲゲート ２３ ＮＡＮＤゲート ２４ ＮＡＮＤゲート ２５ ＮＡＮＤゲート ４１ ＥＸＯＲゲート ４１ａ ＮＯＲゲート ４１ｂ ＡＮＤ−ＮＯＲゲート ４３ ＡＮＤ−ＮＯＲゲート ４４ ＩＮＶゲート
Claims (2)
- 【請求項１】 ｎビット（ｎは自然数）の２の補数形式
のデータの全加算器において，入力データの最上位ビッ
トＡn-1 ，Ｂn-1 を入力とし，二つの出力を有する演算
回路と，該演算回路の第１の出力と一つ下のビットから
の桁上げ出力Ｃn-1 を入力とする和信号生成回路と，前
記演算回路の第１及び第２の出力と前記桁上げ出力Ｃn-
1 を入力とする疑似桁上げ信号生成回路を有し，該疑似
桁上げ信号生成回路出力を全加算出力の最上位ビットＳ
n とし，前記和信号生成回路出力を全加算出力の第２位
ビットＳn-1 とすることを特徴とする全加算器。 - 【請求項２】 請求項１記載の全加算器において，前記
演算回路は，入力Ａn-1 ，Ｂn-1 の排他的論理和（ある
いは排他的非論理和）信号を第１の出力とし，非論理和
（あるいは非論理積）信号を第２の出力とすることを特
徴とする全加算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4185206A JPH0635668A (ja) | 1992-07-13 | 1992-07-13 | 全加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4185206A JPH0635668A (ja) | 1992-07-13 | 1992-07-13 | 全加算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0635668A true JPH0635668A (ja) | 1994-02-10 |
Family
ID=16166732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4185206A Withdrawn JPH0635668A (ja) | 1992-07-13 | 1992-07-13 | 全加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0635668A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3619077A1 (de) * | 1985-06-12 | 1986-12-18 | Kubota Ltd., Osaka | Traktorkabine |
| US8516030B2 (en) | 2006-09-28 | 2013-08-20 | Fujitsu Limited | Carry look-ahead circuit and carry look-ahead method |
-
1992
- 1992-07-13 JP JP4185206A patent/JPH0635668A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3619077A1 (de) * | 1985-06-12 | 1986-12-18 | Kubota Ltd., Osaka | Traktorkabine |
| US8516030B2 (en) | 2006-09-28 | 2013-08-20 | Fujitsu Limited | Carry look-ahead circuit and carry look-ahead method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |