JPH08123663A - 高速動的２進インクリメンタ - Google Patents
高速動的２進インクリメンタInfo
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- JPH08123663A JPH08123663A JP7259094A JP25909495A JPH08123663A JP H08123663 A JPH08123663 A JP H08123663A JP 7259094 A JP7259094 A JP 7259094A JP 25909495 A JP25909495 A JP 25909495A JP H08123663 A JPH08123663 A JP H08123663A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
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- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/5055—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination in which one operand is a constant, i.e. incrementers or decrementers
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Abstract
(57)【要約】
【課題】 インクリメンタのビット幅とは無関係に２つ
の段だけを必要とする高速動的２進インクリメンタを提
供する。 【解決の手段】 ２進インクリメンタは、第１段に対応
するために論理桁上げ式の反転を使用する。合計段は反
転した桁上げ信号と入力信号とを受け取って、増分した
値を提供する。動的２進インクリメンタを提供するため
に動的固定ＯＲ論理回路を使用することが有利である。
の段だけを必要とする高速動的２進インクリメンタを提
供する。 【解決の手段】 ２進インクリメンタは、第１段に対応
するために論理桁上げ式の反転を使用する。合計段は反
転した桁上げ信号と入力信号とを受け取って、増分した
値を提供する。動的２進インクリメンタを提供するため
に動的固定ＯＲ論理回路を使用することが有利である。
Description
【０００１】
【発明の属する技術分野】本発明は、２進インクリメン
タに関し、より具体的には高速の応用分野に使用される
動的２進インクリメンタに関する。
タに関し、より具体的には高速の応用分野に使用される
動的２進インクリメンタに関する。
【０００２】
【従来の技術】インクリメンタは、唯一の入力（Ａ入
力）と信号の桁上げ１つを備えた加算器と見なすことが
できる。したがって、インクリメンタは、信号の桁上げ
によりＡ入力を１だけ増加する。一般に、動的２進イン
クリメンタは、桁上げ先見構造を使用して実施される。
力）と信号の桁上げ１つを備えた加算器と見なすことが
できる。したがって、インクリメンタは、信号の桁上げ
によりＡ入力を１だけ増加する。一般に、動的２進イン
クリメンタは、桁上げ先見構造を使用して実施される。
【０００３】従来、Ｎビットの２進インクリメンタは、
２進桁上げ先見構造を使用して実施するのに２＋Ｌｏｇ
2Ｎ個の段を必要とする。
２進桁上げ先見構造を使用して実施するのに２＋Ｌｏｇ
2Ｎ個の段を必要とする。
【０００４】この手法は４ビット・インクリメンタの設
計によって例示することができるが、その技法は大ビッ
ト幅インクリメンタに最も有用なものである。４ビット
の２進インクリメンタは、４つのデータ入力Ａ３、Ａ
２、Ａ１、Ａ０と、１つの桁上げ入力（Ｃｉｎ）とを有
する。また、４ビットの２進インクリメンタは、４つの
データ出力Ｓ３、Ｓ２、Ｓ１、Ｓ０と、１つの桁上げ出
力（Ｃｏｕｔ）とを有する。この例では、Ｓ３は最上位
ビットを表し、Ｓ０は最下位ビットを表す。
計によって例示することができるが、その技法は大ビッ
ト幅インクリメンタに最も有用なものである。４ビット
の２進インクリメンタは、４つのデータ入力Ａ３、Ａ
２、Ａ１、Ａ０と、１つの桁上げ入力（Ｃｉｎ）とを有
する。また、４ビットの２進インクリメンタは、４つの
データ出力Ｓ３、Ｓ２、Ｓ１、Ｓ０と、１つの桁上げ出
力（Ｃｏｕｔ）とを有する。この例では、Ｓ３は最上位
ビットを表し、Ｓ０は最下位ビットを表す。
【０００５】インクリメンタの機能を表すブール式は以
下の通りである。 Ｃｏｕｔ＝ＧＰ３０＆Ｃｉｎ グループ伝播（ＧＰ） Ｓ３＝Ａ３ ＸＯＲ Ｃ２ Ｓ２＝Ａ２ ＸＯＲ Ｃ１ Ｓ１＝Ａ１ ＸＯＲ Ｃ０ Ｓ０＝Ａ０ ＸＯＲ Ｃｉｎ ただし Ｃ２＝ＧＰ２０＆Ｃｉｎ Ｃ１＝ＧＰ１０＆Ｃｉｎ Ｃ０＝ＧＰ０＆Ｃｉｎ ＧＰ３０＝Ａ３＆Ａ２＆Ａ１＆Ａ０ ＧＰ２０＝Ａ２＆Ａ１＆Ａ０ ＧＰ１０＝Ａ１＆Ａ０ ＧＰ０＝Ａ０
下の通りである。 Ｃｏｕｔ＝ＧＰ３０＆Ｃｉｎ グループ伝播（ＧＰ） Ｓ３＝Ａ３ ＸＯＲ Ｃ２ Ｓ２＝Ａ２ ＸＯＲ Ｃ１ Ｓ１＝Ａ１ ＸＯＲ Ｃ０ Ｓ０＝Ａ０ ＸＯＲ Ｃｉｎ ただし Ｃ２＝ＧＰ２０＆Ｃｉｎ Ｃ１＝ＧＰ１０＆Ｃｉｎ Ｃ０＝ＧＰ０＆Ｃｉｎ ＧＰ３０＝Ａ３＆Ａ２＆Ａ１＆Ａ０ ＧＰ２０＝Ａ２＆Ａ１＆Ａ０ ＧＰ１０＝Ａ１＆Ａ０ ＧＰ０＝Ａ０
【０００６】したがって、２進桁上げ先見構造で４ビッ
ト・インクリメンタを実施すると、以下のように構築す
ることができるはずである。 第１段： ＧＰ３２＝Ａ３＆Ａ２ ＧＰ２１＝Ａ２＆Ａ１ ＧＰ１０＝Ａ１＆Ａ０ Ｃ０＝Ａ０＆Ｃｉｎ 第２段： ＧＰ３０＝ＧＰ３２＆ＧＰ１０ ＧＰ２０＝ＧＰ２１＆Ａ０ Ｃ１＝ＧＰ１０＆Ｃｉｎ 第３段： Ｃｏｕｔ＝ＧＰ３０＆Ｃｉｎ Ｃ２＝ＧＰ２０＆Ｃｉｎ 第４段： Ｓ３＝Ａ３ ＸＯＲ Ｃ２ Ｓ２＝Ａ２ ＸＯＲ Ｃ１ Ｓ１＝Ａ１ ＸＯＲ Ｃ０ Ｓ０＝Ａ０ ＸＯＲ Ｃｉｎ したがって、４ビット・インクリメンタの場合、その動
作には２＋Ｌｏｇ2４＝４個の論理段が必要になる。
ト・インクリメンタを実施すると、以下のように構築す
ることができるはずである。 第１段： ＧＰ３２＝Ａ３＆Ａ２ ＧＰ２１＝Ａ２＆Ａ１ ＧＰ１０＝Ａ１＆Ａ０ Ｃ０＝Ａ０＆Ｃｉｎ 第２段： ＧＰ３０＝ＧＰ３２＆ＧＰ１０ ＧＰ２０＝ＧＰ２１＆Ａ０ Ｃ１＝ＧＰ１０＆Ｃｉｎ 第３段： Ｃｏｕｔ＝ＧＰ３０＆Ｃｉｎ Ｃ２＝ＧＰ２０＆Ｃｉｎ 第４段： Ｓ３＝Ａ３ ＸＯＲ Ｃ２ Ｓ２＝Ａ２ ＸＯＲ Ｃ１ Ｓ１＝Ａ１ ＸＯＲ Ｃ０ Ｓ０＝Ａ０ ＸＯＲ Ｃｉｎ したがって、４ビット・インクリメンタの場合、その動
作には２＋Ｌｏｇ2４＝４個の論理段が必要になる。
【０００７】上記の式から分かるように、インクリメン
タを実施するのに必要な段数と論理ゲートの数は、イン
クリメンタのビット数が増加するにつれて増加する。し
たがって、実施しやすく、必要な段数が既知の動的イン
クリメンタより大幅に少ないインクリメンタが要求され
る。さらに、このインクリメンタは、標準の論理素子を
使用して容易に実施されるはずである。本発明は、この
ような要求に対処するものである。
タを実施するのに必要な段数と論理ゲートの数は、イン
クリメンタのビット数が増加するにつれて増加する。し
たがって、実施しやすく、必要な段数が既知の動的イン
クリメンタより大幅に少ないインクリメンタが要求され
る。さらに、このインクリメンタは、標準の論理素子を
使用して容易に実施されるはずである。本発明は、この
ような要求に対処するものである。
【０００８】
【発明が解決しようとする課題】この問題に対する新規
の論理／回路手法により、インクリメンタのビット幅
（Ｎ）とは無関係の、論理段２個を単位とするＮビット
２進インクリメンタが達成される。
の論理／回路手法により、インクリメンタのビット幅
（Ｎ）とは無関係の、論理段２個を単位とするＮビット
２進インクリメンタが達成される。
【０００９】
【課題を解決するための手段】本発明により、桁上げ式
の論理反転を使用して第１段を提供する、動的２進イン
クリメンタが提供される。次に、このような桁上げ式を
合計段に提供し、この合計段がこのような桁上げ式と入
力信号とを受け取って増分した値を提供する。
の論理反転を使用して第１段を提供する、動的２進イン
クリメンタが提供される。次に、このような桁上げ式を
合計段に提供し、この合計段がこのような桁上げ式と入
力信号とを受け取って増分した値を提供する。
【００１０】第１の態様の動的２進インクリメンタは、
桁上げ式の論理反転を提供する第１段であって、この第
１段が複数の桁上げセルを含み、桁上げセルのそれぞれ
が入力信号を受け取って桁上げ信号を提供し、特定の桁
上げセルの入力信号が現行ビットから最下位ビット（Ｌ
ＳＢ）までの２進インクリメンタへの各入力信号の補数
の論理和と、２進インクリメンタへの桁上げ入力である
Ｃinの補数の論理和である、第１段を含む。複数の桁上
げセルは並列に結合される。２進インクリメンタは、複
数の合計（Ｓ）セルを含む第２段であって、合計セルの
それぞれが複数の入力セルのうちの対応するセルから桁
上げ信号と関連入力信号とを受け取り、合計出力を提供
する、第２段を含む。
桁上げ式の論理反転を提供する第１段であって、この第
１段が複数の桁上げセルを含み、桁上げセルのそれぞれ
が入力信号を受け取って桁上げ信号を提供し、特定の桁
上げセルの入力信号が現行ビットから最下位ビット（Ｌ
ＳＢ）までの２進インクリメンタへの各入力信号の補数
の論理和と、２進インクリメンタへの桁上げ入力である
Ｃinの補数の論理和である、第１段を含む。複数の桁上
げセルは並列に結合される。２進インクリメンタは、複
数の合計（Ｓ）セルを含む第２段であって、合計セルの
それぞれが複数の入力セルのうちの対応するセルから桁
上げ信号と関連入力信号とを受け取り、合計出力を提供
する、第２段を含む。
【００１１】動的ＯＲ論理素子の使用を見込んだ桁上げ
式の論理反転の使用により、等価桁上げ先見２進インク
リメンタより少ない段数を使用したインクリメンタが提
供される。このインクリメンタは、特に２進インクリメ
ンタのサイズが増大したときに重大なユーティリティを
発揮する。
式の論理反転の使用により、等価桁上げ先見２進インク
リメンタより少ない段数を使用したインクリメンタが提
供される。このインクリメンタは、特に２進インクリメ
ンタのサイズが増大したときに重大なユーティリティを
発揮する。
【００１２】
【発明の実施の形態】本発明は、２進インクリメンタの
改良に関する。以下の説明は、当業者が本発明を作成し
使用できるようにするためのものであり、特許出願およ
びその要件に関連して提示する。当業者には好ましい実
施例の様々な変更態様が容易に明らかになり、本発明の
一般原理は他の実施例にも適用することができる。した
がって、本発明は、図示の実施例に限定されるものでは
なく、本明細書に記載した原理および特徴と一致する最
も広い範囲が与えられる。
改良に関する。以下の説明は、当業者が本発明を作成し
使用できるようにするためのものであり、特許出願およ
びその要件に関連して提示する。当業者には好ましい実
施例の様々な変更態様が容易に明らかになり、本発明の
一般原理は他の実施例にも適用することができる。した
がって、本発明は、図示の実施例に限定されるものでは
なく、本明細書に記載した原理および特徴と一致する最
も広い範囲が与えられる。
【００１３】従来の桁上げ先見インクリメンタの動作を
より具体的に説明するため、図１および以下の説明を参
照されたい。図１は、３２ビット・インクリメンタのブ
ロック図である。このインクリメンタは、第１のレベル
の桁上げ生成信号（ＣＧ）を生成する第１のグループの
セル１４に対応する複数のセル１２を含む。セル１６、
１８、２０は次のレベルのＣＧ信号に対応する。セル２
８は次のレベルのＣＧ信号に対応する。セル２２、２
４、２６は追加のレベルのＧＰ信号に対応する。セル３
０は合計信号に対応する。セル３２は、桁上げを反転
し、本発明用の出力バッファを提供する。図１の様々な
セル１２〜３２内の論理機能の例については、以下を参
照されたい。
より具体的に説明するため、図１および以下の説明を参
照されたい。図１は、３２ビット・インクリメンタのブ
ロック図である。このインクリメンタは、第１のレベル
の桁上げ生成信号（ＣＧ）を生成する第１のグループの
セル１４に対応する複数のセル１２を含む。セル１６、
１８、２０は次のレベルのＣＧ信号に対応する。セル２
８は次のレベルのＣＧ信号に対応する。セル２２、２
４、２６は追加のレベルのＧＰ信号に対応する。セル３
０は合計信号に対応する。セル３２は、桁上げを反転
し、本発明用の出力バッファを提供する。図１の様々な
セル１２〜３２内の論理機能の例については、以下を参
照されたい。
【００１４】グループ伝播（ＧＰ）セル１２ 入力Ｄ、Ｃ、Ｂ、Ａ（ただし、ＭＳＢはＡである）を有
し、以下の出力を形成する。 ＸＧＰDLBA＝ＸＡD＋ＸＡC＋ＸＡB＋ＸＡA ＸＧＰLBA＝ＸＡC＋ＸＡB＋ＸＡA ＸＧＰBA＝ＸＡB＋ＸＡA ＸＧＰA＝ＸＡA
し、以下の出力を形成する。 ＸＧＰDLBA＝ＸＡD＋ＸＡC＋ＸＡB＋ＸＡA ＸＧＰLBA＝ＸＡC＋ＸＡB＋ＸＡA ＸＧＰBA＝ＸＡB＋ＸＡA ＸＧＰA＝ＸＡA
【００１５】桁上げ生成（ＣＧ）セル１４ 入力ＸＡ3〜ＸＡ0を有し、以下の出力を形成する。 ＸＣ3＝ＸＡ3＋ＸＡ2＋ＸＡ1＋ＸＡ0＋ＸＣｉｎ ＸＣ2＝ＸＡ2＋ＸＡ1＋ＸＡ0＋Ｘｃｉｎ ＸＣ1＝ＸＡ1＋ＸＡ0＋Ｘｃｉｎ ＸＣ0＝ＸＡ0＋Ｘｃｉｎ
【００１６】ＣＧセル１６ 入力ＸＧＰ74、ＸＧＰ64、ＸＧＰ54、ＸＧＰ4、ＸＣ３
を有する。出力は以下の通りである。 ＸＣ7＝ＸＧＰ74＋ＸＣ３ ＸＣ6＝ＸＧＰ64＋ＸＣ３ ＸＣ5＝ＸＧＰ54＋ＸＣ３ ＸＣ4＝ＸＧＰ4＋ＸＣ３
を有する。出力は以下の通りである。 ＸＣ7＝ＸＧＰ74＋ＸＣ３ ＸＣ6＝ＸＧＰ64＋ＸＣ３ ＸＣ5＝ＸＧＰ54＋ＸＣ３ ＸＣ4＝ＸＧＰ4＋ＸＣ３
【００１７】ＣＧセル１８ 入力ＸＧＰ118、ＸＧＰ108、ＸＧＰ98、ＸＧＰ8、ＸＧ
Ｐ74、ＸＣ３を有する。出力は以下の通りである。 ＸＣ11＝ＸＧＰ118＋ＸＧＰ74＋ＸＣ３ ＸＣ10＝ＸＧＰ108＋ＸＧＰ74＋ＸＣ３ ＸＣ9＝ＸＧＰ98＋ＸＧＰ74＋ＸＣ３ ＸＣ8＝ＸＧＰ8＋ＸＧＰ74＋ＸＣ３
Ｐ74、ＸＣ３を有する。出力は以下の通りである。 ＸＣ11＝ＸＧＰ118＋ＸＧＰ74＋ＸＣ３ ＸＣ10＝ＸＧＰ108＋ＸＧＰ74＋ＸＣ３ ＸＣ9＝ＸＧＰ98＋ＸＧＰ74＋ＸＣ３ ＸＣ8＝ＸＧＰ8＋ＸＧＰ74＋ＸＣ３
【００１８】ＣＧセル２０ 入力ＸＧＰ1512、ＸＧＰ1412、ＸＧＰ1312、ＸＧ
Ｐ1112、ＸＧＰ12、ＸＧＰ11 8、ＸＧＰ74、ＸＣ３を有
する。出力は以下の通りである。 ＸＣ15＝ＸＧＰ1512＋ＸＧＰ118＋ＸＧＰ74＋ＸＣ３ ＸＣ14＝ＸＧＰ1412＋ＸＧＰ118＋ＸＧＰ74＋ＸＣ３ ＸＣ13＝ＸＧＰ1312＋ＸＧＰ118＋ＸＧＰ74＋ＸＣ３ ＸＣ12＝ＸＧＰ12＋ＸＧＰ118＋ＸＧＰ74＋ＸＣ３
Ｐ1112、ＸＧＰ12、ＸＧＰ11 8、ＸＧＰ74、ＸＣ３を有
する。出力は以下の通りである。 ＸＣ15＝ＸＧＰ1512＋ＸＧＰ118＋ＸＧＰ74＋ＸＣ３ ＸＣ14＝ＸＧＰ1412＋ＸＧＰ118＋ＸＧＰ74＋ＸＣ３ ＸＣ13＝ＸＧＰ1312＋ＸＧＰ118＋ＸＧＰ74＋ＸＣ３ ＸＣ12＝ＸＧＰ12＋ＸＧＰ118＋ＸＧＰ74＋ＸＣ３
【００１９】ＧＰセル２２ 入力： ＸＧＰ2320、ＸＧＰ2220、ＸＧＰ2120、ＸＧＰ
20、ＸＧＰ1916 出力は以下の通りである。 ＸＧＰ2316＝ＸＧＰ2320＋ＸＧＰ1916 ＸＧＰ2216＝ＸＧＰ2220＋ＸＧＰ1916 ＸＧＰ2116＝ＸＧＰ2120＋ＸＧＰ1916 ＸＧＰ2016＝ＸＧＰ20＋ＸＧＰ1916
20、ＸＧＰ1916 出力は以下の通りである。 ＸＧＰ2316＝ＸＧＰ2320＋ＸＧＰ1916 ＸＧＰ2216＝ＸＧＰ2220＋ＸＧＰ1916 ＸＧＰ2116＝ＸＧＰ2120＋ＸＧＰ1916 ＸＧＰ2016＝ＸＧＰ20＋ＸＧＰ1916
【００２０】ＧＰセル２４ 入力： ＸＧＰ2724、ＸＧＰ2624、ＸＧＰ2524、ＸＧＰ
24、ＸＧＰ2320、ＸＧＰ1916 出力は以下の通りである。 ＸＧＰ2716＝ＸＧＰ2724＋ＸＧＰ2320＋ＸＧＰ1916 ＸＧＰ2616＝ＸＧＰ2624＋ＸＧＰ2320＋ＸＧＰ1916 ＸＧＰ2516＝ＸＧＰ2524＋ＸＧＰ2320＋ＸＧＰ1916 ＸＧＰ2416＝ＸＧＰ24＋ＸＧＰ2320＋ＸＧＰ1916
24、ＸＧＰ2320、ＸＧＰ1916 出力は以下の通りである。 ＸＧＰ2716＝ＸＧＰ2724＋ＸＧＰ2320＋ＸＧＰ1916 ＸＧＰ2616＝ＸＧＰ2624＋ＸＧＰ2320＋ＸＧＰ1916 ＸＧＰ2516＝ＸＧＰ2524＋ＸＧＰ2320＋ＸＧＰ1916 ＸＧＰ2416＝ＸＧＰ24＋ＸＧＰ2320＋ＸＧＰ1916
【００２１】ＧＰセル２６ 入力： ＸＧＰ3128、ＸＧＰ3028、ＸＧＰ2928、ＸＧＰ
28、ＸＧＰ2724、ＸＧＰ2320、ＸＧＰ1916 出力は以下の通りである。 ＸＧＰ3116＝ＸＧＰ3128＋ＸＧＰ2724＋ＸＧＰ2320＋Ｘ
ＧＰ1916 ＸＧＰ3016＝ＸＧＰ3028＋ＸＧＰ2724＋ＸＧＰ2320＋Ｘ
ＧＰ1916 ＸＧＰ2918＝ＸＧＰ2928＋ＸＧＰ2724＋ＸＧＰ2320＋Ｘ
ＧＰ1916 ＸＧＰ2816＝ＸＧＰ28＋ＸＧＰ2724＋ＸＧＰ2320＋ＸＧ
Ｐ1916
28、ＸＧＰ2724、ＸＧＰ2320、ＸＧＰ1916 出力は以下の通りである。 ＸＧＰ3116＝ＸＧＰ3128＋ＸＧＰ2724＋ＸＧＰ2320＋Ｘ
ＧＰ1916 ＸＧＰ3016＝ＸＧＰ3028＋ＸＧＰ2724＋ＸＧＰ2320＋Ｘ
ＧＰ1916 ＸＧＰ2918＝ＸＧＰ2928＋ＸＧＰ2724＋ＸＧＰ2320＋Ｘ
ＧＰ1916 ＸＧＰ2816＝ＸＧＰ28＋ＸＧＰ2724＋ＸＧＰ2320＋ＸＧ
Ｐ1916
【００２２】ＣＧセル２８ 入力： ＸＤ、ＸＣ、ＸＢ、ＸＡ、ＸＣi（ただし、Ｘ
ＤはＭＳＢである）出力は以下の通りである。 ＸＣD＝ＸＤ＋ＸＣi ＸＣC＝ＸＣ＋ＸＣi ＸＣB＝ＸＢ＋ＸＣi ＸＣA＝ＸＡ＋ＸＣi
ＤはＭＳＢである）出力は以下の通りである。 ＸＣD＝ＸＤ＋ＸＣi ＸＣC＝ＸＣ＋ＸＣi ＸＣB＝ＸＢ＋ＸＣi ＸＣA＝ＸＡ＋ＸＣi
【００２３】合計セル３０ Ｓｕｍi＝ＸＡi ＸＯＲ ＸＣi-1（ＳｕｍiはＭＳＢ） Ｓｕｍi-1＝ＸＡi-1 ＸＯＲ ＸＣi-2 Ｓｕｍi-2＝ＸＡi-2 ＸＯＲ ＸＣi-3 Ｓｕｍi-3＝ＸＡi-3 ＸＯＲ ＸＣi-4（Ｓｕｍi-3はＭ
ＳＢ）
ＳＢ）
【００２４】桁上げセル３２
【数１】
【００２５】上記の例から分かるように、３２ビット動
的インクリメンタの実施態様は比較的複雑で、ＧＰセル
とＣＧセルからなる数通りの段を必要とする。さらに、
そこに位置する各種セルが様々な機能性を有することも
分かる。したがって、この様々な機能性のために数多く
の各種論理素子が必要であるため、インクリメンタの複
雑さがさらに増している。
的インクリメンタの実施態様は比較的複雑で、ＧＰセル
とＣＧセルからなる数通りの段を必要とする。さらに、
そこに位置する各種セルが様々な機能性を有することも
分かる。したがって、この様々な機能性のために数多く
の各種論理素子が必要であるため、インクリメンタの複
雑さがさらに増している。
【００２６】本発明は、段数が削減され、各段の機能性
の実施態様が大幅に単純化された動的２進インクリメン
タに関する。本発明による動的２進インクリメンタにつ
いてより具体的に説明するため、以下の説明を参照され
たい。
の実施態様が大幅に単純化された動的２進インクリメン
タに関する。本発明による動的２進インクリメンタにつ
いてより具体的に説明するため、以下の説明を参照され
たい。
【００２７】本発明の原理を理解しやすくするため、４
ビットの動的２進インクリメンタに関連してその概念を
説明する。（この説明では、Ｘはブール変数の論理反転
を示す。）
ビットの動的２進インクリメンタに関連してその概念を
説明する。（この説明では、Ｘはブール変数の論理反転
を示す。）
【００２８】したがって、本発明による４ビット動的イ
ンクリメンタでは、以下のような単一段を使用して各ビ
ットの桁上げ式を理解することができる。 第１段： Ｘcout＝ＸＡ3＋ＸＡ2＋ＸＡ1＋ＸＡ0＋Ｘcin ＸＣ2＝ＸＡ2＋ＸＡ1＋ＸＡ0＋Ｘcin ＸＣ1＝ＸＡ1＋ＸＡ0＋Ｘcin ＸＣ0＝ＸＡ0＋Ｘcin
ンクリメンタでは、以下のような単一段を使用して各ビ
ットの桁上げ式を理解することができる。 第１段： Ｘcout＝ＸＡ3＋ＸＡ2＋ＸＡ1＋ＸＡ0＋Ｘcin ＸＣ2＝ＸＡ2＋ＸＡ1＋ＸＡ0＋Ｘcin ＸＣ1＝ＸＡ1＋ＸＡ0＋Ｘcin ＸＣ0＝ＸＡ0＋Ｘcin
【００２９】したがって、合計は以下の段で実施され
る。
る。
【００３０】新規インクリメンタの論理機能は、以下の
例を使用して示すことができる。
例を使用して示すことができる。
【００３１】増分後の合計出力と桁上げ出力は以下のよ
うになる。
うになる。
【００３２】本発明による増分機能を実行するため、以
下に示すようにＡ３、Ａ２、Ａ１、Ａ０、およびＣｉｎ
の論理反転が作成される。 ＸＡ3 ＸＡ2 ＸＡ1 ＸＡ0 Ｘcin １ ０ ０ ０ ０ ＸＡ3 ＸＡ2 ＸＡ1 ＸＡ0 Ｘcin ＸCout＝ １ ＋ ０ ＋ ０ ＋ ０ ＋ ０ ＝１ ＸC2＝ ０ ＋ ０ ＋ ０ ＋ ０ ＝０ ＸC1＝ ０ ＋ ０ ＋ ０ ＝０ ＸC0＝ ０ ＋ ０ ＝０ Ｓ3＝１ ＸＯＲ ０＝１ Ｓ2＝０ ＸＯＲ ０＝０ Ｓ1＝０ ＸＯＲ ０＝０ Ｓ0＝０ ＸＯＲ ０＝０
下に示すようにＡ３、Ａ２、Ａ１、Ａ０、およびＣｉｎ
の論理反転が作成される。 ＸＡ3 ＸＡ2 ＸＡ1 ＸＡ0 Ｘcin １ ０ ０ ０ ０ ＸＡ3 ＸＡ2 ＸＡ1 ＸＡ0 Ｘcin ＸCout＝ １ ＋ ０ ＋ ０ ＋ ０ ＋ ０ ＝１ ＸC2＝ ０ ＋ ０ ＋ ０ ＋ ０ ＝０ ＸC1＝ ０ ＋ ０ ＋ ０ ＝０ ＸC0＝ ０ ＋ ０ ＝０ Ｓ3＝１ ＸＯＲ ０＝１ Ｓ2＝０ ＸＯＲ ０＝０ Ｓ1＝０ ＸＯＲ ０＝０ Ｓ0＝０ ＸＯＲ ０＝０
【００３３】したがって、この新規インクリメンタは元
の式と同じ結果を提供する（ただし、合計出力は正論理
であるが、桁上げ出力は元の桁上げ出力の論理反転にな
る）。
の式と同じ結果を提供する（ただし、合計出力は正論理
であるが、桁上げ出力は元の桁上げ出力の論理反転にな
る）。
【００３４】本発明によるインクリメンタの利点をより
具体的に示すため、図２を参照されたい。図２には、本
発明による３２ビット動的インクリメンタ１００のブロ
ック図が示されている。図示の通り、第１の桁上げ段１
０２の桁上げビット（ＸＣi）のそれぞれは直接実施さ
れ、従来の動的インクリメンタに関連する先見構造は除
去される。第２段１０４は、増分した合計値を提供する
ためにそれぞれの関連セルに結合される合計セルを含
む。
具体的に示すため、図２を参照されたい。図２には、本
発明による３２ビット動的インクリメンタ１００のブロ
ック図が示されている。図示の通り、第１の桁上げ段１
０２の桁上げビット（ＸＣi）のそれぞれは直接実施さ
れ、従来の動的インクリメンタに関連する先見構造は除
去される。第２段１０４は、増分した合計値を提供する
ためにそれぞれの関連セルに結合される合計セルを含
む。
【００３５】次に、図３を参照すると、図２の３２ビッ
ト・インクリメンタ用の桁上げ回路１０２の一実施例が
示されている。桁上げ回路１０２は、複数のトランジス
タ２０４に結合された動的固定ＯＲゲート２０２を含
み、トランジスタのそれぞれが桁上げ信号（ＸＣi）へ
の入力の１ビットに対応する。好ましい実施例のＯＲゲ
ート２０２は、ドミノタイプのＯＲゲートである。３２
ビットの桁上げ信号（ＸＣ31）の式は以下の通りであ
る。 ＸＣ31＝ＸＡ31＋ＸＡ30＋ＸＡ29・・・ＸＡ1＋ＸＡ0＋ＸＣi
ト・インクリメンタ用の桁上げ回路１０２の一実施例が
示されている。桁上げ回路１０２は、複数のトランジス
タ２０４に結合された動的固定ＯＲゲート２０２を含
み、トランジスタのそれぞれが桁上げ信号（ＸＣi）へ
の入力の１ビットに対応する。好ましい実施例のＯＲゲ
ート２０２は、ドミノタイプのＯＲゲートである。３２
ビットの桁上げ信号（ＸＣ31）の式は以下の通りであ
る。 ＸＣ31＝ＸＡ31＋ＸＡ30＋ＸＡ29・・・ＸＡ1＋ＸＡ0＋ＸＣi
【００３６】次に、図４を参照すると、桁上げセルに入
力信号の１ビットを提供するために１つのトランジスタ
２０４に結合された動的固定ＯＲゲート２０２を含む、
桁上げ回路１０２'が示されている。桁上げ信号の各追
加ビットごとの最下位ビット（ＬＳＢ）から始まって、
桁上げ回路１０２'はトランジスタ１つずつ増加するこ
とができる。したがって、桁上げ回路１０２の実施態様
は、図１に示す先見構造を含む従来の３２ビット動的２
進インクリメンタ１０内の桁上げ回路より簡単で、従来
の回路ほど複雑ではない。
力信号の１ビットを提供するために１つのトランジスタ
２０４に結合された動的固定ＯＲゲート２０２を含む、
桁上げ回路１０２'が示されている。桁上げ信号の各追
加ビットごとの最下位ビット（ＬＳＢ）から始まって、
桁上げ回路１０２'はトランジスタ１つずつ増加するこ
とができる。したがって、桁上げ回路１０２の実施態様
は、図１に示す先見構造を含む従来の３２ビット動的２
進インクリメンタ１０内の桁上げ回路より簡単で、従来
の回路ほど複雑ではない。
【００３７】次に、図５を参照すると、図２の動的３２
ビット２進インクリメンタ１００で使用可能な合計段回
路１０４が示されている。合計段回路１０４は、入力信
号と桁上げ信号とを受け取る排他論理和機能を含む。し
たがって、合計（Ｓｕｍi）の式は以下のようになる。 Ｓｕｍi＝ＸＡi・Ｃi-1＋Ａi ＸＣi-1＝ＸＡi ＸＯＲ ＸＣi-1
ビット２進インクリメンタ１００で使用可能な合計段回
路１０４が示されている。合計段回路１０４は、入力信
号と桁上げ信号とを受け取る排他論理和機能を含む。し
たがって、合計（Ｓｕｍi）の式は以下のようになる。 Ｓｕｍi＝ＸＡi・Ｃi-1＋Ａi ＸＣi-1＝ＸＡi ＸＯＲ ＸＣi-1
【００３８】したがって、単一段で桁上げを実施し、１
つの段で合計信号を実施する動的２進インクリメンタを
提供することにより、動的２進インクリメンタの複雑さ
が大幅に低減される。さらに、従来の動的２進インクリ
メンタに関連する桁上げ先見構造を除去することによ
り、同サイズの本発明による動的２進インクリメンタの
方が大幅に高速化される。
つの段で合計信号を実施する動的２進インクリメンタを
提供することにより、動的２進インクリメンタの複雑さ
が大幅に低減される。さらに、従来の動的２進インクリ
メンタに関連する桁上げ先見構造を除去することによ
り、同サイズの本発明による動的２進インクリメンタの
方が大幅に高速化される。
【００３９】図示の実施例に従って本発明を説明してき
たが、当業者であれば、これらの実施例の変形態様が可
能であり、このような変形態様が本発明の精神および範
囲を逸脱しないことが容易に分かるであろう。したがっ
て、特許請求の範囲の精神および範囲を逸脱せずに、当
業者は数多くの変更を加えることができる。
たが、当業者であれば、これらの実施例の変形態様が可
能であり、このような変形態様が本発明の精神および範
囲を逸脱しないことが容易に分かるであろう。したがっ
て、特許請求の範囲の精神および範囲を逸脱せずに、当
業者は数多くの変更を加えることができる。
【００４０】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４１】（１）複数の桁上げ入力を含む動的２進イ
ンクリメンタにおいて、桁上げ式の論理反転を提供する
第１段であって、この第１段が複数の桁上げセルを含
み、桁上げセルのそれぞれが入力信号を受け取って桁上
げ信号を提供し、特定の桁上げセルの入力信号が現行ビ
ットから最下位ビット（ＬＳＢ）までの２進インクリメ
ンタへの各入力信号の補数の論理和と、ＸＣinの補数の
論理和であり、Ｃinが２進インクリメンタへの桁上げ入
力であり、複数の桁上げセルが並列に結合されている第
１段と、複数の合計（Ｓ）セルを含む第２段であって、
合計セルのそれぞれが複数の入力セルのうちの対応する
セルから桁上げ信号と関連入力信号とを受け取り、合計
出力を提供する、第２段とを含むことを特徴とする、動
的２進インクリメンタ。 （２）桁上げ式の論理反転がＸCi＝（ＸＡi＋ＸＡi-1＋
ＸＡi-2・・・ＸＣin）を含み、式中、ＸＡiが最上位ビ
ット（ＭＳＢ）であり、ＸＣinが桁上げ信号の入力値で
あることを特徴とする、上記（１）に記載の動的２進イ
ンクリメンタ。 （３）第２段が合計段回路を含み、合計段回路がＳＵＭ
i＝ＸＡi ＸＯＲ ＸＣi-1という式を有する合計出力
Ｓｕｍiを提供し、式中、ＸＡiが最上位ビットであり、
ＸＣi-1が次の最下位ビットからの桁上げ信号であるこ
とを特徴とする、上記（１）に記載の動的２進インクリ
メンタ。 （４）第１段が桁上げ回路を含み、桁上げ回路が、入力
信号を受け取る動的固定ＯＲゲートと、動的固定ＯＲゲ
ートに結合される複数のトランジスタであって、複数の
トランジスタのそれぞれが桁上げセルに入力信号を１つ
ずつ提供する複数のトランジスタとをさらに含むことを
特徴とする、上記（１）に記載の動的２進インクリメン
タ。 （５）動的固定ＯＲゲートがドミノＯＲゲートであるこ
とを特徴とする、上記（４）に記載の動的２進インクリ
メンタ。 （６）第２段が合計回路を含み、合計回路が排他論理和
回路をさらに含み、排他論理和回路が入力信号である桁
上げ信号を受け取り、そこから出力信号を提供すること
を特徴とする、上記（１）に記載の動的２進インクリメ
ンタ。 （７）複数の桁上げ入力を含む動的２進インクリメンタ
において、桁上げ式の論理反転を提供する第１段であっ
て、桁上げ式の論理反転がＸCi＝（ＸＡi＋ＸＡi-1＋Ｘ
Ａi-2・・・ＸＣin）を含み、式中、ＸＡiが最上位ビッ
ト（ＭＳＢ）であり、ＸＣinが桁上げ信号の入力値であ
り、この第１段が複数の桁上げセルを含み、桁上げセル
のそれぞれが入力信号を受け取って桁上げ信号を提供
し、特定の桁上げセルの入力信号が現行ビットから最下
位ビット（ＬＳＢ）までの２進インクリメンタへの各入
力信号の補数の論理和と、ＸＣinの補数の論理和であ
り、Ｃinが２進インクリメンタへの桁上げ入力であり、
複数の桁上げセルが並列に結合されている第１段と、合
計段回路を含む第２段であって、合計段回路がＳＵＭi
＝ＸＡi ＸＯＲ ＸＣi-1という式を有する合計出力Ｓ
ＵＭiを提供し、この第２段が複数の合計（Ｓ）セルを
含み、合計セルのそれぞれが複数の入力セルのうちの対
応するセルから桁上げ信号と関連入力信号とを受け取
り、合計出力を提供する、第２段とを含むことを特徴と
する、動的２進インクリメンタ。 （８）第１段が桁上げ回路を含み、桁上げ回路が、入力
信号を受け取る動的固定ＯＲゲートと、動的固定ＯＲゲ
ートに結合される複数のトランジスタであって、複数の
トランジスタのそれぞれが桁上げセルに入力信号を１つ
ずつ提供する複数のトランジスタとをさらに含むことを
特徴とする、上記（７）に記載の動的２進インクリメン
タ。 （９）動的固定ＯＲゲートがドミノＯＲゲートであるこ
とを特徴とする、上記（８）に記載の動的２進インクリ
メンタ。 （１０）第２段が合計回路を含み、合計回路が排他論理
和回路をさらに含み、排他論理和回路が入力信号である
桁上げ信号を受け取り、そこから出力信号を提供するこ
とを特徴とする、上記（７）に記載の動的２進インクリ
メンタ。
ンクリメンタにおいて、桁上げ式の論理反転を提供する
第１段であって、この第１段が複数の桁上げセルを含
み、桁上げセルのそれぞれが入力信号を受け取って桁上
げ信号を提供し、特定の桁上げセルの入力信号が現行ビ
ットから最下位ビット（ＬＳＢ）までの２進インクリメ
ンタへの各入力信号の補数の論理和と、ＸＣinの補数の
論理和であり、Ｃinが２進インクリメンタへの桁上げ入
力であり、複数の桁上げセルが並列に結合されている第
１段と、複数の合計（Ｓ）セルを含む第２段であって、
合計セルのそれぞれが複数の入力セルのうちの対応する
セルから桁上げ信号と関連入力信号とを受け取り、合計
出力を提供する、第２段とを含むことを特徴とする、動
的２進インクリメンタ。 （２）桁上げ式の論理反転がＸCi＝（ＸＡi＋ＸＡi-1＋
ＸＡi-2・・・ＸＣin）を含み、式中、ＸＡiが最上位ビ
ット（ＭＳＢ）であり、ＸＣinが桁上げ信号の入力値で
あることを特徴とする、上記（１）に記載の動的２進イ
ンクリメンタ。 （３）第２段が合計段回路を含み、合計段回路がＳＵＭ
i＝ＸＡi ＸＯＲ ＸＣi-1という式を有する合計出力
Ｓｕｍiを提供し、式中、ＸＡiが最上位ビットであり、
ＸＣi-1が次の最下位ビットからの桁上げ信号であるこ
とを特徴とする、上記（１）に記載の動的２進インクリ
メンタ。 （４）第１段が桁上げ回路を含み、桁上げ回路が、入力
信号を受け取る動的固定ＯＲゲートと、動的固定ＯＲゲ
ートに結合される複数のトランジスタであって、複数の
トランジスタのそれぞれが桁上げセルに入力信号を１つ
ずつ提供する複数のトランジスタとをさらに含むことを
特徴とする、上記（１）に記載の動的２進インクリメン
タ。 （５）動的固定ＯＲゲートがドミノＯＲゲートであるこ
とを特徴とする、上記（４）に記載の動的２進インクリ
メンタ。 （６）第２段が合計回路を含み、合計回路が排他論理和
回路をさらに含み、排他論理和回路が入力信号である桁
上げ信号を受け取り、そこから出力信号を提供すること
を特徴とする、上記（１）に記載の動的２進インクリメ
ンタ。 （７）複数の桁上げ入力を含む動的２進インクリメンタ
において、桁上げ式の論理反転を提供する第１段であっ
て、桁上げ式の論理反転がＸCi＝（ＸＡi＋ＸＡi-1＋Ｘ
Ａi-2・・・ＸＣin）を含み、式中、ＸＡiが最上位ビッ
ト（ＭＳＢ）であり、ＸＣinが桁上げ信号の入力値であ
り、この第１段が複数の桁上げセルを含み、桁上げセル
のそれぞれが入力信号を受け取って桁上げ信号を提供
し、特定の桁上げセルの入力信号が現行ビットから最下
位ビット（ＬＳＢ）までの２進インクリメンタへの各入
力信号の補数の論理和と、ＸＣinの補数の論理和であ
り、Ｃinが２進インクリメンタへの桁上げ入力であり、
複数の桁上げセルが並列に結合されている第１段と、合
計段回路を含む第２段であって、合計段回路がＳＵＭi
＝ＸＡi ＸＯＲ ＸＣi-1という式を有する合計出力Ｓ
ＵＭiを提供し、この第２段が複数の合計（Ｓ）セルを
含み、合計セルのそれぞれが複数の入力セルのうちの対
応するセルから桁上げ信号と関連入力信号とを受け取
り、合計出力を提供する、第２段とを含むことを特徴と
する、動的２進インクリメンタ。 （８）第１段が桁上げ回路を含み、桁上げ回路が、入力
信号を受け取る動的固定ＯＲゲートと、動的固定ＯＲゲ
ートに結合される複数のトランジスタであって、複数の
トランジスタのそれぞれが桁上げセルに入力信号を１つ
ずつ提供する複数のトランジスタとをさらに含むことを
特徴とする、上記（７）に記載の動的２進インクリメン
タ。 （９）動的固定ＯＲゲートがドミノＯＲゲートであるこ
とを特徴とする、上記（８）に記載の動的２進インクリ
メンタ。 （１０）第２段が合計回路を含み、合計回路が排他論理
和回路をさらに含み、排他論理和回路が入力信号である
桁上げ信号を受け取り、そこから出力信号を提供するこ
とを特徴とする、上記（７）に記載の動的２進インクリ
メンタ。
【図１】従来の３２ビット２進インクリメンタのブロッ
ク図である。
ク図である。
【図２】本発明による３２ビット２進インクリメンタを
示す図である。
示す図である。
【図３】図２のインクリメンタ内の桁上げ回路を示す概
略回路図である。
略回路図である。
【図４】図２のインクリメンタ内の桁上げ回路を示す概
略回路図である。
略回路図である。
【図５】図２のインクリメンタ内の合計回路を示す概略
回路図である。
回路図である。
１０２ 第１の桁上げ段 １０４ 第２段
Claims (10)
- 【請求項１】複数の桁上げ入力を含む動的２進インクリ
メンタにおいて、 桁上げ式の論理反転を提供する第１段であって、この第
１段が複数の桁上げセルを含み、桁上げセルのそれぞれ
が入力信号を受け取って桁上げ信号を提供し、特定の桁
上げセルの入力信号が現行ビットから最下位ビット（Ｌ
ＳＢ）までの２進インクリメンタへの各入力信号の補数
の論理和と、ＸＣinの補数の論理和であり、Ｃinが２進
インクリメンタへの桁上げ入力であり、複数の桁上げセ
ルが並列に結合されている第１段と、 複数の合計（Ｓ）セルを含む第２段であって、合計セル
のそれぞれが複数の入力セルのうちの対応するセルから
桁上げ信号と関連入力信号とを受け取り、合計出力を提
供する、第２段とを含むことを特徴とする、動的２進イ
ンクリメンタ。 - 【請求項２】桁上げ式の論理反転がＸCi＝（ＸＡi＋Ｘ
Ａi-1＋ＸＡi-2・・・ＸＣin）を含み、式中、ＸＡiが
最上位ビット（ＭＳＢ）であり、ＸＣinが桁上げ信号の
入力値であることを特徴とする、請求項１に記載の動的
２進インクリメンタ。 - 【請求項３】第２段が合計段回路を含み、合計段回路が
ＳＵＭi＝ＸＡi ＸＯＲ ＸＣi-1という式を有する合
計出力Ｓｕｍiを提供し、式中、ＸＡiが最上位ビットで
あり、ＸＣi-1が次の最下位ビットからの桁上げ信号で
あることを特徴とする、請求項１に記載の動的２進イン
クリメンタ。 - 【請求項４】第１段が桁上げ回路を含み、桁上げ回路
が、 入力信号を受け取る動的固定ＯＲゲートと、 動的固定ＯＲゲートに結合される複数のトランジスタで
あって、複数のトランジスタのそれぞれが桁上げセルに
入力信号を１つずつ提供する複数のトランジスタとをさ
らに含むことを特徴とする、請求項１に記載の動的２進
インクリメンタ。 - 【請求項５】動的固定ＯＲゲートがドミノＯＲゲートで
あることを特徴とする、請求項４に記載の動的２進イン
クリメンタ。 - 【請求項６】第２段が合計回路を含み、合計回路が排他
論理和回路をさらに含み、排他論理和回路が入力信号で
ある桁上げ信号を受け取り、そこから出力信号を提供す
ることを特徴とする、請求項１に記載の動的２進インク
リメンタ。 - 【請求項７】複数の桁上げ入力を含む動的２進インクリ
メンタにおいて、 桁上げ式の論理反転を提供する第１段であって、桁上げ
式の論理反転がＸCi＝（ＸＡi＋ＸＡi-1＋ＸＡi-2・・
・ＸＣin）を含み、式中、ＸＡiが最上位ビット（ＭＳ
Ｂ）であり、ＸＣinが桁上げ信号の入力値であり、この
第１段が複数の桁上げセルを含み、桁上げセルのそれぞ
れが入力信号を受け取って桁上げ信号を提供し、特定の
桁上げセルの入力信号が現行ビットから最下位ビット
（ＬＳＢ）までの２進インクリメンタへの各入力信号の
補数の論理和と、ＸＣinの補数の論理和であり、Ｃinが
２進インクリメンタへの桁上げ入力であり、複数の桁上
げセルが並列に結合されている第１段と、 合計段回路を含む第２段であって、合計段回路がＳＵＭ
i＝ＸＡi ＸＯＲ ＸＣi-1という式を有する合計出力
ＳＵＭiを提供し、この第２段が複数の合計（Ｓ）セル
を含み、合計セルのそれぞれが複数の入力セルのうちの
対応するセルから桁上げ信号と関連入力信号とを受け取
り、合計出力を提供する、第２段とを含むことを特徴と
する、動的２進インクリメンタ。 - 【請求項８】第１段が桁上げ回路を含み、桁上げ回路
が、 入力信号を受け取る動的固定ＯＲゲートと、 動的固定ＯＲゲートに結合される複数のトランジスタで
あって、複数のトランジスタのそれぞれが桁上げセルに
入力信号を１つずつ提供する複数のトランジスタとをさ
らに含むことを特徴とする、請求項７に記載の動的２進
インクリメンタ。 - 【請求項９】動的固定ＯＲゲートがドミノＯＲゲートで
あることを特徴とする、請求項８に記載の動的２進イン
クリメンタ。 - 【請求項１０】第２段が合計回路を含み、合計回路が排
他論理和回路をさらに含み、排他論理和回路が入力信号
である桁上げ信号を受け取り、そこから出力信号を提供
することを特徴とする、請求項７に記載の動的２進イン
クリメンタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/323,234 US5619441A (en) | 1994-10-14 | 1994-10-14 | High speed dynamic binary incrementer |
| US323234 | 1994-10-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08123663A true JPH08123663A (ja) | 1996-05-17 |
Family
ID=23258287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7259094A Pending JPH08123663A (ja) | 1994-10-14 | 1995-10-05 | 高速動的２進インクリメンタ |
Country Status (11)
| Country | Link |
|---|---|
| US (1) | US5619441A (ja) |
| EP (1) | EP0707261B1 (ja) |
| JP (1) | JPH08123663A (ja) |
| KR (1) | KR100221517B1 (ja) |
| CN (1) | CN1082207C (ja) |
| AT (1) | ATE212737T1 (ja) |
| BR (1) | BR9504269A (ja) |
| CA (1) | CA2155380A1 (ja) |
| DE (1) | DE69525209T2 (ja) |
| MX (1) | MX9504338A (ja) |
| TW (1) | TW357317B (ja) |
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| US9658829B2 (en) * | 2009-10-19 | 2017-05-23 | Intel Corporation | Near optimal configurable adder tree for arbitrary shaped 2D block sum of absolute differences (SAD) calculation engine |
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