JPH0635672A - 乗算処理装置 - Google Patents
乗算処理装置Info
- Publication number
- JPH0635672A JPH0635672A JP19081592A JP19081592A JPH0635672A JP H0635672 A JPH0635672 A JP H0635672A JP 19081592 A JP19081592 A JP 19081592A JP 19081592 A JP19081592 A JP 19081592A JP H0635672 A JPH0635672 A JP H0635672A
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- Japan
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- multiplication
- arithmetic
- data
- output
- arithmetic processing
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- Pending
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Abstract
(57)【要約】
【目的】 演算速度はすべてが固定小数点表示の場合の
演算速度に近い速度でありながら、精度は浮動小数点表
示の場合と同等の乗算処理装置を提供する。 【構成】 固定小数点表示２進数が入力される大小判別
器２００を具備し、或る値より小なる２進数については
これを左シフトする左シフト回路２０１、２０２および
２０３を具備し、左シフト回路の出力を演算処理する乗
算器２０４を具備し、乗算器２０４の出力を右シフトす
る右シフト回路２０７を具備することを特徴とする乗算
処理装置。
演算速度に近い速度でありながら、精度は浮動小数点表
示の場合と同等の乗算処理装置を提供する。 【構成】 固定小数点表示２進数が入力される大小判別
器２００を具備し、或る値より小なる２進数については
これを左シフトする左シフト回路２０１、２０２および
２０３を具備し、左シフト回路の出力を演算処理する乗
算器２０４を具備し、乗算器２０４の出力を右シフトす
る右シフト回路２０７を具備することを特徴とする乗算
処理装置。
Description
【０００１】
【産業上の利用分野】この発明は、乗算処理装置に関
し、特に、入力は固定小数点表示とし、出力も固定小数
点表示として演算処理は乗算については浮動小数点的演
算処理とする乗算処理装置に関する。
し、特に、入力は固定小数点表示とし、出力も固定小数
点表示として演算処理は乗算については浮動小数点的演
算処理とする乗算処理装置に関する。
【０００２】
【従来の技術】電子計算機の演算処理装置は、乗除算演
算速度、加減算演算速度、乗除算精度および加減算精度
について２進数値表示が固定小数点表示であるか或は浮
動小数点表示であるかにより表１の通りの特徴を示す。 表 １ 乗除算演算速度 加減算演算速度 乗除算精度 加減算精度 固定小数点表示 速い 速い 悪い 両者は 浮動小数点表示 大変遅い 大変遅い 大変良い 同等 以上の通りであって、一般的に、加減算については固定
小数点表示により演算速度および精度の双方共に満足な
結果が得られ、乗除算についてはこれを浮動小数点演算
を実施するよう構成すれば、精度はすべてを固定小数点
演算とした場合と比較して向上する、ことがわかってい
る。
算速度、加減算演算速度、乗除算精度および加減算精度
について２進数値表示が固定小数点表示であるか或は浮
動小数点表示であるかにより表１の通りの特徴を示す。 表 １ 乗除算演算速度 加減算演算速度 乗除算精度 加減算精度 固定小数点表示 速い 速い 悪い 両者は 浮動小数点表示 大変遅い 大変遅い 大変良い 同等 以上の通りであって、一般的に、加減算については固定
小数点表示により演算速度および精度の双方共に満足な
結果が得られ、乗除算についてはこれを浮動小数点演算
を実施するよう構成すれば、精度はすべてを固定小数点
演算とした場合と比較して向上する、ことがわかってい
る。
【０００３】ここで、電子計算機による或る演算処理例
えば高速フーリエ変換（以下、ＦＦＴ、と称す）演算処
理における演算速度および演算精度について検討する。
ＦＦＴ演算処理データのデータ構造は、三角関数は１６
ビットとし、データ列は３２ビットとしている。この様
なデータ構造において、加減算は３２ビットにより、乗
算は３２ビット＝１６ビット＊１６ビット（三角関数は
１６ビット、データ列は上位１６ビット）による。この
ＦＦＴ演算処理による演算ノイズ発生の主因は、３２ビ
ット＝１６ビット＊１６ビット乗算においてデータ列の
下位ビットが無視されること、乗算の後に桁調整のため
に左シフトを行うのであるがこの場合は下位ビットが過
大に作用すること、小データの乗算の有効ビット長が小
さくなること、である。これら演算ノイズ発生原因を除
去するには、乗算についてはこれを浮動小数点演算処理
とすればよいのであるが、こうすると演算処理速度が大
きく減少する。乗算についてこれを浮動小数点表示演算
処理するのにデータを仮数を持った浮動小数点表示のも
のとすることは結局、加減算も浮動小数点表示演算処理
すると言うことになる。
えば高速フーリエ変換（以下、ＦＦＴ、と称す）演算処
理における演算速度および演算精度について検討する。
ＦＦＴ演算処理データのデータ構造は、三角関数は１６
ビットとし、データ列は３２ビットとしている。この様
なデータ構造において、加減算は３２ビットにより、乗
算は３２ビット＝１６ビット＊１６ビット（三角関数は
１６ビット、データ列は上位１６ビット）による。この
ＦＦＴ演算処理による演算ノイズ発生の主因は、３２ビ
ット＝１６ビット＊１６ビット乗算においてデータ列の
下位ビットが無視されること、乗算の後に桁調整のため
に左シフトを行うのであるがこの場合は下位ビットが過
大に作用すること、小データの乗算の有効ビット長が小
さくなること、である。これら演算ノイズ発生原因を除
去するには、乗算についてはこれを浮動小数点演算処理
とすればよいのであるが、こうすると演算処理速度が大
きく減少する。乗算についてこれを浮動小数点表示演算
処理するのにデータを仮数を持った浮動小数点表示のも
のとすることは結局、加減算も浮動小数点表示演算処理
すると言うことになる。
【０００４】
【発明が解決しようとする課題】この発明は、乗算のみ
について浮動小数点的演算を実施するよう構成すること
により、演算速度はすべてが固定小数点表示の場合の演
算速度に近い速度でありながら、精度は浮動小数点表示
の場合と同等の乗算処理装置を提供するものである。
について浮動小数点的演算を実施するよう構成すること
により、演算速度はすべてが固定小数点表示の場合の演
算速度に近い速度でありながら、精度は浮動小数点表示
の場合と同等の乗算処理装置を提供するものである。
【０００５】
【課題を解決するための手段】固定小数点表示２進数が
入力される大小判別器２００を具備し、或る値より小な
る２進数についてはこれを左シフトする左シフト回路２
０１、２０２および２０３を具備し、左シフト回路の出
力を演算処理する乗算器２０４を具備し、乗算器２０４
の出力を右シフトする右シフト回路２０７を具備する乗
算処理装置を構成した。
入力される大小判別器２００を具備し、或る値より小な
る２進数についてはこれを左シフトする左シフト回路２
０１、２０２および２０３を具備し、左シフト回路の出
力を演算処理する乗算器２０４を具備し、乗算器２０４
の出力を右シフトする右シフト回路２０７を具備する乗
算処理装置を構成した。
【０００６】
【実施例】この発明の乗算処理装置は、乗算の場合、乗
算に先だって３２ビット・データが或る値より小さいと
きにこれを演算前に左シフトし、演算後に右シフトする
ことにより、演算ノイズ発生原因を除去するものであ
る。この発明の乗算処理装置においては、本来の浮動小
数点表示を採用していると言うわけではなく、上述の通
りのシフト処理を施す場合もあるのでこれを浮動小数点
的表示と称しているのである。以下において、この乗算
処理装置の説明をする。
算に先だって３２ビット・データが或る値より小さいと
きにこれを演算前に左シフトし、演算後に右シフトする
ことにより、演算ノイズ発生原因を除去するものであ
る。この発明の乗算処理装置においては、本来の浮動小
数点表示を採用していると言うわけではなく、上述の通
りのシフト処理を施す場合もあるのでこれを浮動小数点
的表示と称しているのである。以下において、この乗算
処理装置の説明をする。
【０００７】図１はＺ＝Ｘ＊Ｙを実行する乗算処理装置
のブロック図であり、図２は図１に示される乗算処理装
置の動作シーケンスを説明する図である。これらの図に
おいて、Ｘは３２ビット、Ｙは１６ビット、Ｚは３２ビ
ットの数値であるものとする。そして、明細書の説明を
簡略化するために、乗算器２０４に入力されるＹデータ
は既に上述の左シフト処理済みのものとしてそのまま乗
算器２０４に入力して、Ｘデータのみ固定小数点表示で
入力されて上述の左シフト処理を施されるものを例とし
て説明する。Ｙデータについても左シフト処理を施す簡
略化しない説明をするには、Ｘデータの場合と全く同様
に、入力される固定小数点表示Ｙデータのために上位８
ビット判別器２００、１６ビット・ラッチ２０１、８ビ
ット・ラッチ２０２および８ビット・ラッチ２０３を具
備することと、出力段を３２ビット・ラッチ２０６と上
位８ビットが右シフトされる３２ビット被シフト・ラッ
チ２０７の他に上位１６ビットが右シフトされる被シフ
ト・ラッチ２０７’をも具備するものとすればよい。こ
れは説明を煩雑にすることになるので、上述の通り簡略
化して説明する。
のブロック図であり、図２は図１に示される乗算処理装
置の動作シーケンスを説明する図である。これらの図に
おいて、Ｘは３２ビット、Ｙは１６ビット、Ｚは３２ビ
ットの数値であるものとする。そして、明細書の説明を
簡略化するために、乗算器２０４に入力されるＹデータ
は既に上述の左シフト処理済みのものとしてそのまま乗
算器２０４に入力して、Ｘデータのみ固定小数点表示で
入力されて上述の左シフト処理を施されるものを例とし
て説明する。Ｙデータについても左シフト処理を施す簡
略化しない説明をするには、Ｘデータの場合と全く同様
に、入力される固定小数点表示Ｙデータのために上位８
ビット判別器２００、１６ビット・ラッチ２０１、８ビ
ット・ラッチ２０２および８ビット・ラッチ２０３を具
備することと、出力段を３２ビット・ラッチ２０６と上
位８ビットが右シフトされる３２ビット被シフト・ラッ
チ２０７の他に上位１６ビットが右シフトされる被シフ
ト・ラッチ２０７’をも具備するものとすればよい。こ
れは説明を煩雑にすることになるので、上述の通り簡略
化して説明する。
【０００８】先ず、上位８ビット判別器２００、１６ビ
ット・ラッチ２０１および８ビット・ラッチ２０２に対
して固定小数点表示Ｘデータがデータ・バス１００を介
してクロック１０１により同時に入力される。上位８ビ
ット判別器２００において、全ビット＝０についてyes
、全ビット＝１についてyes と判別されたとき、selec
t信号３００はＬレベルとされ、このＬレベルはインバ
ータ２０８を介して８ビット・ラッチ２０２をトリガし
てその出力Ｏ０−０７を１６ビット・データ・バス３０
１に上位Ｘ８−Ｘ１５として出力し、８ビット・ラッチ
２０３をトリガしてその出力Ｏ０−０７を１６ビット・
データ・バス３０１に下位Ｘ０−Ｘ７として出力する。
これはＸ入力データを８ビット左シフトしたことに相当
する。上位８ビット判別器２００において、上位８ビッ
トが０および１と判別されたとき、select信号３００は
Ｈレベルとされ、これは１６ビット・ラッチ２０１をト
リガしてその出力Ｏ０−０１５を１６ビット・データ・
バス３０１に出力する。１６ビット・データ・バス３０
１への出力はクロックＣＳＸＩＮ１０３のＬレベルにお
いて乗算器２０４のＸ入力端Ｘ０−Ｘ１５に入力され
る。
ット・ラッチ２０１および８ビット・ラッチ２０２に対
して固定小数点表示Ｘデータがデータ・バス１００を介
してクロック１０１により同時に入力される。上位８ビ
ット判別器２００において、全ビット＝０についてyes
、全ビット＝１についてyes と判別されたとき、selec
t信号３００はＬレベルとされ、このＬレベルはインバ
ータ２０８を介して８ビット・ラッチ２０２をトリガし
てその出力Ｏ０−０７を１６ビット・データ・バス３０
１に上位Ｘ８−Ｘ１５として出力し、８ビット・ラッチ
２０３をトリガしてその出力Ｏ０−０７を１６ビット・
データ・バス３０１に下位Ｘ０−Ｘ７として出力する。
これはＸ入力データを８ビット左シフトしたことに相当
する。上位８ビット判別器２００において、上位８ビッ
トが０および１と判別されたとき、select信号３００は
Ｈレベルとされ、これは１６ビット・ラッチ２０１をト
リガしてその出力Ｏ０−０１５を１６ビット・データ・
バス３０１に出力する。１６ビット・データ・バス３０
１への出力はクロックＣＳＸＩＮ１０３のＬレベルにお
いて乗算器２０４のＸ入力端Ｘ０−Ｘ１５に入力され
る。
【０００９】固定小数点表示Ｘデータは上述の如くに処
理されてから乗算器２０４のＸ入力端Ｘ０−Ｘ１５に入
力され、次いで乗算器２０４のＹ入力端Ｙ０−Ｙ１５に
浮動小数点表示ＹデータがクロックＣＳＹＩＮ１０４の
Ｌレベルにおいて書き込まれて、ここにおいて乗算が実
施される。タイミング発生器２０５はクロックＣＳＸＩ
Ｎ１０３によりトリガされ、乗算器２０４の上位データ
出力制御信号３０５がＬレベルとなり、これにより乗算
結果の上位ワードは出力され、３２ビット・ラッチ２０
６および３２ビット被シフト・ラッチ２０７にラッチさ
れる。同様に、下位データ出力制御信号３０４がＬレベ
ルとなり、これにより乗算結果の下位ワードは出力さ
れ、３２ビット・ラッチ２０６および３２ビット被シフ
ト・ラッチ２０７にラッチされる。
理されてから乗算器２０４のＸ入力端Ｘ０−Ｘ１５に入
力され、次いで乗算器２０４のＹ入力端Ｙ０−Ｙ１５に
浮動小数点表示ＹデータがクロックＣＳＹＩＮ１０４の
Ｌレベルにおいて書き込まれて、ここにおいて乗算が実
施される。タイミング発生器２０５はクロックＣＳＸＩ
Ｎ１０３によりトリガされ、乗算器２０４の上位データ
出力制御信号３０５がＬレベルとなり、これにより乗算
結果の上位ワードは出力され、３２ビット・ラッチ２０
６および３２ビット被シフト・ラッチ２０７にラッチさ
れる。同様に、下位データ出力制御信号３０４がＬレベ
ルとなり、これにより乗算結果の下位ワードは出力さ
れ、３２ビット・ラッチ２０６および３２ビット被シフ
ト・ラッチ２０７にラッチされる。
【００１０】最後に、３２ビット・ラッチ２０６および
３２ビット被シフト・ラッチ２０７にラッチされた乗算
結果はそれぞれ上位読みだしクロック１０４および下位
読みだしクロック１０５により１６ビット・データ・バ
ス１００に固定小数点表示出力される。
３２ビット被シフト・ラッチ２０７にラッチされた乗算
結果はそれぞれ上位読みだしクロック１０４および下位
読みだしクロック１０５により１６ビット・データ・バ
ス１００に固定小数点表示出力される。
【００１１】
【発明の効果】以上の通りであって、この発明の乗算処
理装置は、その演算速度はすべてが固定小数点表示の場
合の演算速度に近い速度でありながら、演算精度は浮動
小数点表示の場合と同等のものである。乗算処理回数が
極端に多い演算処理をする例えば高速フーリエ変換演算
処理に適用して効果を奏する乗算処理装置である。
理装置は、その演算速度はすべてが固定小数点表示の場
合の演算速度に近い速度でありながら、演算精度は浮動
小数点表示の場合と同等のものである。乗算処理回数が
極端に多い演算処理をする例えば高速フーリエ変換演算
処理に適用して効果を奏する乗算処理装置である。
【図１】Ｚ＝Ｘ＊Ｙを実行する乗算処理装置のブロック
図。
図。
【図２】図１に示される乗算処理装置の動作シーケンス
を説明する図。
を説明する図。
２００ 大小判別器 ２０１、２０２、２０３ 左シフト回路 ２０４ 乗算器 ２０７ 右シフト回路
Claims (1)
- 【請求項１】 固定小数点表示２進数が入力される大小
判別器を具備し、或る値より小なる２進数についてはこ
れを左シフトする左シフト回路を具備し、左シフト回路
の出力を演算処理する乗算器を具備し、乗算器の出力を
右シフトする右シフト回路を具備することを特徴とする
乗算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19081592A JPH0635672A (ja) | 1992-07-17 | 1992-07-17 | 乗算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19081592A JPH0635672A (ja) | 1992-07-17 | 1992-07-17 | 乗算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0635672A true JPH0635672A (ja) | 1994-02-10 |
Family
ID=16264217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19081592A Pending JPH0635672A (ja) | 1992-07-17 | 1992-07-17 | 乗算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0635672A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008533617A (ja) * | 2005-03-17 | 2008-08-21 | クゥアルコム・インコーポレイテッド | ２つのオペランドを乗算する方法およびアレイ乗算器 |
-
1992
- 1992-07-17 JP JP19081592A patent/JPH0635672A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008533617A (ja) * | 2005-03-17 | 2008-08-21 | クゥアルコム・インコーポレイテッド | ２つのオペランドを乗算する方法およびアレイ乗算器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020226 |