JPH10105377A - 浮動小数点データ処理手段 - Google Patents
浮動小数点データ処理手段Info
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- JPH10105377A JPH10105377A JP9237223A JP23722397A JPH10105377A JP H10105377 A JPH10105377 A JP H10105377A JP 9237223 A JP9237223 A JP 9237223A JP 23722397 A JP23722397 A JP 23722397A JP H10105377 A JPH10105377 A JP H10105377A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/02—Comparing digital values
- G06F7/026—Magnitude comparison, i.e. determining the relative order of operands based on their numerical value, e.g. window comparator
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
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- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/3001—Arithmetic instructions
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
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Abstract
(57)【要約】 （修正有）
【課題】 マイクロプロセッサシステムに使用され交流
モータドライブ技術に応用できる浮動小数点データ処理
手段を得る。 【解決手段】 使用されるフォーマットは符号ビット、
７ビット符号付指数部および８ビット仮数部を含んでい
る。マイクロプロセッサシステムのメモリ内へマップさ
れているレジスタ２８，３２，５２を使用して、ゲート
アレイ内で数学的機能が実行され、個々の数学的機能は
レジスタの個々の選択によって決まる。浮動小数点数の
無符号整数比較を使用して正しい結果が得られる。
モータドライブ技術に応用できる浮動小数点データ処理
手段を得る。 【解決手段】 使用されるフォーマットは符号ビット、
７ビット符号付指数部および８ビット仮数部を含んでい
る。マイクロプロセッサシステムのメモリ内へマップさ
れているレジスタ２８，３２，５２を使用して、ゲート
アレイ内で数学的機能が実行され、個々の数学的機能は
レジスタの個々の選択によって決まる。浮動小数点数の
無符号整数比較を使用して正しい結果が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サシステムと一緒に使用する浮動小数点データ処理手段
に関し、特に低精度浮動小数点フォーマットに関する。
サシステムと一緒に使用する浮動小数点データ処理手段
に関し、特に低精度浮動小数点フォーマットに関する。
【０００２】本発明は、例えば、小型モータが０．５Ａ
の電流を引き入れることができ大型モータが２００Ａの
電流を引き入れることができ、このようなモータの周波
数範囲が非常に大きい、交流モータドライブに応用され
る。
の電流を引き入れることができ大型モータが２００Ａの
電流を引き入れることができ、このようなモータの周波
数範囲が非常に大きい、交流モータドライブに応用され
る。
【０００３】
【従来の技術】周知の多くの浮動小数点方式が純粋なソ
フトウェアとして実現されている。これは低速過程であ
り、典型的には演算当たり数十もしくは数百マイクロ秒
を要する。
フトウェアとして実現されている。これは低速過程であ
り、典型的には演算当たり数十もしくは数百マイクロ秒
を要する。
【０００４】現存するマイクロコントローラは整数演算
を使用する。多くの制御応用において、桁あふれを回避
しながら精度を維持するために、変数の範囲により計算
ステップ毎にスケーリング計算が生じる。浮動小数点変
数および演算によりこの問題が解決される。
を使用する。多くの制御応用において、桁あふれを回避
しながら精度を維持するために、変数の範囲により計算
ステップ毎にスケーリング計算が生じる。浮動小数点変
数および演算によりこの問題が解決される。
【０００５】浮動小数点数学ハードウェアは広く受け入
れられているＩＥＥＥフォーマットに利用することがで
きる。前記したように、このフォーマットの標準精度は
４もしくは５バイト記憶装置を必要とする。これらの数
の範囲および精度は大概の制御必要条件を遥かに越える
ものである。数学的機能を実施するハードウェアは複雑
で動作が遅い。各オペランドを浮動小数点ユニットへロ
ードして結果を出すのにいくつかのメモリ演算が必要で
ある。
れられているＩＥＥＥフォーマットに利用することがで
きる。前記したように、このフォーマットの標準精度は
４もしくは５バイト記憶装置を必要とする。これらの数
の範囲および精度は大概の制御必要条件を遥かに越える
ものである。数学的機能を実施するハードウェアは複雑
で動作が遅い。各オペランドを浮動小数点ユニットへロ
ードして結果を出すのにいくつかのメモリ演算が必要で
ある。
【０００６】浮動小数点比較、例えば、制御ステートメ
ントｉｆ（Ａ＜Ｂ）ｔｈｅｎ、には完全な浮動小数点減
算および結果の符号検査が必要である。この非常に一般
的な制御機能は時間を消費するものとなる。
ントｉｆ（Ａ＜Ｂ）ｔｈｅｎ、には完全な浮動小数点減
算および結果の符号検査が必要である。この非常に一般
的な制御機能は時間を消費するものとなる。
【０００７】
【発明が解決しようとする課題】本発明の目的は、従来
技術で経験する前記欠点の無い浮動小数点フォーマット
で演算を実行する手段を提供することである。
技術で経験する前記欠点の無い浮動小数点フォーマット
で演算を実行する手段を提供することである。
【０００８】
【課題を解決するための手段】本発明に従って、ｎビッ
トのデータからなり、ｎは周知のフォーマットよりも実
質的に小さい、浮動小数点フォーマットに関する演算を
実行する手段が提供され、前記手段は前記フォーマット
を組合せ論的に演算するデータ処理手段である。
トのデータからなり、ｎは周知のフォーマットよりも実
質的に小さい、浮動小数点フォーマットに関する演算を
実行する手段が提供され、前記手段は前記フォーマット
を組合せ論的に演算するデータ処理手段である。
【０００９】フォーマットは符号ビット、７ビット符号
付指数部、および８ビット仮数部からなる。
付指数部、および８ビット仮数部からなる。
【００１０】フォーマットは浮動小数点数の無符号整数
比較により正しい結果が得られるように設計される。
比較により正しい結果が得られるように設計される。
【００１１】データプロセッサは関連するゲートアレイ
を有するマイクロプロセッサシステムとすることができ
る。
を有するマイクロプロセッサシステムとすることができ
る。
【００１２】
【発明の実施の形態】浮動小数点フォーマットは符号ビ
ット、７ビット符号付指数部、および８ビット仮数部を
有している。仮数部は仮定された第９ビットを有する。
こうして得られる１６ビットは１つのメモリ位置すなわ
ち１６ビットマイクロコントローラ内のデータ転送動作
である。さらに浮動小数点数の無符号整数比較が正しく
なければならない場合には、下記のフォーマットとな
る。 １５ビットは符号ビット、 １＝正。０ならば、他のビ
ットを全て反転する。 １４ビットは指数部符号、 １＝正。 １３−８ビットは指数部、 指数部全体が２の補数であ
り、符号ビットは反転されている。 ７−０ビットは仮数部、 有効な９ビットが仮数部で
ある。この数に２５６を加算する。 このフォーマットの例は次のようである。 ＦＦＦＦは＋（２５５＋２５６）／２５６* ２63＝＋
１．８４１Ｅ１９ （考えられる最大数）； Ｃ０００は＋（０＋２５６）／２５６* ２0 ＝＋１；８
０００は＋（０＋２５６）／２５６* ２-64 ＝＋５．４
２１Ｅ−２０ （考えられる最小数）； −１は３ＦＦＦ ΠはＣ１９２＝＋（１４６＋２５６）* ２1 ＝３．１４
０６２５ （０．０３％誤差）。 計算できる数の範囲は：０．２％の精度で、±−５．４
ｘ１０-20 から１．８４ｘ１０19全ての数および計算結
果が１／５１２と１／１０２４との間まで正しく０．２
％の基本的精度が得られる。
ット、７ビット符号付指数部、および８ビット仮数部を
有している。仮数部は仮定された第９ビットを有する。
こうして得られる１６ビットは１つのメモリ位置すなわ
ち１６ビットマイクロコントローラ内のデータ転送動作
である。さらに浮動小数点数の無符号整数比較が正しく
なければならない場合には、下記のフォーマットとな
る。 １５ビットは符号ビット、 １＝正。０ならば、他のビ
ットを全て反転する。 １４ビットは指数部符号、 １＝正。 １３−８ビットは指数部、 指数部全体が２の補数であ
り、符号ビットは反転されている。 ７−０ビットは仮数部、 有効な９ビットが仮数部で
ある。この数に２５６を加算する。 このフォーマットの例は次のようである。 ＦＦＦＦは＋（２５５＋２５６）／２５６* ２63＝＋
１．８４１Ｅ１９ （考えられる最大数）； Ｃ０００は＋（０＋２５６）／２５６* ２0 ＝＋１；８
０００は＋（０＋２５６）／２５６* ２-64 ＝＋５．４
２１Ｅ−２０ （考えられる最小数）； −１は３ＦＦＦ ΠはＣ１９２＝＋（１４６＋２５６）* ２1 ＝３．１４
０６２５ （０．０３％誤差）。 計算できる数の範囲は：０．２％の精度で、±−５．４
ｘ１０-20 から１．８４ｘ１０19全ての数および計算結
果が１／５１２と１／１０２４との間まで正しく０．２
％の基本的精度が得られる。
【００１３】この浮動小数点フォーマットの実施例は関
連するマイクロコントローラのメモリ範囲内にレジスタ
がマップされているゲートアレイ内のある範囲の数学的
機能により実行される。この実施例は全て組合せ論的に
機能し、機能はレジスタの選択により決定される。例え
ば、 ２つの数を加算するには、 浮動小数点Ａアキュムレータへオペランド１を書き込
み、 浮動小数点Ｂ加算レジスタへオペランド２を書き込み、 浮動小数点Ａアキュムレータから結果を読み取る。 これらのレジスタはメモリマップされており、非常に高
速のデータスループットとなる。
連するマイクロコントローラのメモリ範囲内にレジスタ
がマップされているゲートアレイ内のある範囲の数学的
機能により実行される。この実施例は全て組合せ論的に
機能し、機能はレジスタの選択により決定される。例え
ば、 ２つの数を加算するには、 浮動小数点Ａアキュムレータへオペランド１を書き込
み、 浮動小数点Ｂ加算レジスタへオペランド２を書き込み、 浮動小数点Ａアキュムレータから結果を読み取る。 これらのレジスタはメモリマップされており、非常に高
速のデータスループットとなる。
【００１４】精度が低下するため、±* ／機能を実行す
るのに僅か３Ｋのゲートしか必要ではない。さらに、浮
動小数点から整数および整数から浮動小数点への変換機
能が統合される。
るのに僅か３Ｋのゲートしか必要ではない。さらに、浮
動小数点から整数および整数から浮動小数点への変換機
能が統合される。
【００１５】マルチステップ計算をスピードアップする
ために、計算の合間にＡアキュムレータに書き込みが行
われなければ、前の計算結果がＡアキュムレータへラッ
チされＢレジスタに書き込みを行える速度で計算が実行
される。したがって、持続可能な５メガフロップ性能が
達成される。
ために、計算の合間にＡアキュムレータに書き込みが行
われなければ、前の計算結果がＡアキュムレータへラッ
チされＢレジスタに書き込みを行える速度で計算が実行
される。したがって、持続可能な５メガフロップ性能が
達成される。
【００１６】図１を参照して、モータドライブシステム
へのハイウェイ接続４を有するマイクロコントローラ２
を示す。マイクロコントローラ２はフラッシュ浮動小数
点プロセッサを含むゲートアレイ６に接続されている。
ゲートアレイ６への接続は４ビットアドレスハイウェイ
８および１６ビットデータハイウェイ１０によりなされ
る。さらに２つの制御信号ＮＲＤおよびＮＷＲがマイク
ロコントローラ２からゲートアレイ６へ与えられる。フ
ラッシュ浮動小数点プロセッサを含むゲートアレイはマ
イクロコントローラのメモリスペースへマップされ、こ
れは組合せ論的システムであるためマイクロコントロー
ラとフラッシュ浮動小数点プロセッサ間のクロック接続
は不要である。
へのハイウェイ接続４を有するマイクロコントローラ２
を示す。マイクロコントローラ２はフラッシュ浮動小数
点プロセッサを含むゲートアレイ６に接続されている。
ゲートアレイ６への接続は４ビットアドレスハイウェイ
８および１６ビットデータハイウェイ１０によりなされ
る。さらに２つの制御信号ＮＲＤおよびＮＷＲがマイク
ロコントローラ２からゲートアレイ６へ与えられる。フ
ラッシュ浮動小数点プロセッサを含むゲートアレイはマ
イクロコントローラのメモリスペースへマップされ、こ
れは組合せ論的システムであるためマイクロコントロー
ラとフラッシュ浮動小数点プロセッサ間のクロック接続
は不要である。
【００１７】図２を参照して、フラッシュ浮動小数点プ
ロセッサの実施例を示す。データバス２２が第１のコン
バータ２４、第１のマルチプレクサ２６およびＢレジス
タ２８の入力に接続されている。第１のコンバータ２４
は第１のマルチプレクサ２６の別の入力に接続された出
力を有している。第１のマルチプレクサ２６の出力は第
２のマルチプレクサ３０の入力に接続され、その出力は
Ａレジスタ３２に接続されている。レジスタ２８および
３２の出力は演算装置に接続され、その出力は第２のマ
ルチプレクサ３０の別の入力へ帰還されている。演算装
置３４の出力は第２のコンバータ３６および第３のマル
チプレクサ３８の入力にも与えられる。第２のコンバー
タ３６の出力はマルチプレクサ３８の別の入力へ与えら
れる。第３のマルチプレクサ３８からの出力信号はＲＥ
ＡＤ Ａ反転（バー）信号の制御の元でデータバス４０
へ送られる。
ロセッサの実施例を示す。データバス２２が第１のコン
バータ２４、第１のマルチプレクサ２６およびＢレジス
タ２８の入力に接続されている。第１のコンバータ２４
は第１のマルチプレクサ２６の別の入力に接続された出
力を有している。第１のマルチプレクサ２６の出力は第
２のマルチプレクサ３０の入力に接続され、その出力は
Ａレジスタ３２に接続されている。レジスタ２８および
３２の出力は演算装置に接続され、その出力は第２のマ
ルチプレクサ３０の別の入力へ帰還されている。演算装
置３４の出力は第２のコンバータ３６および第３のマル
チプレクサ３８の入力にも与えられる。第２のコンバー
タ３６の出力はマルチプレクサ３８の別の入力へ与えら
れる。第３のマルチプレクサ３８からの出力信号はＲＥ
ＡＤ Ａ反転（バー）信号の制御の元でデータバス４０
へ送られる。
【００１８】ＷＲＩＴＥ ＡおよびＢ信号は関連するラ
ッチングおよびゲーティング回路４２−４６によりＡお
よびＢレジスタ３２，２８および第２のマルチプレクサ
３０へ与えられる。Ａ−ＩＮＴ／Ａ−ＦＬＯ制御信号が
ライン４８を介して第１のマルチプレクサ２６および第
３のマルチプレクサ３８へ与えられる。アドレス情報が
ハイウェイ５０を介して機能レジスタ５２へ通され、そ
れはＷＲＩＴＥ Ｂ制御信号を受信して２つの出力信号
ＭＵＬＤＩＶ，ＳＵＢＤＩＶを発生し、それは演算装置
３４へ与えられる。
ッチングおよびゲーティング回路４２−４６によりＡお
よびＢレジスタ３２，２８および第２のマルチプレクサ
３０へ与えられる。Ａ−ＩＮＴ／Ａ−ＦＬＯ制御信号が
ライン４８を介して第１のマルチプレクサ２６および第
３のマルチプレクサ３８へ与えられる。アドレス情報が
ハイウェイ５０を介して機能レジスタ５２へ通され、そ
れはＷＲＩＴＥ Ｂ制御信号を受信して２つの出力信号
ＭＵＬＤＩＶ，ＳＵＢＤＩＶを発生し、それは演算装置
３４へ与えられる。
【００１９】ＩＮＴ／ＦＬＯで示すコンバータ２４はハ
イウェイ２２上の１６ビット無符号整数と、ライン４８
上のアドレス情報（Ａ−ＩＮＴ／Ａ−ＦＬＯ）を使用し
てデータバスからの浮動小数点数を選択するかあるいは
ＩＮＴ／ＦＬＯからの整数を選択するかを決定する浮動
小数点フォーマットマルチプレクサ２６間のハードウェ
アコンバータであり、したがってコンバータ２４により
無符号整数を直接フラッシュ浮動小数点プロセッサへ書
き込むことができる。
イウェイ２２上の１６ビット無符号整数と、ライン４８
上のアドレス情報（Ａ−ＩＮＴ／Ａ−ＦＬＯ）を使用し
てデータバスからの浮動小数点数を選択するかあるいは
ＩＮＴ／ＦＬＯからの整数を選択するかを決定する浮動
小数点フォーマットマルチプレクサ２６間のハードウェ
アコンバータであり、したがってコンバータ２４により
無符号整数を直接フラッシュ浮動小数点プロセッサへ書
き込むことができる。
【００２０】マルチプレクサ３０はデータバス内容もし
くはＡレジスタ３２へ書き込まれる前の浮動小数点出力
を選択する。Ｂレジスタ２８が連続して２回書き込まれ
ると、新しいオペランドがＢレジスタ２８へ書き込まれ
るのと同時に前の浮動小数点出力がＡレジスタ３２へ書
き込まれる。
くはＡレジスタ３２へ書き込まれる前の浮動小数点出力
を選択する。Ｂレジスタ２８が連続して２回書き込まれ
ると、新しいオペランドがＢレジスタ２８へ書き込まれ
るのと同時に前の浮動小数点出力がＡレジスタ３２へ書
き込まれる。
【００２１】浮動小数点演算装置３４はその入力がラッ
チされているため出力をラッチする必要がなく、したが
ってレジスタ２８，３２の一方が書き込まれるまで出力
は安定のままとされる。ＦＬＯ／ＩＮＴコンバータ３６
は浮動小数点フォーマットと１６ビット無符号整数との
間に配置されたハードウェアコンバータである。このコ
ンバータ３６および演算装置３４は完全に組合せ論的で
あり、いかなる種類のラッチ、フリップフロップもしく
はループ構造も含まない。
チされているため出力をラッチする必要がなく、したが
ってレジスタ２８，３２の一方が書き込まれるまで出力
は安定のままとされる。ＦＬＯ／ＩＮＴコンバータ３６
は浮動小数点フォーマットと１６ビット無符号整数との
間に配置されたハードウェアコンバータである。このコ
ンバータ３６および演算装置３４は完全に組合せ論的で
あり、いかなる種類のラッチ、フリップフロップもしく
はループ構造も含まない。
【００２２】図３を参照して、図２の演算装置３４のブ
ロック図を示す。演算装置は浮動小数点加算器６０、浮
動小数点減算器６２、浮動小数点乗算器６４および浮動
小数点除算器６６を含み、それらの全てがハイウェイ６
８を介したＡオペランド信号およびハイウェイ７０を介
したＢオペランド信号を受信する。加算器６０および減
算器６２の出力はマルチプレクサ７２へ与えられ、乗算
器６４および除算器６６の出力はマルチプレクサ７４の
入力へ与えられる。マルチプレクサ７２および７４の出
力は演算装置の出力信号を発生する別のマルチプレクサ
７６へ与えられる。マルチプレクサ７２および７４はＳ
ＵＢＤＩＶ制御信号を受信し、マルチプレクサ７６はＭ
ＵＬＤＩＶ制御信号を受信する。これらの信号を図４の
表に示し、一緒に演算装置の機能および演算装置からの
必要な出力が決定される。
ロック図を示す。演算装置は浮動小数点加算器６０、浮
動小数点減算器６２、浮動小数点乗算器６４および浮動
小数点除算器６６を含み、それらの全てがハイウェイ６
８を介したＡオペランド信号およびハイウェイ７０を介
したＢオペランド信号を受信する。加算器６０および減
算器６２の出力はマルチプレクサ７２へ与えられ、乗算
器６４および除算器６６の出力はマルチプレクサ７４の
入力へ与えられる。マルチプレクサ７２および７４の出
力は演算装置の出力信号を発生する別のマルチプレクサ
７６へ与えられる。マルチプレクサ７２および７４はＳ
ＵＢＤＩＶ制御信号を受信し、マルチプレクサ７６はＭ
ＵＬＤＩＶ制御信号を受信する。これらの信号を図４の
表に示し、一緒に演算装置の機能および演算装置からの
必要な出力が決定される。
【００２３】当業者ならば、本発明の別の実施例を考え
られるものと思われ、それは特許請求の範囲内に入る。
られるものと思われ、それは特許請求の範囲内に入る。
【図１】マイクロコントローラ、ゲートアレイおよびフ
ラッシュ浮動小数点プロセッサを含むシステムのブロッ
ク図。
ラッシュ浮動小数点プロセッサを含むシステムのブロッ
ク図。
【図２】フラッシュ浮動小数点プロセッサの１実施例の
ブロック図。
ブロック図。
【図３】演算装置のブロック図。
【図４】演算装置の機能表。
２ マイクロコントローラ ４，５０，６８，７０ ハイウェイ ６ ゲートアレイ ８ ４ビットアドレスハイウェイ １０ １６ビットデータハイウェイ ２２，４０ データバス ２４，３６ コンバータ ２６，３０，３８，７２，７４，７６ マルチプレクサ ２８，３２ レジスタ ３４ 演算装置 ４２−４６ ラッチングおよびゲーティング回路 ５２ 機能レジスタ ６０ 浮動小数点加算器 ６２ 浮動小数点減算器 ６４ 浮動小数点乗算器 ６６ 浮動小数点除算器
【手続補正書】
【提出日】平成９年１０月２７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】
【発明の実施の形態】浮動小数点フォーマットは符号ビ
ット、７ビット符号付指数部、および８ビット仮数部を
有している。仮数部は仮定された第９ビットを有する。
こうして得られる１６ビットは１つのメモリ位置すなわ
ち１６ビットマイクロコントローラ内のデータ転送動作
である。さらに浮動小数点数の無符号整数比較が正しく
なければならない場合には、下記のフォーマットとな
る。 １５ビットは符号ビット、 １＝正。０ならば、他のビ
ットを全て反転する。 １４ビットは指数部符号、 １＝正。 １３−８ビットは指数部、 指数部全体が２の補数であ
り、符号ビットは反転されている。 ７−０ビットは仮数部、 有効な９ビットが仮数部で
ある。この数に２５６を加算する。 このフォーマットの例は次のようである。 ＦＦＦＦは＋（２５５＋２５６）／２５６＊２６３＝＋
１．８４１Ｅ１９ （考えられる最大数）； Ｃ０００は＋（０＋２５６）／２５６＊２０＝＋１；８
０００は＋（０＋２５６）／２５６＊２−６４＝＋５．
４２１Ｅ−２０ （考えられる最小数）； −１は３ＦＦＦ ΠはＣ１９２＝＋（１４６＋２５６）／２５６＊２１＝
３．１４０６２５ （０．０３％誤差）。 計算できる数の範囲は：０．２％の精度で、±−５．４
ｘ１０−２０から１．８４ｘ１０１９全ての数および計
算結果が１／５１２と１／１０２４との間まで正しく
０．２％の基本的精度が得られる。
ット、７ビット符号付指数部、および８ビット仮数部を
有している。仮数部は仮定された第９ビットを有する。
こうして得られる１６ビットは１つのメモリ位置すなわ
ち１６ビットマイクロコントローラ内のデータ転送動作
である。さらに浮動小数点数の無符号整数比較が正しく
なければならない場合には、下記のフォーマットとな
る。 １５ビットは符号ビット、 １＝正。０ならば、他のビ
ットを全て反転する。 １４ビットは指数部符号、 １＝正。 １３−８ビットは指数部、 指数部全体が２の補数であ
り、符号ビットは反転されている。 ７−０ビットは仮数部、 有効な９ビットが仮数部で
ある。この数に２５６を加算する。 このフォーマットの例は次のようである。 ＦＦＦＦは＋（２５５＋２５６）／２５６＊２６３＝＋
１．８４１Ｅ１９ （考えられる最大数）； Ｃ０００は＋（０＋２５６）／２５６＊２０＝＋１；８
０００は＋（０＋２５６）／２５６＊２−６４＝＋５．
４２１Ｅ−２０ （考えられる最小数）； −１は３ＦＦＦ ΠはＣ１９２＝＋（１４６＋２５６）／２５６＊２１＝
３．１４０６２５ （０．０３％誤差）。 計算できる数の範囲は：０．２％の精度で、±−５．４
ｘ１０−２０から１．８４ｘ１０１９全ての数および計
算結果が１／５１２と１／１０２４との間まで正しく
０．２％の基本的精度が得られる。
Claims (7)
- 【請求項１】 ｎが周知のフォーマットよりも実質的に
小さいｎビットのデータからなる浮動小数点フォーマッ
トに関する演算を実行する手段であって、該手段は前記
フォーマットを組合せ論的に演算するデータプロセッサ
である、演算実行手段。 - 【請求項２】 請求項１記載の浮動小数点フォーマット
に関する演算を実行する手段であって、前記データプロ
セッサはゲートアレイを有するマイクロプロセッサシス
テムである、演算実行手段。 - 【請求項３】 請求項１もしくは２記載の浮動小数点フ
ォーマットに関する演算を実行する手段であって、前記
浮動小数点フォーマットは符号ビット、７ビット符号付
指数部、および８ビット仮数部からなる、演算実行手
段。 - 【請求項４】 請求項３記載の浮動小数点フォーマット
に関する演算を実行する手段であって、前記フォーマッ
トは浮動小数点数の無符号整数比較を使用して正しい結
果を与える、演算実行手段。 - 【請求項５】 請求項２，３もしくは４記載の浮動小数
点フォーマットに関する演算を実行する手段であって、
マイクロプロセッサシステムのメモリ内へマップされて
いるレジスタを使用してゲートアレイ内で数学的機能が
実行される、演算実行手段。 - 【請求項６】 請求項５記載の浮動小数点フォーマット
に関する演算を実行する手段であって、数学的機能はレ
ジスタの個々の選択により実行される、演算実行手段。 - 【請求項７】 請求項６記載の浮動小数点フォーマット
に関する演算を実行する手段であって、計算の合間に第
１のレジスタへ書き込みが行われない場合には、前の計
算結果が第１のレジスタへラッチされ、第２のレジスタ
へ書き込みを行える速度で計算機が実行される、演算実
行手段。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GBGB9618262.1A GB9618262D0 (en) | 1996-09-02 | 1996-09-02 | Floating point number data processing means for microcontrollers |
| GB96182621 | 1996-09-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10105377A true JPH10105377A (ja) | 1998-04-24 |
Family
ID=10799267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9237223A Pending JPH10105377A (ja) | 1996-09-02 | 1997-09-02 | 浮動小数点データ処理手段 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0827068B1 (ja) |
| JP (1) | JPH10105377A (ja) |
| DE (1) | DE69725529T2 (ja) |
| GB (1) | GB9618262D0 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2023040014A (ja) * | 2009-06-19 | 2023-03-22 | シンギュラー コンピューティング、エルエルシー | コンパクトな演算処理要素を用いたプロセッシング |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102567209B (zh) * | 2010-12-21 | 2015-03-04 | 厦门市美亚柏科信息股份有限公司 | 闪存芯片数据解析方法和装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3825895A (en) * | 1973-05-14 | 1974-07-23 | Amdahl Corp | Operand comparator |
| US5081573A (en) * | 1984-12-03 | 1992-01-14 | Floating Point Systems, Inc. | Parallel processing system |
| US4677610A (en) * | 1985-10-07 | 1987-06-30 | Gte Communication Systems Corporation | Three-port conference circuit for use in a digital telephone system |
| US5027272A (en) * | 1988-01-28 | 1991-06-25 | Weitek Corporation | Method and apparatus for performing double precision vector operations on a coprocessor |
-
1996
- 1996-09-02 GB GBGB9618262.1A patent/GB9618262D0/en active Pending
-
1997
- 1997-08-28 EP EP19970114905 patent/EP0827068B1/en not_active Expired - Lifetime
- 1997-08-28 DE DE1997625529 patent/DE69725529T2/de not_active Expired - Fee Related
- 1997-09-02 JP JP9237223A patent/JPH10105377A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2023040014A (ja) * | 2009-06-19 | 2023-03-22 | シンギュラー コンピューティング、エルエルシー | コンパクトな演算処理要素を用いたプロセッシング |
| US12299411B2 (en) | 2009-06-19 | 2025-05-13 | Singular Computing Llc | Processing with compact arithmetic processing element |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0827068A3 (en) | 1999-05-19 |
| EP0827068B1 (en) | 2003-10-15 |
| DE69725529T2 (de) | 2004-05-13 |
| EP0827068A2 (en) | 1998-03-04 |
| DE69725529D1 (de) | 2003-11-20 |
| GB9618262D0 (en) | 1996-10-16 |
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