JPH0635801A - 階層メモリ制御方式 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、中央処理装置のバッファ記憶装置、
記憶制御装置の中間バッファ記憶装置、主記憶装置とい
う階層メモリを採るときの階層メモリ制御方式に関し、
特に、ハードウェア量の増加を抑えつつ、バッファ記憶
装置の容量アップとこれらの記憶装置の制御をストア・
イン方式で実現することを目的とする。 【構成】バッファ記憶装置がページ内実アドレスと論理
アドレス下位部との組み合わせをラインアドレスとして
使用する構成を採るとともに、中間バッファ記憶装置の
タグ手段７に、実アドレスとともに中央処理装置の指定
する論理アドレス下位部を管理する構成を採り、かつ、
記憶制御装置は、中間バッファ記憶装置のタグ手段７に
加えて、バッファ記憶装置のタグ手段の写しを管理する
写像タグ手段８を備える構成を採って、これらのタグ手
段に従って、バッファ記憶装置と中間バッファ記憶装置
との間のデータ一致性の制御を実行するように構成す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バッファ記憶装置を備
える複数の中央処理装置と、中央処理装置により共用さ
れる１つ又は複数の主記憶装置との間に、比較的大容量
の中間バッファ記憶装置を備える構成を採るデータ処理
システムにおいての階層メモリ制御方式に関し、特に、
ハードウェア量の増加を抑えつつ、バッファ記憶装置の
容量アップを実現するとともに、これらの記憶装置の制
御をストア・イン方式で実現する階層メモリ制御方式に
関するものである。

【０００２】

【従来の技術】大型の計算機システムにおいては、単一
プロセッサの性能向上と、マルチプロセッサによるシス
テム性能の向上とが図られている。

【０００３】単一プロセッサの性能向上としては、ＣＰ
Ｕにおけるパイプライン技術の向上と、キャッシュの容
量アップが主眼となる。通常、キャッシュの構成は、複
数のウェイと、１つのウェイを複数のエントリーで構成
するセットアソシアティブ方式が採られる。このセット
アソシアティブ方式のキャッシュの容量を大きくするた
めには、ウェイ数を増加するかエントリー数を増加する
ことになる。

【０００４】従来では、ウェイ数を増加させていくこと
で、キャッシュの容量アップを図るという方法が採られ
ていた。これは以下の理由による。仮想記憶方式を用い
る計算機システムでは、命令アドレス又はオペランドア
ドレスとして生成されたビット１から31までのアドレス
は論理アドレスとして扱われる。この論理アドレスは、
次の手順に従って実アドレスに変換される。すなわち、
図１５に示すように、制御レジスタのビット１からビッ
ト19で表されるセグメントテーブルオリジンアドレス
に、論理アドレスのセグメントインデックス（ビット１
〜ビット11）を４倍したものを足すことにより所望のセ
グメントテーブルアドレスを作成し、そのセグメントテ
ーブルアドレスの指すセグメントテーブルの管理するペ
ージテーブルオリジンアドレス（ビット１〜ビット25）
に、論理アドレスのページインデックス（ビット11〜ビ
ット19）を４倍したものを足すことにより所望のページ
テーブルアドレスを作成し、そのページテーブルアドレ
スの指すページテーブルの管理するページフレーム実ア
ドレス（ビット１〜ビット19）と、論理アドレスのビッ
ト20からビット31で表されるバイトインデックスとを連
結することで実アドレスに変換していく。

【０００５】このようなアドレス変換プロセスを用いる
計算機では、論理アドレスのビット１からビット19に対
応付けられる実アドレスは、アドレス変換を待たないと
バッファ記憶のアクセスには使用できない。これから、
従来の計算機システムでは、論理アドレスと実アドレス
とが等しくなるビット20からビット31によりキャッシュ
のエントリーをアクセスする構成を採っているのであ
る。

【０００６】しかるに、論理アドレスと実アドレスとが
等しくなるビットを用いてキャッシュのエントリーをア
クセスする構成を採っていると、自ずとキャッシュの１
ウェイの容量が限られたものとなる。例えば、エントリ
ーのブロックサイズが６４バイトであるとすると、エン
トリー数はビット20からビット25までの６ビットにより
規定される６４エントリーとなり、キャッシュの１ウェ
イ分の容量は“６４エントリー×６４バイト”の４Ｋバ
イトとなる。

【０００７】これから、従来では、キャッシュの容量が
不十分である場合、キャッシュのウェイ数を増加してい
くことでキャッシュの容量アップを図っていくという方
法を採っていたのである。

【０００８】一方、マルチプロセッサによるシステム性
能の向上としては、メモリアクセスタイムの短縮と、メ
モリスループットの向上とを図っていくことが考えら
れ、そのために、ＣＰＵのキャッシュと主記憶装置との
間に、中速・大容量の中間バッファ記憶装置を置く方式
が採られつつある。

【０００９】従来のデータ処理システムでは、このよう
な中間バッファ記憶装置を備える場合、キャッシュを書
き換えるときに、主記憶装置の対応する主記憶データも
書き換えていくというストア・スルー方式を用いてい
る。これは、これまでのデータ処理システムが、このよ
うな中間バッファ記憶装置を備えない場合に、ストア・
スルー方式を採っていることにその理由がある。

【００１０】しかるに、マルチプロセッサ構成を採ると
きにあって、ストア・スルー方式に従っていると、スト
ア処理のためのメモリアクセス頻度が増大し、システム
性能が劣化する。これから、近年のデータ処理システム
では、ＣＰＵのキャッシュの書き換え時点では主記憶装
置については書き換えないで、エントリーを主記憶装置
に戻していくときに、その書き換えられた主記憶データ
を主記憶装置に反映させていくというストア・イン方式
を採用することが多くなってきている。

【００１１】

【発明が解決しようとする課題】しかしながら、従来技
術のように、キャッシュのウェイ数を増加することで、
キャッシュの容量アップを図っていく方法を採っている
と、ウェイ対応に用意する比較器等のハードウェア量が
それに伴って増加してしまうことになる。これから、従
来技術に従っていると、実用性の面から見て、キャッシ
ュの容量を希望するものまでには増加させることができ
ないという問題点があった。

【００１２】また、従来技術のように、マルチプロセッ
サ構成を採るときにあって、キャッシュと主記憶装置と
の間に中間バッファ装置を備えるときに、ストア・スル
ー方式を用いていると、ストア処理のためのメモリアク
セス頻度が増大することで、システム性能の向上を十分
実現できていないという問題点があった。

【００１３】しかも、従来技術の備える中間バッファ記
憶装置は、そのエントリーのブロックサイズをキャッシ
ュのエントリーのブロックサイズと同一にする構成を採
って、中間バッファ記憶装置の容量も小さなもので構成
しており、中間バッファ記憶装置のブロックサイズをキ
ャッシュのそれより大きくして、しかも大容量のもので
構成していくときの制御処理については、ストア・スル
ー方式であっても十分サポートされているとは言えず、
まして、ストア・イン方式に関しては全く提案されてい
ないというのが現状である。

【００１４】このような中間バッファ記憶装置を備える
ときの従来技術の現状を考慮して、本出願人は、先に出
願の特願平３-186712 号（発明の名称：階層メモリ制御
方式）で、中間バッファ記憶装置が、エントリーの有効
無効を表示するビットと、エントリーのブロックが１台
の中央処理装置から排他的にアクセスされているのか否
かを表示するビットと、エントリーの夫々のブロックが
主記憶装置からの転送後に変更されたのか否かを表示す
るビットと、エントリーのブロックのコピーがいずれの
バッファ記憶装置に存在するのかを表示するビットと、
主記憶アドレスを表示するアドレス部とを管理するタグ
を備えて、このタグを用いてストア・イン方式のバッフ
ァ記憶の制御を実行する発明を開示したのである。

【００１５】確かに、この本出願人の開示した発明によ
れば、中間バッファ記憶装置を備えるときにも、ストア
・イン方式でバッファ記憶の制御を実行できることか
ら、システム性能の向上を実現できることになる。しか
るに、この発明では、中間バッファ記憶装置のエントリ
ー数が多くなると、タグのハードウェア量が大きくなる
という問題点も残されていた。

【００１６】本発明はかかる事情に鑑みてなされたもの
であって、バッファ記憶装置を備える複数の中央処理装
置と、中央処理装置により共用される１つ又は複数の主
記憶装置との間に、比較的大容量のストア・イン方式の
中間バッファ記憶装置を備えるデータ処理システムにあ
って、ハードウェア量の増加を抑えつつ、バッファ記憶
装置の容量アップを実現するとともに、これらの記憶装
置の制御をストア・イン方式で実現する新たな階層メモ
リ制御方式の提供を目的とするものである。

【００１７】

【課題を解決するための手段】図１に本発明の原理構成
を図示する。図中、１はバッファ記憶装置２を備える複
数の中央処理装置、３は中央処理装置１が共有する１つ
又は複数の主記憶装置、４は主記憶装置３を制御する記
憶制御装置、５は記憶制御装置４に備えられる比較的大
容量な中間バッファ記憶装置である。

【００１８】本発明のバッファ記憶装置２は、従来のバ
ッファ記憶装置が論理アドレスの持つページ内実アドレ
スをラインアドレスとして使用していたのに対して、こ
のページ内実アドレスと論理アドレス下位部との組み合
わせをラインアドレスして使用する構成を採る。例え
ば、論理アドレスのビット18からビット25をラインアド
レスとして使用するのである。この構成に従い、この例
で説明するならば、バッファ記憶装置２のエントリー数
が、従来では、６４エントリーであるのに対して、２５
６エントリーと増加することで、ハードウェア量の増加
を抑えつつバッファ記憶装置２の容量の拡大を実現でき
ることになる。

【００１９】６は中間バッファ記憶装置５の備えるデー
タ管理手段であって、主記憶データを一時的に管理する
もの、７は中間バッファ記憶装置５の備えるタグ手段で
あって、データ管理手段６の管理する主記憶データの主
記憶番地を指す実アドレスを管理するものである。

【００２０】各中央処理装置１は、図１５のアドレス変
換プロセスからも分かるように、論理アドレスのビット
１からビット19を、任意の組み合わせでもって実アドレ
スのビット１からビット19にマッピングできる。これか
ら、上述のように、バッファ記憶装置２が論理アドレス
の下位部まで食い込むものをラインアドレスとして使用
する構成を採ると、同一又は別の中央処理装置１が同一
の主記憶データを別の論理アドレスでもって持ち込んで
いく（コピーしていく）ことが可能になる。このような
ことが起こると、持ち込まれた主記憶データが互いに勝
手に書き換えられることで一致性を保証できない。

【００２１】この不都合に対処するために、本発明の中
央処理装置１は、中間バッファ記憶装置５にデータを要
求するときには、要求表示の実アドレスに加えて、バッ
ファ記憶装置２のアクセスに用いた論理アドレス下位部
を指定する構成を採り、一方、本発明のタグ手段７は、
主記憶番地を指す実アドレスを管理することに加えて、
主記憶データを持ち込んだ中央処理装置１の指定する論
理アドレス下位部を管理する構成を採るものである。

【００２２】８は記憶制御装置４の備える写像タグ手段
であって、バッファ記憶装置２の持つタグ手段の管理デ
ータの写しを管理するものである。バッファ記憶装置２
の持つタグ手段は、持ち込んだ主記憶データの有効無効
を表示するバリッドビットと、持ち込んだ主記憶データ
の内容を変更したか否かを表示するＭＯＤＩＦＹビット
と、どのアドレスの主記憶データを持ち込んだのかを表
示する実アドレスビットとを管理することになるが、写
像タグ手段８は、この全ての写しを管理する必要はな
く、少なくとも、バリッドビットと実アドレスビットと
を管理することになる。

【００２３】写像タグ手段８は、バッファ記憶装置２が
ページ内実アドレスと論理アドレス下位部との組み合わ
せをラインアドレスする構成を採ることに対応して、ペ
ージ内実アドレスと、タグ手段７から読み出される論理
アドレス下位部との組み合わせを使って検索されること
になる。

【００２４】この写像タグ手段８を備えることで、中間
バッファ記憶装置５のデータ管理手段６の管理する主記
憶データがどのバッファ記憶装置２に持ち込まれている
のかを特定することが可能になる。本発明の中央処理装
置１は、写像タグ手段８の更新処理を可能にするため
に、中間バッファ記憶装置５にデータを要求するときに
は、上述のように、要求表示の実アドレスと、バッファ
記憶装置２のアクセスに用いた論理アドレス下位部とを
指定することに加えて、更に、要求データの格納先とな
るバッファ記憶装置２のウェイ番号を指定する構成を採
ることになる。

【００２５】９は中間バッファ記憶装置５の備えるバッ
ファ制御手段であって、タグ手段７／写像タグ手段８の
管理データを参照しながら、データ管理手段６の管理す
る主記憶データと、バッファ記憶装置２の管理する主記
憶データに関しての制御処理を実行するものである。

【００２６】

【作用】本発明では、中央処理装置１が自らのバッファ
記憶装置２に必要とするデータが格納されていないこと
で、バッファ制御手段９に対して、要求表示の実アドレ
スと、バッファ記憶装置２のアクセスに用いた論理アド
レス下位部と、要求データの格納先となるバッファ記憶
装置２のウェイ番号とを指定してデータの転送要求を発
行してくると、バッファ制御手段９は、先ず最初に、タ
グ手段７の管理データを参照することで、データ管理手
段６に要求データが格納されているか否かということ
と、そのデータに対応付けて格納される論理アドレス下
位部が中央処理装置１から送られてきたものと一致する
か否かということを検索する。

【００２７】この検索処理により、データ管理手段６に
要求のデータは格納されているものの、論理アドレス下
位部が一致しないと判断するときには、バッファ制御手
段９は、次に、そのデータの一致を保証するために、タ
グ手段７から読み出した論理アドレス下位部を使って写
像タグ手段８を検索することで、その要求データがどの
中央処理装置１に持ち込まれているのかを判断する。

【００２８】続いて、バッファ制御手段９は、この特定
した持ち込み先の中央処理装置１に対して、要求のあっ
たデータのムーブアウト（転送元のデータが無効なもの
として扱われる形態のデータ転送）を指示し、ムーブア
ウトが完了すると、タグ手段７の管理するその要求デー
タに対応付けられる論理アドレス下位部を、要求元の中
央処理装置１から送られてきた論理アドレス下位部に更
新する。

【００２９】続いて、バッファ制御手段９は、要求のあ
ったデータを要求元の中央処理装置１に転送するととも
に、要求元の中央処理装置１から送られてきたウェイ番
号（そのデータが格納されることになるバッファ記憶装
置２のウェイ番号である）に従って、写像タグ手段８の
管理データを更新して処理を終了する。

【００３０】このように、本発明では、バッファ記憶装
置２、中間バッファ記憶装置５及び主記憶装置３という
３階層の階層メモリ構成を採るときにあって、バッファ
記憶装置２のラインアドレスとして、ページ内実アドレ
スと論理アドレス下位部との組み合わせを用いてエント
リー数を多くするとともに、この構成を採ることにより
発生するデータの一致性を解決する構成を構築するもの
であることから、ハードウェア量の増加を抑えつつバッ
ファ記憶装置２の容量アップを実現できることになる。

【００３１】そして、本発明では、この３階層の階層メ
モリ構成を採るときにあって、バッファ記憶装置２のタ
グの写しを記憶制御装置４に備える構成を採って、この
写像するタグに従って、要求データがどの中央処理装置
１に持ち込まれているのかを特定する構成を採る。

【００３２】この３階層の階層メモリ構成をストア・イ
ン方式でもってバッファ制御するためには、中間バッフ
ァ記憶装置５のデータがどの中央処理装置１のバッファ
記憶装置２に持ち込まれているのかを特定して、その特
定先の中央処理装置１に対して、データの無効化を指示
したりムーブアウトを指示していく処理が要求される。
本発明では、この３階層の階層メモリ構成を採るときに
あって、バッファ記憶装置２のタグの写しを記憶制御装
置４に備える構成を採って、この写像するタグに従っ
て、要求のデータがどの中央処理装置１に持ち込まれて
いるのかを特定する構成を採ることで、ストア・イン方
式のバッファ制御の構成を構築可能とするものである。

【００３３】このように、本発明では、ストア・イン方
式のバッファ制御実現に必要となるハードウェア量の増
設が中間バッファ記憶装置５のエントリー数に影響され
ないことから、中間バッファ記憶装置５のエントリー数
が多くなるときにあっても、ハードウェア量の増加を抑
えつつストア・イン方式のバッファ制御を実現できるこ
とになるのである。

【００３４】

【実施例】以下、実施例に従って本発明を詳細に説明す
る。図２に、本発明を実装するデータ処理システムのシ
ステム構成の一実施例を図示する。図中、図１で説明し
たように、１は中央処理装置（ＣＰＵ）、２はバッファ
記憶装置（ＬＢＳ）、３は主記憶装置（ＭＳＵ）、４は
記憶制御装置（ＭＣＵ）、５は中間バッファ記憶装置
（ＧＢＳ）である。また、１１は中央処理装置１ととも
に中間バッファ記憶装置５を共用するチャネル処理装置
（ＣＨＰ）である。

【００３５】この実施例では、バッファ記憶装置２を持
つ中央処理装置１が４台備えられて、これらの中央処理
装置１が記憶制御装置４内に備えられる中間バッファ記
憶装置５を共用し、そして、この記憶制御装置４は、２
台の主記憶装置３に接続されるものを開示してある。

【００３６】図３に、バッファ記憶装置２のメモリ構成
の一実施例、図４に、中間バッファ記憶装置５のメモリ
構成の一実施例を図示する。この図３に示すように、バ
ッファ記憶装置２は、例えば、ブロックサイズを６４バ
イトとして、論理アドレスのビット18からビット25（上
述のように、この内のビット20からビット25は実アドレ
スと同一である）をラインアドレスとして、１つの連想
レベルが２５６エントリーを持つことで１６ＫＢの容量
を持ち、８つの連想レベルを持つことで合計１２８ＫＢ
の容量を持つもので構成される。このバッファ記憶装置
２のエントリーは、例えばＬＲＵ方式に従って、参照頻
度の低いものから中間バッファ記憶装置５に追い出され
ていくことになる。

【００３７】一方、図４に示すように、中間バッファ記
憶装置５は、例えば、ブロックサイズを２５６バイトと
して、１つの連想レベルが１６Ｋエントリーを持つこと
で４ＭＢの容量を持ち、４つの連想レベルを持つことで
合計１６ＭＢの容量を持つもので構成されることにな
る。この中間バッファ記憶装置５のエントリーは、例え
ばＬＲＵ方式に従って、参照頻度の低いものから主記憶
装置３に追い出されていくことになる。

【００３８】このように、本発明では、中間バッファ記
憶装置５を大容量のもので構成することに対応して、中
間バッファ記憶装置５のエントリー数を減らしてタグの
構成に要するハードウェア量の削減を図るために、中間
バッファ記憶装置５のブロックサイズをバッファ記憶装
置２のブロックサイズの４倍とする構成を採っている。
そして、この構成を採ることで、中間バッファ記憶装置
５と主記憶装置３との間のデータ転送量を減らすことを
可能にしている。

【００３９】図５に、このバッファ記憶装置２のエント
リーを管理するために備えられるタグの構成の一実施
例、図６に、この中間バッファ記憶装置５のエントリー
を管理するために備えられるタグの構成の一実施例を図
示する。この中間バッファ記憶装置５のタグは、記憶制
御装置４に展開されることになるが、図１でも説明した
ように、本発明の記憶制御装置４は、このタグに加え
て、更に、バッファ記憶装置２のタグの写しを展開する
構成を採ることになる。図７に、このバッファ記憶装置
２のタグの写しの構成の一実施例を図示する。

【００４０】バッファ記憶装置２の６４バイトのブロッ
クに対応して１つのエントリーがあり、このエントリー
を管理するために、バッファ記憶装置２のタグは、図５
に示すように、エントリーの有効無効を表示するＶＡＬ
ＩＤビット（Ｖ）と、記憶制御装置４からのデータ転送
後に内容が変更されたのか否かを表示するＭＯＤＩＦＹ
ビット（Ｍ）と、主記憶装置３のどのアドレスのブロッ
クの写しを格納しているのかを表示する実アドレスビッ
ト（Ｂ１〜Ｂ19）とを管理するよう構成している。ここ
で、ＭＯＤＩＦＹビットが変更状態を表示しているとき
には、ブロックの置き換えに際して、そのブロックにつ
いては記憶制御装置４へのムーブアウトが要求されるこ
とになる。

【００４１】一方、中間バッファ記憶装置５の２５６バ
イトのブロックに対応して１つのエントリーがあり、こ
のエントリーを管理するために、中間バッファ記憶装置
５のタグは、図６に示すように、エントリーの有効無効
を表示するＶＡＬＩＤビット（Ｖ）と、１台の中央処理
装置１がそのエントリーを排他的に使用しているか否か
を表示するＥＸＣＬＵＤＥビット（Ｅ）と、主記憶装置
３からのデータ転送後に内容が変更されたのか否かを６
４バイト単位に表示する４個のＭＯＤＩＦＹビット
（Ｍ）と、主記憶装置３のどのアドレスのブロックの写
しを格納しているのかを表示する実アドレスビット（Ｂ
１〜Ｂ９）と、そのエントリーのブロックを持ち込んだ
中央処理装置１の発行する論理アドレスビット18,19 の
ビット値を表示する論理アドレス下位部ビット（Ｌ18,
Ｌ19）とを管理するよう構成している。なお、この実施
例では、複数の中央処理装置１に対して、ただ１組みの
論理アドレス下位部ビット（Ｌ18, Ｌ19）を管理する構
成を開示したが、中央処理装置１毎に管理する構成を採
ることも可能である。

【００４２】ここで、Ｍビットが変更状態を表示してい
るときには、主記憶装置３との間のブロックの置き換え
に際して、変更内容を主記憶装置３に反映させていくた
めに、そのブロックについては主記憶装置３へのムーブ
アウトが要求されることになる。更に、Ｅビットが排他
獲得を表示しているときには、バッファ記憶装置２にデ
ータ転送されたブロックに対して中央処理装置１による
書き換え処理が施されることになるので、最新の変更さ
れたブロックがバッファ記憶装置２に格納されているこ
とに対応して、中央処理装置１の発行するブロックの転
送要求に際して、バッファ記憶装置２にコピーされてい
るブロックの中間バッファ記憶装置５へのムーブアウト
が要求されることになるとともに、主記憶装置３との間
のブロックの置き換えに際して、バッファ記憶装置２に
コピーされているブロックの主記憶装置３へのムーブア
ウトが要求されることになる。

【００４３】一方、図７に示すバッファ記憶装置２のタ
グの写しは、中間バッファ記憶装置５の管理する主記憶
データがどの中央処理装置１のバッファ記憶装置２に持
ち込まれているのかを高速に検索可能とするために用意
されるものであって、図７に示すように、バッファ記憶
装置２のタグ対応に用意されて、各バッファ記憶装置２
のタグの持つＶＡＬＩＤビット（Ｖ）と、実アドレスビ
ット（Ｂ１〜Ｂ19）とを管理するよう構成している。こ
こで、ＭＯＤＩＦＹビット（Ｍ）についても管理するも
のであってもよい。なお、以下、図中で、この記憶制御
装置４の備えるバッファ記憶装置２のタグの写しを「Ｔ
ＡＧ２」と記述することがある。

【００４４】図８及び図９に、図２に示した中央処理装
置１の備えるバッファ制御ユニットＳＵの詳細な構成を
図示する。ここで、図８の“Ａ”ないし“Ｇ”に示す記
号の配線は、図９の対応する記号の配線に接続されるこ
とを表している。図中の２０がバッファ記憶装置２のデ
ータ管理機構（図３で説明したメモリ構造を持つ）とな
るＬＢＳデータ管理機構であり、２１がバッファ記憶装
置２のタグ機構（図６で説明した情報を管理する）とな
るＬＢＳタグ機構である。

【００４５】この中央処理装置１のバッファ制御ユニッ
トＳＵは、命令制御ユニットＩＵ（中央処理装置１のパ
イプライン全体の制御とバッファをアクセスするための
アドレス計算を行うユニット）から送られてくるアドレ
スでＬＢＳデータ管理機構２０をアクセスし、このアク
セスにより読み出される主記憶データのブロックを命令
制御ユニットＩＵに送出するよう処理するユニットであ
る。なお、中央処理装置１には、このバッファ制御ユニ
ットＳＵや命令制御ユニットＩＵの他に、実際に加減乗
除算等の演算を行う演算制御ユニットＥＵが存在する。

【００４６】図８及び図９において、命令制御ユニット
ＩＵから送られてくるビット１からビット31までの論理
アドレスは、ＥＡＲ２２にセットされ、これと並行し
て、下位アドレスのビット13〜19が、ＴＬＢ２３のアク
セスのためのラインアドレスとしてＴＬＢ２３に入力さ
れることになる。このラインアドレスの入力に応答し
て、ＴＬＢ２３からプライマリとオルタネイトの２つの
エントリーが同時に読み出され、比較器２４，２５によ
り、この読み出されるロジカルアドレスとＥＡＲ２２の
ビット１〜12とが比較される。

【００４７】ＬＢＳタグ機構２１は、命令制御ユニット
ＩＵから送られてくる論理アドレスのビット18〜25（こ
の内のビット20〜25は実アドレスと一致する）によりア
クセスされる。すなわち、この実施例では、ＬＢＳタグ
機構２１は、論理アドレスのビット18,19 と実アドレス
のビット20〜25との８ビットによりアクセスされること
になるのである。このＬＢＳタグ機構２１は、ＬＢＳデ
ータ管理機構２０に合わせて、ウェイ０からウェイ７ま
での８つの連想レベルから構成され、論理アドレスのビ
ット18〜25の入力に応答して、ウェイ０からウェイ７に
格納されている８個の実アドレス情報を読み出してい
く。

【００４８】そして、８×２個備えられる比較器２６に
より、このＬＢＳタグ機構２１から読み出される実アド
レスと、ＴＬＢ２３から読み出される実アドレスとが比
較される。ここで、比較器２６は、比較器２４，２５に
より実行されるＴＬＢ２３の論理アドレスの比較結果を
待たずに実アドレスの比較処理に入ることで、ＬＢＳタ
グ機構２１の検索を高速に行うよう処理することにな
る。なお、ＬＢＳタグ機構２１は、論理アドレスビット
18,19 でアクセスされることから、変換後の実アドレス
ビット18,19 も比較器２６で比較されることになる。

【００４９】ＡＬＩＧＨ＆ＳＥＬＥＣＴ回路２７は、こ
の比較器２６の比較結果と比較器２４，２５の比較結果
とを受けて、その比較結果が共に成立するか否かをチェ
ックすることで、命令制御ユニットＩＵから送られてき
た論理アドレスがＬＢＳタグ機構２１のどのウェイに存
在するのかを特定する。一方、ＬＢＳデータ管理機構２
０は、ＬＢＳタグ機構２１より１マシンサイクル遅れた
ＥＡＲ２２の出力のビット18〜25によりアクセスされ
て、主記憶データのブロックを読み出していくよう処理
する。そして、ＡＬＩＧＨ＆ＳＥＬＥＣＴ回路２７は、
特定したウェイから出力されているＬＢＳデータ管理機
構２０のブロックを選択するとともに、ＷＯＲＤレジス
タ２８の先頭からデータを詰めて入れるか、終了からデ
ータを詰めて入れるかといった格納形式を決定してか
ら、その決定した格納形式に従って、ＷＯＲＤレジスタ
２８に選択したブロックを格納していく処理を実行す
る。

【００５０】このようにしてＷＯＲＤレジスタ２８に格
納された主記憶データの命令語／オペランドデータは、
図示しない命令制御ユニットＩＵに送られ、命令のデコ
ードや演算用オペランドデータとして使用されることに
なる。

【００５１】一方、命令制御ユニットＩＵから書き込み
の論理アドレスが送られてくると、ＴＬＢ２３により実
アドレスに変換されるとともに、ＬＢＳタグ機構２１が
アクセスされることで、ＬＢＳデータ管理機構２０に所
望のアドレスブロックが存在するか否かがチェックされ
る。そして、所望のブロックアドレスが存在する場合に
は、演算制御ユニットＥＵから送られてくる書込データ
は、ＡＬＩＧＮ回路２９を経由して、ＳＤＲ３０にセッ
トされてから、ＬＢＳデータ管理機構２０に書き込まれ
るよう処理されることになる。

【００５２】これに対して、所望のブロックアドレスが
存在しない場合には、ＲＡＲ３１の実アドレスは、ＭＳ
ＡＲ３２にセットされて、記憶制御装置４へのムーブイ
ン要求アドレスとして送出されるよう処理される。この
とき、記憶制御装置４に対して、データ一致制御のため
に、ＬＢＳタグ機構２１の検索に用いた論理アドレスの
ビット18,19 が送出されるとともに、記憶制御装置４の
持つバッファ記憶装置２のタグの写しの更新処理のため
に、次に説明する手順により決定されるウェイ番号も送
出されるよう処理されることになる。なお、特に、排他
型と断らない限り、ムーブインは、転送元のデータも有
効なものとして扱われる形態のデータ転送を意味するこ
ととする。

【００５３】バッファ制御ユニットＳＵは、記憶制御装
置４へのムーブイン要求時に、ＬＢＳデータ管理機構２
０の追い出すべきウェイ番号をＬＲＵ方式に従って決定
する。このとき決定されるブロックが、記憶制御装置４
から読み込まれた後に変更されている場合には、ストア
・イン方式に従って、そのブロックを記憶制御装置４に
ムーブアウトしていく必要がある。このとき実行される
ムーブアウト処理は、ＬＢＳタグ機構２１からムーブア
ウトするウェイの実アドレスを読み出して、選択回路３
３を経由して、ムーブアウトアドレスしてＭＳＡＲ３２
にセットするとともに、これと並行して、ＬＢＳデータ
管理機構２０から読み出されるムーブアウトブロックデ
ータをＭＯバッファ３４にバッファリングして、記憶制
御装置４の受付可能状態を確認してから、ＭＯＲ３５を
経由して記憶制御装置４に送出することで実行されるこ
とになる。

【００５４】そして、ＳＲＡＲ３６は、記憶制御装置４
からバッファ記憶装置２への強制ムーブアウト／無効化
指示の実アドレスを受け取って、ＬＢＳタグ機構２１を
検索するときに使用される。このとき、ＳＲＡＲ３６
は、実アドレスビット１〜25ととともに、データ一致制
御のために論理アドレスビット18,19 を記憶制御装置４
から受け取ることになる。

【００５５】図１０及び図１１に、図２に示した記憶制
御装置４の詳細な構成の一実施例を図示する。ここで、
図１０の“Ａ”ないし“Ｅ”に示す記号の配線は、図１
１の対応する記号の配線に接続されることを表してい
る。図中の４０が中間バッファ記憶装置５のデータ管理
機構（図４で説明したメモリ構造を持つ）となるＧＢＳ
データ管理機構であり、４１が中間バッファ記憶装置５
のタグ機構（図６で説明した情報を管理する）となるＧ
ＢＳタグ機構であり、４２がバッファ記憶装置２のタグ
の写しを管理するＣＰＵＴＡＧ２機構である。

【００５６】この図１０及び図１１に示す記憶制御装置
４では、６台設けられるポート４３の内の５台のポート
４３は、中央処理装置１及びチャネル処理装置１１から
のリクエストを受け付けると、実アドレス、オペコード
及び各種制御信号を保持し、この受け付けられたリクエ
ストは、プライオリティ回路４４により優先順位がとら
れて、ＧＢＳタグ機構４１へのアクセス権を取得するこ
とになる。

【００５７】ＧＢＳデータ管理機構４０からの読み出し
アクセス要求である場合には、ＧＢＳタグ機構４１は、
アドレスレジスタ４５にセットされるアドレス情報によ
りアクセスされ、このアクセス処理により読み出される
実アドレスは、比較器４６により、Ｇ２のタイミングで
セットされるレジスタ４７のアクセスアドレスと比較さ
れる。一方、アドレスレジスタ４５にセットされるアド
レス情報はＧＢＳＡＤＲＳ４８にセットされ、このセッ
ト処理に応じて、ＧＢＳデータ管理機構４０から主記憶
データのブロックが読み出される。

【００５８】そして、レジスタ４９、レジスタ５０、レ
ジスタ５１とシフトされてくる比較器４６の比較結果に
従って選択回路５２のウェイ選択処理が制御されて、こ
の選択回路５２のウェイ選択処理に従って、ＧＢＳデー
タ管理機構４０からのブロックデータが選択されて、Ｇ
ＢＳＤＯ５３にセットされた後、ＭＤＯ５４経由でリク
エストを発行してきた中央処理装置１（チャネル処理装
置１１）に対して送出されることになる。そして、これ
と並行して、読み出された主記憶データは、ＣＨＫ５５
にセットされ、ＳＹＤ５６によりＥＣＣのシンドローム
コードがチェックされて、もし１ビットエラーが存在す
るときには、ＣＯＲ５７により修正された後、ＭＤＯ５
４経由でもって、中央処理装置１（チャネル処理装置１
１）に対して再送されていく処理が実行される。

【００５９】一方、ＧＢＳデータ管理機構４０への書き
込みアクセス要求である場合には、読み出しアクセスと
同様の処理により、ＧＢＳタグ機構４１の内容が比較さ
れ、それと同時に、中央処理装置１（チャネル処理装置
１１）からの書込データが、レジスタ５８，５９を経由
してデータプール回路６０で一旦バッファリングされた
後、ＭＲＧ６１で読出データとマージされる。そして、
ＧＥＮ６２に入力され、このＧＥＮ６２でＥＣＣコード
が作成された後、ＧＢＳＤＩ６３を介してＧＢＳデータ
管理機構４０に書き込まれるよう処理される。

【００６０】ＧＢＳタグ機構４１を検索するときに、所
望のアドレスが存在しないときは、主記憶装置３からの
ムーブインが必要となる。このムーブインを行う場合に
は、中間バッファ記憶装置５の複数あるウェイの内の、
最も参照頻度の少ないウェイのブロックが置き換えブロ
ックとして選択されるよう処理される。そして、この置
き換えブロックを選択するときに、そのウェイのＭビッ
トが変更状態を表示する１にセットされているときに
は、対応するブロックを中間バッファ記憶装置５から主
記憶装置３にムーブアウトしていく必要がある。このと
きムーブアウトされるブロックは、ＧＢＳＤＯ５３を経
由して、ＳＹＤ５６、ＣＯＲ５７でＥＣＣのチェック・
修正が実行された後に、ＭＯＲ６４を経由して、主記憶
装置３に送出されていくことになる。

【００６１】なお、中間バッファ記憶装置５へのムーブ
イン又は中間バッファ記憶装置５からのムーブアウトを
行う場合には、レジスタ６５を経由して主記憶装置３に
アクセスアドレスが送られるよう処理される。また、主
記憶装置３から中間バッファ記憶装置５へのムーブイン
は、ＭＳＭＩ６６を介して、ＳＹＤ５６、ＣＯＲ５７で
ＥＣＣのチェック・修正が実行された後に、ＧＢＳＤＩ
６３を介してＧＢＳデータ管理機構４０に書き込まれる
よう処理される。

【００６２】図１２に、図３に示した主記憶装置３の詳
細な構成を図示する。この図に示すように、主記憶装置
３は、４台のＭＳＵバンク７０から構成され、このＭＳ
Ｕバンク７０は、６４バイト単位でインタリーブされ、
中間バッファ記憶装置５へのデータ転送の際には、４台
のＭＳＵバンク７０が順番にアクセスされて、６４バイ
ト×４回のデータ転送を実行していく。そして、中間バ
ッファ記憶装置５からのムーブアウトの際には、変更さ
れたブロックのみが記憶制御装置４から送られてきて、
対応するＭＳＵバンク７０上に書き込まれていくよう処
理される。なお、図１２において、ＭＳＵＡＲ７１は、
記憶制御装置４からのムーブアウト要求のアドレスやデ
ータ転送要求のアドレスを受け取るレジスタであり、こ
のＭＳＵＡＲ７１にセットされたアドレス情報に従って
ＭＳＵバンク７０がアクセスされることになる。そし
て、ＭＳＵＲＤＲ７２は、データ転送時に、ＭＳＵバン
ク７０から読み出されるデータをラッチするために備え
られ、このＭＳＵＲＤＲ７２を介して記憶制御装置４に
転送されていくことになる。また、ＭＳＵＷＲ７３は、
記憶制御装置４からのムーブアウト処理時に、記憶制御
装置４からムーブアウトされてくるデータをラッチする
ために備えられ、このＭＳＵＷＲ７３を介して、ＭＳＵ
バンク７０にムーブアウトされてくるデータが書き込ま
れていくことになる。

【００６３】図１３に、記憶制御装置４の備えるＧＢＳ
タグ機構４１の詳細な実施例構成、図１４に、記憶制御
装置４の備えるＣＰＵＴＡＧ２機構の詳細な実施例構成
を図示する。次に、この図を参照しつつ、本発明に特徴
的となるＧＢＳタグ機構４１とＣＰＵＴＡＧ２機構４２
の機能について詳細に説明する。

【００６４】最初に、図１３に示すＧＢＳタグ機構４１
の機能について説明する。バッファ記憶装置２に所望の
データが存在しない場合には、バッファ記憶装置２のＭ
ＳＡＲ３２を介して、記憶制御装置４にリクエストアド
レスが送られてくる。記憶制御装置４では、このリクエ
ストアドレスを受け取ると、先ず最初に、ＧＢＳタグ機
構４１を検索することでリクエスト要求のあるデータを
管理しているのか否かを確認する。すなわち、図１３に
示すように、Ｇ１のタイミングでセットされるアドレス
レジスタ４５の実アドレスビット10〜23により、ＧＢＳ
タグ機構４１のウェイ０からウェイ３までが同時に検索
されて、１６Ｋ個のエントリーの内の１つのエントリー
が読み出されて４個設けられるレジスタ８０の各々にセ
ットされることになる。

【００６５】レジスタ８０対応に設けられる４個の比較
器４６-1（図１０に示した比較器４６の内の１つであ
る）は、このレジスタ８０にセットされる実アドレスビ
ット１〜９のビット値と、Ｇ２のタイミングでセットさ
れるレジスタ４７のリクエストアドレスの持つ実アドレ
スビット１〜９のビット値とを比較することで、リクエ
スト要求のあるデータがどのウェイに存在するかをチェ
ックする。一方、レジスタ８０対応に設けられる４個の
比較器４６-2（図１０に示した比較器４６の内の１つで
ある）は、このレジスタ８０にセットされる論理アドレ
スのビット18,19のビット値と、リクエストアドレスと
ともに中央処理装置１から送られてくる論理アドレスの
ビット18,19 のビット値とを比較する。

【００６６】比較器４６-1と比較器４６-2の双方が一致
の比較結果を出すときには、ＧＢＳデータ管理機構４０
にリクエスト要求のあるデータが存在するとともに、そ
のデータをリクエスト要求元の中央処理装置１に提供し
ても差し支えない状態にあることを意味するので、後述
するように、ＧＢＳデータ管理機構４０から読み出され
るデータを送出していくことになる。一方、比較器４６
-1が不一致の比較結果を出すときには、ＧＢＳデータ管
理機構４０にリクエスト要求のあるデータが存在しない
ことを意味するので、後述するように、主記憶装置３か
らムーブインしてくることになる。

【００６７】一方、比較器４６-1が一致の比較結果を出
しても、比較器４６-2が不一致の比較結果を出すことが
ある。これは、例えば、中間バッファ記憶装置５（ＧＢ
Ｓデータ管理機構４０／ＧＢＳタグ機構４１）にデータ
を登録した中央処理装置１が、その登録時に用いていた
論理アドレスから実アドレスへのアドレス変換形態とは
異なるアドレス変換形態でもって中間バッファ記憶装置
５をアクセスする場合に起こる。また、ある中央処理装
置１が登録した論理アドレスビット18,19 、実アドレス
ビット１〜９に対して、別のＣＰＵが異なる論理アドレ
スビット18,19でアクセスする場合、すなわち、登録さ
れたときのものとは異なるアドレス変換形態でもってア
クセスする場合にも起こる。上述したように、論理アド
レスから実アドレスへのマッピングは任意のものである
ことから、このようなことが起こるのである。

【００６８】このような場合、ＧＢＳデータ管理機構４
０に存在するリクエスト要求のデータをリクエスト要求
元の中央処理装置１に提供してしまうと、本来同一のデ
ータであるべきものが別々なものに書き換えられてしま
うことで、データの一致性が保てなくなる。これから、
そのリクエスト要求のあるデータを持ち込んだ中央処理
装置１のバッファ記憶装置２から、そのデータを一旦ム
ーブアウトし、ＧＢＳタグ機構４１に登録されている論
理アドレスビット18,19 をリクエスト要求を発行してき
たもののものに書き換えてから、そのリクエスト要求の
あるデータをリクエスト要求元に提供していく必要があ
る。

【００６９】次に、図１４に示すＣＰＵＴＡＧ２機構４
２の機能について詳細に説明する。このＣＰＵＴＡＧ２
機構４２は、バッファ記憶装置２のタグの写しを管理す
るものであり、中間バッファ記憶装置５の管理するデー
タがどの中央処理装置１のバッファ記憶装置２に持ち込
まれているのかを高速に検索可能とするために用意され
るものであって、４台備えられる中央処理装置１毎に用
意されて、バッファ記憶装置２の連想レベル構成に合わ
せてウェイ０からウェイ７までの８個のウェイを持つ。
このＣＰＵＴＡＧ２機構４２は、バッファ記憶装置２の
タグの写しを管理するものであることから、バッファ記
憶装置２と同様に、実アドレスビット20〜25と、論理ア
ドレスビット18,19 との組み合わせによりアクセスされ
ることになり、具体的には、Ｇ３のタイミングでセット
されるレジスタ９０の実アドレスビット20〜25／論理ア
ドレスビット18,19 によりアクセスされる。

【００７０】ここで、レジスタ９０にセットされる論理
アドレス18,19 は、中央処理装置１からのムーブインア
クセスのときには、Ｇ２タイミングのレジスタから選択
回路９１を介してセットされ、また、中間バッファ記憶
装置５のムーブアウトのときには、実アドレスの一致し
たウェイから読み出されるＧＢＳデータ管理機構４０の
論理アドレスビット18,19 が選択回路９１により選択さ
れてセットされることになる。

【００７１】ＣＰＵＴＡＧ２機構４２の検索結果は、レ
ジスタ９２にセットされる。このレジスタ９２対応に設
けられる比較器９３（図１０中に示す比較器９３と同一
である）は、このレジスタ９２にセットされる検索結果
の実アドレスビット１〜19のビット値と、Ｇ４のタイミ
ングでセットされるレジスタ９４の実アドレスビット１
〜19のビット値とを比較することで、検索対象のデータ
がどの中央処理装置１のバッファ記憶装置２に持ち込ま
れているのかを特定する。そして、この特定結果を受け
て、図１０に示すレジスタ６７を介して、特定された中
央処理装置１に対して、ムーブアウト要求が発行される
ことになる。

【００７２】次に、このＧＢＳタグ機構４１／ＣＰＵＴ
ＡＧ２機構４２のエントリーがどのように使用されるこ
とになるのかについて詳細に説明する。 〔１〕中央処理装置１からの共有型ムーブイン要求 中央処理装置１から記憶制御装置４に対して、参照のみ
の共有型ムーブイン要求が発行されたときの制御は以下
の通りである。 ＧＢＳタグ機構４１の実アドレスが一致 すなわち、中間バッファ記憶装置５に要求データが存在
する場合である。このときの制御は次のようになる。 （ａ）ＧＢＳタグ機構４１の論理アドレス18,19 が一致
し、Ｅビットが０ すなわち、中間バッファ記憶装置５に要求データがある
とともに、アドレス変換の一義性も保たれており、か
つ、どの中央処理装置１も排他的にデータを持ち込んで
いない状態にあることを意味する。

【００７３】このときには、中間バッファ記憶装置５か
ら所望の６４バイトブロックを読み出して要求元の中央
処理装置１に送出して、ＣＰＵＴＡＧ２機構４２の対応
のエントリーに実アドレスを登録するとともに、そのエ
ントリーのＶビットを１にする。ここで、ＣＰＵＴＡＧ
２機構４２の更新対象となるエントリーは、ラインアド
レスとして、中央処理装置１から送られてきた実アドレ
スビット20〜25／論理アドレスビット18,19 を用い、ウ
ェイ番号として、中央処理装置１から送られてきたもの
を用いることで指定されるエントリーである。 （ｂ）ＧＢＳタグ機構４１の論理アドレス18,19 が一致
し、Ｅビットが１ すなわち、中間バッファ記憶装置５に要求データがある
とともに、アドレス変換の一義性も保たれているが、い
ずれか１台の中央処理装置１が排他的にデータを持ち込
んでいる状態にあることを意味する。

【００７４】このときには、中間バッファ記憶装置５の
１エントリーが２５６バイトで、バッファ記憶装置２の
１エントリーが６４バイトであることに対応して、６４
バイト毎にアドレスを変えながらＣＰＵＴＡＧ２機構４
２を４回アクセスすることで、どの中央処理装置１が中
間バッファ記憶装置５のデータを持ち込んでいるかを検
索する。この検索結果に従って、要求元の中央処理装置
１と同一の中央処理装置１が排他的にデータを持ち込ん
でいるときには、所望の６４バイトブロックを読み出し
て要求元の中央処理装置１に送出し、ＣＰＵＴＡＧ２機
構４２の対応のエントリーに実アドレスを登録するとと
もに、そのエントリーのＶビットを１にする。

【００７５】一方、検索結果に従って、要求元の中央処
理装置１とは異なる別の中央処理装置１が排他的にデー
タを持ち込んでいるときには、その排他的に持ち込んで
いる中央処理装置１に対してムーブアウトを要求し、Ｇ
ＢＳタグ機構４１のＥビットを０にして、ＣＰＵＴＡＧ
２機構４２の対応のエントリーのＶビットも０にする。
そして、ムーブアウトの結果、中央処理装置１から排他
持ち込みの６４バイトブロックが戻されてくると、ＧＢ
Ｓデータ管理機構４０に書き込むとともに、ＧＢＳタグ
機構４１の対応のエントリーのＭビットを１にする。こ
の後、ＧＢＳデータ管理機構４０から要求データの６４
バイトブロックを読み出して要求元の中央処理装置１に
送出し、ＣＰＵＴＡＧ２機構４２の対応のエントリーに
実アドレスを登録するとともに、そのエントリーのＶビ
ットを１にする。 （ｃ）ＧＢＳタグ機構４１の論理アドレス18,19 が不一
致 すなわち、中間バッファ記憶装置５に要求データがある
が、アドレス変換の一義性が保たれていない状態にある
ことを意味する。

【００７６】このときには、データの一致性を保証する
ために、中央処理装置１に持ち込まれているデータを一
旦ムーブアウトする必要がある。そこで、実アドレスの
一致したＧＢＳタグ機構４１のウェイから読み出された
論理アドレス18,19 を、図１４の選択回路９１で選択し
てレジスタ９０にセットして、ＣＰＵＴＡＧ２機構４２
を上述のように４回検索することで、不一致となった論
理アドレス18,19 を使用した中央処理装置１を特定す
る。

【００７７】ＣＰＵＴＡＧ２機構４２に有効なエントリ
ーが存在したら、そのエントリーのデータを持ち込んで
いる中央処理装置１に対して、そのデータのムーブアウ
トを要求する。ムーブアウト完了後、ＧＢＳタグ機構４
１の管理する論理アドレスビット18,19 を要求元の中央
処理装置１から送られてきたものに更新する。この後、
ＧＢＳデータ管理機構４０から要求データの６４バイト
ブロックを読み出して要求元の中央処理装置１に送出
し、ＣＰＵＴＡＧ２機構４２の対応のエントリーに実ア
ドレスを登録するとともに、そのエントリーのＶビット
を１にする。 ＧＢＳタグ機構４１の実アドレスが不一致 すなわち、中間バッファ記憶装置５に要求データが存在
しない場合である。このときには、主記憶装置３から２
５６バイトのブロックをムーブインすることで中間バッ
ファ記憶装置５のエントリーを置き換える必要がある。
このときの制御は次のようになる。 （ａ）置換対象の中間バッファ記憶装置５のエントリー
のＶビットが１で、Ｅビットが０ すなわち、ＬＲＵにより決定された置換対象の中間バッ
ファ記憶装置５のエントリーが、非排他的に中央処理装
置１に持ち込まれている状態にあることを意味する。

【００７８】このときには、バッファ記憶装置２に持ち
込まれているデータをムーブアウトする必要があるが、
非排他持ち込みであるので中央処理装置１による書き換
えがない。これから、ＣＰＵＴＡＧ２機構４２を４回検
索することで持ち込み先の中央処理装置１を特定する
と、その中央処理装置１に対してバッファ記憶装置２の
対応のエントリーの無効化を指示するショート・ムーブ
アウト（データのムーブアウトは要求しないもの）を要
求する。

【００７９】このショート・ムーブアウトが完了する
と、次に、置換対象のＧＢＳデータ管理機構４０のエン
トリーを主記憶装置３にムーブアウトする処理を実行す
る。この処理では、先ず最初に、そのエントリーに対応
付けられるＧＢＳタグ機構４１の４個のＭビットの中に
１を示すものがあるか否かを検索して、１を示すものが
あれば、対応する６４バイトブロックを主記憶装置３に
ムーブアウトする。そして、すべてのムーブアウトを終
了すると、Ｖビットを０にする。続いて、中央処理装置
１からの要求アドレスに対応する２５６バイトのブロッ
クを主記憶装置３からムーブインして、ＧＢＳタグ機構
４１に、Ｖビット／実アドレスビット／論理アドレスビ
ットを登録する。この後、要求データの６４バイトブロ
ックを読み出して要求元の中央処理装置１に送出してか
ら、ＣＰＵＴＡＧ２機構４２の対応のエントリーに実ア
ドレスを登録するとともに、そのエントリーのＶビット
を１にする。 （ｂ）置換対象の中間バッファ記憶装置５のエントリー
のＶビットが１で、Ｅビットが１ すなわち、ＬＲＵにより決定された置換対象の中間バッ
ファ記憶装置５のエントリーが、排他的に中央処理装置
１に持ち込まれている状態にあることを意味する。

【００８０】このときには、上述の（ａ）と異なっ
て、バッファ記憶装置２に持ち込まれているデータが書
き換えられているので、そのデータをムーブアウトする
必要がある。これから、ＣＰＵＴＡＧ２機構４２を４回
検索することで持ち込み先の中央処理装置１を特定する
と、その中央処理装置１に対してバッファ記憶装置２の
対応のエントリーのムーブアウトを要求し、このムーブ
アウトが完了すると、ムーブアウトされた６４バイトの
ブロックに対応付けられるＭビットを１にする。

【００８１】この後、置換対象のＧＢＳデータ管理機構
４０のエントリーを主記憶装置３にムーブアウトする処
理を実行する。この処理は、上述の（ａ）と同一であ
る。すなわち、先ず最初に、そのエントリーに対応付け
られるＧＢＳタグ機構４１の４個のＭビットの中に１を
示すものがあるか否かを検索して、１を示すものがあれ
ば、対応する６４バイトブロックを主記憶装置３にムー
ブアウトする。そして、すべてのムーブアウトを終了す
ると、Ｖビットを０にする。続いて、中央処理装置１か
らの要求アドレスに対応する２５６バイトのブロックを
主記憶装置３からムーブインして、ＧＢＳタグ機構４１
に、Ｖビット／実アドレスビット／論理アドレスビット
を登録する。この後、要求データの６４バイトブロック
を読み出して要求元の中央処理装置１に送出してから、
ＣＰＵＴＡＧ２機構４２の対応のエントリーに実アドレ
スを登録するとともに、そのエントリーのＶビットを１
にする。 （ｃ）置換対象の中間バッファ記憶装置５のエントリー
のＶビットが０ すなわち、ＬＲＵにより決定された置換対象の中間バッ
ファ記憶装置５のエントリーが空エントリーの状態にあ
ることを意味する。

【００８２】このときには、空エントリーであることか
ら、バッファ記憶装置２や中間バッファ記憶装置５から
の追い出しは不要で、直接、主記憶装置３からムーブイ
ンを行い、要求データの６４バイトブロックを読み出し
て要求元の中央処理装置１に送出してから、ＣＰＵＴＡ
Ｇ２機構４２の対応のエントリーに実アドレスを登録す
るとともに、そのエントリーのＶビットを１にする。 〔２〕中央処理装置１からの排他型ムーブイン要求 中央処理装置１から記憶制御装置４に対して、書き換え
を行うための排他型ムーブイン要求が発行されたときの
制御は以下の通りである。 ＧＢＳタグ機構４１の実アドレスが一致 すなわち、中間バッファ記憶装置５に要求データが存在
する場合である。このときの制御は次のようになる。 （ａ）ＧＢＳタグ機構４１の論理アドレス18,19 が一致
し、Ｅビットが０ すなわち、中間バッファ記憶装置５に要求データがある
とともに、アドレス変換の一義性も保たれており、か
つ、どの中央処理装置１も排他的にデータを持ち込んで
いない状態にあることを意味する。

【００８３】このときには、ＣＰＵＴＡＧ２機構４２を
４回検索することで共有型でデータを持ち込んでいる中
央処理装置１を特定すると、その中央処理装置１に対し
てバッファ記憶装置２の対応のエントリーの無効化を指
示するショート・ムーブアウトを要求する。

【００８４】このショート・ムーブアウトが完了する
と、次に、ＧＢＳタグ機構４１のＥビットを１にして、
要求データの６４バイトブロックを読み出して要求元の
中央処理装置１に送出してから、ＣＰＵＴＡＧ２機構４
２の対応のエントリーに実アドレスを登録するととも
に、そのエントリーのＶビットを１にする。 （ｂ）ＧＢＳタグ機構４１の論理アドレス18,19 が一致
し、Ｅビットが１ すなわち、中間バッファ記憶装置５に要求データがある
とともに、アドレス変換の一義性も保たれているが、い
ずれか１台の中央処理装置１が排他的にデータを持ち込
んでいる状態にあることを意味する。

【００８５】このときには、ＣＰＵＴＡＧ２機構４２を
４回検索することで排他型でデータを持ち込んでいる持
ち込み先の中央処理装置１を検索する。この検索結果に
従って、要求元の中央処理装置１と同一の中央処理装置
１が排他的にデータを持ち込んでいるときには、所望の
６４バイトブロックを読み出して要求元の中央処理装置
１に送出し、ＣＰＵＴＡＧ２機構４２の対応のエントリ
ーに実アドレスを登録するとともに、そのエントリーの
Ｖビットを１にする。

【００８６】一方、検索結果に従って、要求元の中央処
理装置１とは異なる別の中央処理装置１が排他的にデー
タを持ち込んでいるときには、その排他的に持ち込んで
いる中央処理装置１に対してムーブアウトを要求し、Ｃ
ＰＵＴＡＧ２機構４２の対応のエントリーのＶビットも
０にする。そして、ムーブアウトの結果、中央処理装置
１から排他持ち込みの６４バイトブロックが戻されてく
ると、ＧＢＳデータ管理機構４０に書き込むとともに、
ＧＢＳタグ機構４１の対応のエントリーのＭビットを１
にする。この後、ＧＢＳデータ管理機構４０から要求デ
ータの６４バイトブロックを読み出して要求元の中央処
理装置１に送出し、ＣＰＵＴＡＧ２機構４２の対応のエ
ントリーに実アドレスを登録するとともに、そのエント
リーのＶビットを１にする。 （ｃ）ＧＢＳタグ機構４１の論理アドレス18,19 が不一
致 すなわち、中間バッファ記憶装置５に要求データがある
が、アドレス変換の一義性が保たれていない状態にある
ことを意味する。

【００８７】このときには、〔１〕（ｃ）の処理と同
様に、ＣＰＵＴＡＧ２機構４２を検索することで要求デ
ータを持ち込んでいる中央処理装置１を特定して、その
中央処理装置１に対してその要求データのムーブアウト
を要求する。そして、ＧＢＳタグ機構４１の管理する論
理アドレスビット18,19 を新たなものに更新するととも
に、Ｅビットを１にする。この後、ＧＢＳデータ管理機
構４０から要求データの６４バイトブロックを読み出し
て要求元の中央処理装置１に送出し、ＣＰＵＴＡＧ２機
構４２の対応のエントリーに実アドレスを登録するとと
もに、そのエントリーのＶビットを１にする。 ＧＢＳタグ機構４１の実アドレスが不一致 ＧＢＳタグ機構４１のＥビットに１を登録することを除
き、〔１〕と同一の処理となる。 〔３〕中央処理装置１から共有型エントリーを排他型エ
ントリーに変更する要求が発行される時 すなわち、中央処理装置１が参照のみのムーブイン要求
を発行してデータを持ち込んだ後で、そのデータの書き
換えを行う必要が生じたときに起こる。

【００８８】このときには、ＧＢＳタグ機構４１の実ア
ドレスビット／論理アドレスビットが一致し、Ｅビット
が０であることを確認した後、ＣＰＵＴＡＧ２機構４２
を検索することで、要求元の中央処理装置１以外の中央
処理装置１がその書き換え対象のデータを持ち込んでい
るか否かをチェックする。このチェックに従って、他の
中央処理装置１がデータを持ち込んでいることを判断す
ると、バッファ記憶装置２からのショート・ムーブアウ
トを指示する。そして、ＧＢＳタグ機構４１のＥビット
を１にすることで、要求元の中央処理装置１のみが専有
的に使用できる状態に設定する。 〔４〕中央処理装置１からのムーブアウト要求が発行さ
れる時 すなわち、中央処理装置１のバッファ記憶装置２に置き
換えが生ずる状態にあることを意味する。 （ａ）ロング・ムーブアウト要求 バッファ記憶装置２の置き換えられるブロックデータの
Ｍビットが１であるときには、そのブロックデータが中
間バッファ記憶装置５に転送されるというロング・ムー
ブアウト要求が発行される。このときには、ＧＢＳデー
タ管理機構４０にそのムーブアウトデータを書き込むと
ともに、対応するＭビットを１とした後に、ＣＰＵＴＡ
Ｇ２機構４２の対応のＶビットを０にする。 （ｂ）ショート・ムーブアウト要求 バッファ記憶装置２の置き換えられるブロックデータの
Ｍビットが０であるときには、ショート・ムーブアウト
要求が発行される。このときには、ＣＰＵＴＡＧ２機構
４２の対応のＶビットを０にする。

【００８９】

【発明の効果】以上説明したように、本発明によれば、
バッファ記憶装置、中間バッファ記憶装置及び主記憶装
置という３階層の階層メモリ構成を採るときにあって、
バッファ記憶装置のラインアドレスとして、ページ内実
アドレスと論理アドレス下位部との組み合わせを用いて
エントリー数を多くするとともに、この構成を採ること
により発生するデータの一致性を解決する構成を構築す
るものであることから、ハードウェア量の増加を抑えつ
つバッファ記憶装置の容量アップを実現できることにな
る。

【００９０】そして、本発明によれば、ストア・イン方
式のバッファ制御実現に必要となるハードウェア量の増
設が中間バッファ記憶装置のエントリー数に影響されな
いことから、中間バッファ記憶装置のエントリー数が多
くなるときにあっても、ハードウェア量の増加を抑えつ
つストア・イン方式のバッファ制御を実現できることに
なるのである。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明を実装するデータ処理システムの一実施
例である。

【図３】バッファ記憶装置のメモリ構成の説明図であ
る。

【図４】中間バッファ記憶装置のメモリ構成の説明図で
ある。

【図５】バッファ記憶装置のエントリーを管理するタグ
の一実施例である。

【図６】中間バッファ記憶装置のエントリーを管理する
タグの一実施例である。

【図７】バッファ記憶装置のタグの写しの一実施例であ
る。

【図８】中央処理装置の備えるバッファ制御ユニットの
一実施例である。

【図９】中央処理装置の備えるバッファ制御ユニットの
一実施例である。

【図１０】記憶制御装置の一実施例である。

【図１１】記憶制御装置の一実施例である。

【図１２】主記憶装置の装置構成図である。

【図１３】ＧＢＳタグ機構の実施例構成図である。

【図１４】ＣＰＵＴＡＧ２機構の実施例構成図である。

【図１５】アドレス変換プロセスの説明図である。

【符号の説明】

１ 中央処理装置 ２ バッファ記憶装置 ３ 主記憶装置 ４ 記憶制御装置 ５ 中間バッファ記憶装置 ６ データ管理手段 ７ タグ手段 ８ 写像タグ手段 ９ バッファ制御手段

───────────────────────────────────────────────────── フロントページの続き (72)発明者 西田 秀彦 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 バッファ記憶装置を備える複数の中央処
   理装置が、１つ又は複数の主記憶装置を共有するととも
   に、記憶制御装置が、比較的大容量の中間バッファ記憶
   装置を備えて、該中央処理装置が、該中間バッファ記憶
   装置を共用する構成を採るデータ処理システムにおい
   て、 記憶制御装置は、中間バッファ記憶装置のタグ手段(7)
   に加えて、少なくとも、バッファ記憶装置のタグ手段の
   持つバリッド情報／実アドレス情報の写しを管理する写
   像タグ手段(8) を備える構成を採って、 上記写像タグ手段(8) の管理データに従って、中間バッ
   ファ記憶装置の管理する主記憶データがどのバッファ記
   憶装置に持ち込まれているのかを判断することで、バッ
   ファ記憶装置と中間バッファ記憶装置との間のデータ一
   致性の制御処理を実行していくよう処理することを、 特徴とする階層メモリ制御方式。
2. 【請求項２】 バッファ記憶装置を備える複数の中央処
   理装置が、１つ又は複数の主記憶装置を共有するととも
   に、記憶制御装置が、比較的大容量の中間バッファ記憶
   装置を備えて、該中央処理装置が、該中間バッファ記憶
   装置を共用する構成を採るデータ処理システムにおい
   て、 バッファ記憶装置がページ内実アドレスと論理アドレス
   下位部との組み合わせをラインアドレスとして使用する
   構成を採り、 かつ、中間バッファ記憶装置のタグ手段(7) に、主記憶
   番地を指す実アドレスとともに、主記憶データを持ち込
   んだ中央処理装置の指定する論理アドレス下位部を管理
   する構成を採って、 記憶制御装置は、中間バッファ記憶装置のタグ手段(7)
   の管理する論理アドレスが対応の実アドレスに対して一
   意のものとなるように制御することで、バッファ記憶装
   置と中間バッファ記憶装置との間のデータ一致性の制御
   処理を実行していくよう処理することを、 特徴とする階層メモリ制御方式。
3. 【請求項３】 バッファ記憶装置を備える複数の中央処
   理装置が、１つ又は複数の主記憶装置を共有するととも
   に、記憶制御装置が、比較的大容量の中間バッファ記憶
   装置を備えて、該中央処理装置が、該中間バッファ記憶
   装置を共用する構成を採るデータ処理システムにおい
   て、 バッファ記憶装置がページ内実アドレスと論理アドレス
   下位部との組み合わせをラインアドレスとして使用する
   構成を採るとともに、 中間バッファ記憶装置のタグ手段(7) に、主記憶番地を
   指す実アドレスとともに、主記憶データを持ち込んだ中
   央処理装置の指定する論理アドレス下位部を管理する構
   成を採り、 かつ、記憶制御装置は、中間バッファ記憶装置のタグ手
   段(7) に加えて、少なくとも、バッファ記憶装置のタグ
   手段の持つバリッド情報／実アドレス情報の写しを管理
   する写像タグ手段(8) を備える構成を採って、 記憶制御装置は、中間バッファ記憶装置のタグ手段(7)
   の管理する論理アドレスが対応の実アドレスに対して一
   意のものとなるように制御するとともに、上記写像タグ
   手段(8) の管理データに従って、中間バッファ記憶装置
   の管理する主記憶データがどのバッファ記憶装置に持ち
   込まれているのかを判断することで、バッファ記憶装置
   と中間バッファ記憶装置との間のデータ一致性の制御処
   理を実行していくよう処理することを、 特徴とする階層メモリ制御方式。
4. 【請求項４】 請求項３記載の階層メモリ制御方式にお
   いて、 記憶制御装置は、中間バッファ記憶装置のタグ手段(7)
   から読み出す論理アドレス下位部を使って写像タグ手段
   (8) をアクセスしていくよう処理することを、特徴とす
   る階層メモリ制御方式。
5. 【請求項５】 請求項３記載の階層メモリ制御方式にお
   いて、 中央処理装置は、中間バッファ記憶装置からのデータ転
   送を要求するときには、記憶制御装置に対して、主記憶
   番地を示す実アドレスとともに、バッファ記憶装置のア
   クセスに用いた論理アドレス下位部と、バッファ記憶装
   置の置換対象のウェイ番号とを送出し、 記憶制御装置は、この送出されてくる実アドレス／論理
   アドレス下位部を、中間バッファ記憶装置のタグ手段
   (7) から読み出す実アドレス／論理アドレス下位部とそ
   れぞれ比較して、実アドレスが一致しているにもかかわ
   らず論理アドレス下位部が一致していない場合には、写
   像タグ手段(8) に従って該実アドレスの指す主記憶デー
   タの持ち込み先のバッファ記憶装置を特定して、この特
   定したバッファ記憶装置から該主記憶データをムーブア
   ウトし、更に、中間バッファ記憶装置のタグ手段(7) の
   管理する論理アドレス下位部をデータ転送要求元の発行
   する論理アドレス下位部に書き換えてから、該主記憶デ
   ータを該データ転送要求元の中央処理装置に転送してい
   くとともに、該データ転送要求元の発行するウェイ番号
   に従って写像タグ手段(8) の管理データを更新していく
   よう処理することを、 特徴とする階層メモリ制御方式。