JPH0635846A - Ｄｍａ機能を有する半導体集積回路装置 - Google Patents
Ｄｍａ機能を有する半導体集積回路装置Info
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- JPH0635846A JPH0635846A JP19193092A JP19193092A JPH0635846A JP H0635846 A JPH0635846 A JP H0635846A JP 19193092 A JP19193092 A JP 19193092A JP 19193092 A JP19193092 A JP 19193092A JP H0635846 A JPH0635846 A JP H0635846A
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- dma
- cpu
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Abstract
(57)【要約】
【目的】 ＤＭＡ機能動作中にあっても高速動作可能な
ＤＭＡ機能を有する半導体集積回路装置を提供する。 【構成】 ＣＰＵ側アドレスバス１及びＣＰＵ側データ
バス２と、ＤＭＡ動作が可能なペリフェラル側素子が接
続されるペリフェラル側アドレスバス１１及びペリフェ
ラル側データバス１２との接続部に備わり、上記ＣＰＵ
側と上記ペリフェラル側とのアドレス、データの各バス
の接続及び遮断の動作を行うスイッチ手段６,７と、上
記ペリフェラル側アドレスバス１１及び上記ペリフェラ
ル側データバス１２に接続され、上記ＤＭＡ動作を制御
し又、上記ＤＭＡ動作中は上記スイッチ手段６,７に上
記遮断動作を行わしめる制御信号を送出するＤＭＡ制御
手段８と、を備えた。
ＤＭＡ機能を有する半導体集積回路装置を提供する。 【構成】 ＣＰＵ側アドレスバス１及びＣＰＵ側データ
バス２と、ＤＭＡ動作が可能なペリフェラル側素子が接
続されるペリフェラル側アドレスバス１１及びペリフェ
ラル側データバス１２との接続部に備わり、上記ＣＰＵ
側と上記ペリフェラル側とのアドレス、データの各バス
の接続及び遮断の動作を行うスイッチ手段６,７と、上
記ペリフェラル側アドレスバス１１及び上記ペリフェラ
ル側データバス１２に接続され、上記ＤＭＡ動作を制御
し又、上記ＤＭＡ動作中は上記スイッチ手段６,７に上
記遮断動作を行わしめる制御信号を送出するＤＭＡ制御
手段８と、を備えた。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
等のＤＭＡ機能を有する集積回路装置に関する。
等のＤＭＡ機能を有する集積回路装置に関する。
【０００２】
【従来の技術とその課題】ダイレクト メモリ アクセス
(以下、ＤＭＡと記す)機能を有し、ワンチップにてなる
マイクロコンピュータ等においては、従来ＤＭＡ機能動
作中には、ＤＭＡ動作を行うため当該マイクロコンピュ
ータに備わる中央演算処理装置(以下、ＣＰＵと記す)は
メモリやＩ/Ｏ機器のためにバスを解放しなければなら
ない。よって、ＤＭＡ機能動作中においてはＣＰＵは動
作を停止せざるを得ず、マイクロコンピュータの高速動
作の妨げとなるという問題点がある。本発明はこのよう
な問題点を解決するためになされたもので、ＤＭＡ機能
動作中にあっても高速動作可能なＤＭＡ機能を有する半
導体集積回路装置を提供することを目的とする。
(以下、ＤＭＡと記す)機能を有し、ワンチップにてなる
マイクロコンピュータ等においては、従来ＤＭＡ機能動
作中には、ＤＭＡ動作を行うため当該マイクロコンピュ
ータに備わる中央演算処理装置(以下、ＣＰＵと記す)は
メモリやＩ/Ｏ機器のためにバスを解放しなければなら
ない。よって、ＤＭＡ機能動作中においてはＣＰＵは動
作を停止せざるを得ず、マイクロコンピュータの高速動
作の妨げとなるという問題点がある。本発明はこのよう
な問題点を解決するためになされたもので、ＤＭＡ機能
動作中にあっても高速動作可能なＤＭＡ機能を有する半
導体集積回路装置を提供することを目的とする。
【０００３】
【課題を解決するための手段】本発明は、ＣＰＵと該Ｃ
ＰＵの動作に直接関係するデータを扱うＣＰＵ側素子と
を接続するＣＰＵ側アドレスバス及びＣＰＵ側データバ
スと、上記ＣＰＵに対してペリフェラル側の関係であり
ＤＭＡ動作が可能なペリフェラル側素子が接続されるペ
リフェラル側アドレスバス及びペリフェラル側データバ
スとの接続部に備わり、上記ＣＰＵ側アドレスバスと上
記ペリフェラル側アドレスバスとの接続及び遮断、並び
に上記ＣＰＵ側データバスと上記ペリフェラル側データ
バスとの接続及び遮断の動作を行うスイッチ手段と、上
記ペリフェラル側アドレスバス及び上記ペリフェラル側
データバスに接続され、上記ＤＭＡ動作を制御し又、上
記ＤＭＡ動作中は上記スイッチ手段に上記遮断動作を行
わしめる制御信号を送出するＤＭＡ制御手段と、を備え
たことを特徴とする。
ＰＵの動作に直接関係するデータを扱うＣＰＵ側素子と
を接続するＣＰＵ側アドレスバス及びＣＰＵ側データバ
スと、上記ＣＰＵに対してペリフェラル側の関係であり
ＤＭＡ動作が可能なペリフェラル側素子が接続されるペ
リフェラル側アドレスバス及びペリフェラル側データバ
スとの接続部に備わり、上記ＣＰＵ側アドレスバスと上
記ペリフェラル側アドレスバスとの接続及び遮断、並び
に上記ＣＰＵ側データバスと上記ペリフェラル側データ
バスとの接続及び遮断の動作を行うスイッチ手段と、上
記ペリフェラル側アドレスバス及び上記ペリフェラル側
データバスに接続され、上記ＤＭＡ動作を制御し又、上
記ＤＭＡ動作中は上記スイッチ手段に上記遮断動作を行
わしめる制御信号を送出するＤＭＡ制御手段と、を備え
たことを特徴とする。
【０００４】又、本発明は、上記ＤＭＡ制御手段及び上
記ＣＰＵの出力側が接続され、上記ＤＭＡ制御手段が送
出する上記制御信号及び上記ＣＰＵが上記ペリフェラル
側素子にアクセスするためのアクセス信号の両方が供給
されたとき上記ＣＰＵへのクロック信号の供給を停止す
るクロック信号供給停止手段を備えることもできる。
記ＣＰＵの出力側が接続され、上記ＤＭＡ制御手段が送
出する上記制御信号及び上記ＣＰＵが上記ペリフェラル
側素子にアクセスするためのアクセス信号の両方が供給
されたとき上記ＣＰＵへのクロック信号の供給を停止す
るクロック信号供給停止手段を備えることもできる。
【０００５】
【作用】このように構成することでスイッチ手段は、Ｄ
ＭＡ動作が開始するとともにＤＭＡ制御手段が送出する
制御信号によりＣＰＵ側とペリフェラル側とのアドレ
ス、データの各バスを遮断する。よって、ＤＭＡ動作中
にあってもＣＰＵはＣＰＵ側素子にアクセスすることが
できＣＰＵにおける演算処理が停止する必要はない。こ
のようにスイッチ手段及びＤＭＡ制御手段は、システム
が高速動作するように作用する。
ＭＡ動作が開始するとともにＤＭＡ制御手段が送出する
制御信号によりＣＰＵ側とペリフェラル側とのアドレ
ス、データの各バスを遮断する。よって、ＤＭＡ動作中
にあってもＣＰＵはＣＰＵ側素子にアクセスすることが
できＣＰＵにおける演算処理が停止する必要はない。こ
のようにスイッチ手段及びＤＭＡ制御手段は、システム
が高速動作するように作用する。
【０００６】又、クロック信号供給停止手段は、ＤＭＡ
動作中にＣＰＵがペリフェラル側素子にアクセスしよう
とした場合には、ＣＰＵへのクロック信号の供給を停止
するので、システムの正常な動作を維持するように作用
する。
動作中にＣＰＵがペリフェラル側素子にアクセスしよう
とした場合には、ＣＰＵへのクロック信号の供給を停止
するので、システムの正常な動作を維持するように作用
する。
【０００７】
【実施例】本発明のＤＭＡ機能を有する半導体集積回路
装置の一実施例を図１を参照し以下に説明する。アドレ
スバス及びデータバスには、ＣＰＵ３、ＣＰＵ３にて実
行されるプログラムを記憶しているプログラムＲＯＭ
４、ワーキングメモリ５、並びにペリフェラル素子９,
１０、及びＤＭＡ動作を行う場合に各素子間の動作制御
を行うＤＭＡ制御装置８等がそれぞれ接続される。又、
アドレスバスには、ＣＰＵ３が送出する信号をデコード
しクロック信号供給停止回路１３へ送出するデコーダ１
７が接続される。
装置の一実施例を図１を参照し以下に説明する。アドレ
スバス及びデータバスには、ＣＰＵ３、ＣＰＵ３にて実
行されるプログラムを記憶しているプログラムＲＯＭ
４、ワーキングメモリ５、並びにペリフェラル素子９,
１０、及びＤＭＡ動作を行う場合に各素子間の動作制御
を行うＤＭＡ制御装置８等がそれぞれ接続される。又、
アドレスバスには、ＣＰＵ３が送出する信号をデコード
しクロック信号供給停止回路１３へ送出するデコーダ１
７が接続される。
【０００８】尚、本実施例では、ＣＰＵ３と、ＣＰＵ３
がアクセスする素子であってＤＭＡ動作を行なわない素
子である、プログラムＲＯＭ４、ワーキングメモリ５、
クロック信号供給停止回路１３、及びデコーダ１７をＣ
ＰＵ側素子と呼び、一方、ＤＭＡ動作を行なう素子を含
む上記ＣＰＵ側素子以外のものをペリフェラル側素子と
呼ぶ。ペリフェラル側素子として本実施例では、ペリフ
ェラル素子９,１０及びＤＭＡ制御装置８であり、他の
具体例としては画像メモリ、画像処理回路、シリアルポ
ート、パラレルポート等がある。
がアクセスする素子であってＤＭＡ動作を行なわない素
子である、プログラムＲＯＭ４、ワーキングメモリ５、
クロック信号供給停止回路１３、及びデコーダ１７をＣ
ＰＵ側素子と呼び、一方、ＤＭＡ動作を行なう素子を含
む上記ＣＰＵ側素子以外のものをペリフェラル側素子と
呼ぶ。ペリフェラル側素子として本実施例では、ペリフ
ェラル素子９,１０及びＤＭＡ制御装置８であり、他の
具体例としては画像メモリ、画像処理回路、シリアルポ
ート、パラレルポート等がある。
【０００９】又、本実施例では、回路構成上、上記ＣＰ
Ｕ側素子及び上記ペリフェラル側素子は混在するのでは
なくそれぞれある領域に集約されている。さらに、本実
施例では、上記ＣＰＵ側素子が集約されているＣＰＵ側
素子領域３０におけるアドレスバスをＣＰＵ側アドレス
バス１、上記ＣＰＵ側素子領域３０におけるデータバス
をＣＰＵ側データバス２と呼び、上記ペリフェラル側素
子が集約されているペリフェラル側素子領域３１におけ
るアドレスバスをペリフェラル側アドレスバス１１、上
記ペリフェラル側素子領域３１におけるデータバスをペ
リフェラル側データバス１２と呼ぶものとする。
Ｕ側素子及び上記ペリフェラル側素子は混在するのでは
なくそれぞれある領域に集約されている。さらに、本実
施例では、上記ＣＰＵ側素子が集約されているＣＰＵ側
素子領域３０におけるアドレスバスをＣＰＵ側アドレス
バス１、上記ＣＰＵ側素子領域３０におけるデータバス
をＣＰＵ側データバス２と呼び、上記ペリフェラル側素
子が集約されているペリフェラル側素子領域３１におけ
るアドレスバスをペリフェラル側アドレスバス１１、上
記ペリフェラル側素子領域３１におけるデータバスをペ
リフェラル側データバス１２と呼ぶものとする。
【００１０】尚、ＣＰＵ側素子として上述した各素子に
限るものではなく、又、ペリフェラル側素子として上述
した各素子に限るものではない。
限るものではなく、又、ペリフェラル側素子として上述
した各素子に限るものではない。
【００１１】上記ＣＰＵ側素子領域３０と上記ペリフェ
ラル側素子領域３１の境界部分におけるアドレスバスに
はＣＰＵ側素子領域３０からペリフェラル側素子領域３
１方向へアドレスが供給されるようにして、例えばスリ
ーステートバッファ６がアドレスバスに直列に設けら
れ、又、上記境界部分におけるデータバスにはＣＰＵ側
素子領域３０とペリフェラル側素子領域３１との双方向
にデータが伝達されるようにして、例えばスリーステー
トバッファ７がデータバスに直列に設けられる。
ラル側素子領域３１の境界部分におけるアドレスバスに
はＣＰＵ側素子領域３０からペリフェラル側素子領域３
１方向へアドレスが供給されるようにして、例えばスリ
ーステートバッファ６がアドレスバスに直列に設けら
れ、又、上記境界部分におけるデータバスにはＣＰＵ側
素子領域３０とペリフェラル側素子領域３１との双方向
にデータが伝達されるようにして、例えばスリーステー
トバッファ７がデータバスに直列に設けられる。
【００１２】これらのスリーステートバッファ６及び７
における制御端子はＤＭＡ制御装置８に接続され、これ
らスリーステートバッファ６及び７はＤＭＡ制御装置８
がＤＭＡ動作を行う場合にＤＭＡ制御装置８が送出する
ハイ(Ｈ)レベルの制御信号(図１内ではＤＭＡＢＵＳＹ
と記す)によりハイインピーダンス状態となり、アドレ
スバスにおけるアドレスの伝送、データバスにおけるデ
ータの伝送を遮断する。
における制御端子はＤＭＡ制御装置８に接続され、これ
らスリーステートバッファ６及び７はＤＭＡ制御装置８
がＤＭＡ動作を行う場合にＤＭＡ制御装置８が送出する
ハイ(Ｈ)レベルの制御信号(図１内ではＤＭＡＢＵＳＹ
と記す)によりハイインピーダンス状態となり、アドレ
スバスにおけるアドレスの伝送、データバスにおけるデ
ータの伝送を遮断する。
【００１３】又、ＤＭＡ制御装置８の出力側には、ＤＭ
Ａ動作中であり、かつＣＰＵ３がペリフェラル側素子へ
アクセスしようとした場合にＣＰＵ３へクロック信号の
供給を停止するクロック信号供給停止回路１３が接続さ
れクロック信号供給停止回路１３の出力側はＣＰＵ３の
クロック入力端子に接続される。
Ａ動作中であり、かつＣＰＵ３がペリフェラル側素子へ
アクセスしようとした場合にＣＰＵ３へクロック信号の
供給を停止するクロック信号供給停止回路１３が接続さ
れクロック信号供給停止回路１３の出力側はＣＰＵ３の
クロック入力端子に接続される。
【００１４】クロック信号供給停止回路１３の具体的な
回路構成を図２を参照し説明する。ＤＭＡ動作への移行
とともにＤＭＡ制御装置８が送出するＨレベルの上記制
御信号と、ＣＰＵ３がペリフェラル側素子にアクセスす
る場合にＣＰＵ３が送出するＨレベルのアクセス信号が
デコーダ１７にてデコードされたＣＳＰＥＲＩ信号とが
供給されるＮＡＮＤ回路１４の出力側は、ＣＰＵ３へ供
給されるクロック信号がインバータにて反転された反転
クロック信号にて動作するフリップフロップ回路１５の
データ入力端子に接続される。フリップフロップ回路１
５のデータ出力端子は、上記クロック信号が一方の入力
端子に供給されるＡＮＤ回路１６の他方の入力端子に接
続され、ＡＮＤ回路１６の出力側はＣＰＵ３のクロック
入力端子に接続される。
回路構成を図２を参照し説明する。ＤＭＡ動作への移行
とともにＤＭＡ制御装置８が送出するＨレベルの上記制
御信号と、ＣＰＵ３がペリフェラル側素子にアクセスす
る場合にＣＰＵ３が送出するＨレベルのアクセス信号が
デコーダ１７にてデコードされたＣＳＰＥＲＩ信号とが
供給されるＮＡＮＤ回路１４の出力側は、ＣＰＵ３へ供
給されるクロック信号がインバータにて反転された反転
クロック信号にて動作するフリップフロップ回路１５の
データ入力端子に接続される。フリップフロップ回路１
５のデータ出力端子は、上記クロック信号が一方の入力
端子に供給されるＡＮＤ回路１６の他方の入力端子に接
続され、ＡＮＤ回路１６の出力側はＣＰＵ３のクロック
入力端子に接続される。
【００１５】このように構成されるクロック信号供給停
止回路１３は以下のように動作する。即ち、ＤＭＡ制御
装置８が送出するＨレベルの上記制御信号とＣＰＵ３が
送出するＨレベルの上記アクセス信号がともにＮＡＮＤ
回路１４に供給されたときにはフリップフロップ回路１
５はロー(Ｌ)レベルの信号をＡＮＤ回路１６へ送出する
ので、ＡＮＤ回路１６はＣＰＵ３へクロック信号を送出
しない。よってクロック信号供給停止回路１３はＣＰＵ
３の動作を停止させる。
止回路１３は以下のように動作する。即ち、ＤＭＡ制御
装置８が送出するＨレベルの上記制御信号とＣＰＵ３が
送出するＨレベルの上記アクセス信号がともにＮＡＮＤ
回路１４に供給されたときにはフリップフロップ回路１
５はロー(Ｌ)レベルの信号をＡＮＤ回路１６へ送出する
ので、ＡＮＤ回路１６はＣＰＵ３へクロック信号を送出
しない。よってクロック信号供給停止回路１３はＣＰＵ
３の動作を停止させる。
【００１６】以上のように構成されるＤＭＡ機能を有す
る半導体集積回路装置の動作を以下に説明する。上記半
導体集積回路装置がＤＭＡ動作を行っていない場合に
は、ＤＭＡ制御装置８はＬレベルの制御信号を送出して
いるので、スリーステートバッファ６及び７は、ＣＰＵ
側アドレスバス１とペリフェラル側アドレスバス１１と
を接続状態とし、ＣＰＵ側データバス２とペリフェラル
側データバス１２とを接続状態とする。よってＣＰＵ３
が送出するアドレスはＣＰＵ側の素子４,５、あるいは
ペリフェラル側素子９,１０へも供給され、又、データ
バスを介してＣＰＵ側素子、ペリフェラル側素子間でデ
ータの伝達が行なわれる。
る半導体集積回路装置の動作を以下に説明する。上記半
導体集積回路装置がＤＭＡ動作を行っていない場合に
は、ＤＭＡ制御装置８はＬレベルの制御信号を送出して
いるので、スリーステートバッファ６及び７は、ＣＰＵ
側アドレスバス１とペリフェラル側アドレスバス１１と
を接続状態とし、ＣＰＵ側データバス２とペリフェラル
側データバス１２とを接続状態とする。よってＣＰＵ３
が送出するアドレスはＣＰＵ側の素子４,５、あるいは
ペリフェラル側素子９,１０へも供給され、又、データ
バスを介してＣＰＵ側素子、ペリフェラル側素子間でデ
ータの伝達が行なわれる。
【００１７】一方、上記半導体集積回路装置がＤＭＡ動
作を行う場合には、ＤＭＡ制御装置８はＨレベルの制御
信号を送出するので、スリーステートバッファ６及び７
は、ＣＰＵ側アドレスバス１とペリフェラル側アドレス
バス１１とを遮断状態とし、ＣＰＵ側データバス２とペ
リフェラル側データバス１２とを遮断状態とする。
作を行う場合には、ＤＭＡ制御装置８はＨレベルの制御
信号を送出するので、スリーステートバッファ６及び７
は、ＣＰＵ側アドレスバス１とペリフェラル側アドレス
バス１１とを遮断状態とし、ＣＰＵ側データバス２とペ
リフェラル側データバス１２とを遮断状態とする。
【００１８】よってＤＭＡ動作が行なわれる場合には、
ＣＰＵ側素子領域３０に含まれる各回路は、ペリフェラ
ル側素子領域に含まれる各回路の動作に関係なく、ＣＰ
Ｕ側アドレスバス１及びＣＰＵ側データバス２を介して
アドレス、データの伝達を行うことができるので、ＤＭ
Ａ動作中であってもＣＰＵ３は独自に演算処理を実行す
ることができる。尚、上述したようにＣＰＵ３がペリフ
ェラル側素子へアクセスするアクセス信号を送出しない
限りクロック信号はＣＰＵ３へ供給されるので、ＤＭＡ
動作中であっても上述のようにＣＰＵ３は独自に演算処
理が可能である。このようにＤＭＡ動作中であってもＣ
ＰＵ３は動作を停止することなく演算動作を行うことが
できるので、システム全体として高速動作を行うことが
できる。
ＣＰＵ側素子領域３０に含まれる各回路は、ペリフェラ
ル側素子領域に含まれる各回路の動作に関係なく、ＣＰ
Ｕ側アドレスバス１及びＣＰＵ側データバス２を介して
アドレス、データの伝達を行うことができるので、ＤＭ
Ａ動作中であってもＣＰＵ３は独自に演算処理を実行す
ることができる。尚、上述したようにＣＰＵ３がペリフ
ェラル側素子へアクセスするアクセス信号を送出しない
限りクロック信号はＣＰＵ３へ供給されるので、ＤＭＡ
動作中であっても上述のようにＣＰＵ３は独自に演算処
理が可能である。このようにＤＭＡ動作中であってもＣ
ＰＵ３は動作を停止することなく演算動作を行うことが
できるので、システム全体として高速動作を行うことが
できる。
【００１９】一方、ペリフェラル側素子領域３１に含ま
れる各回路においても、ＣＰＵ側素子領域３０に含まれ
る各回路の動作に関係なく、ペリフェラル側アドレスバ
ス１１及びペリフェラル側データバス１２を介してアド
レス、データの伝達を行うことができるので、ＤＭＡ動
作を行うことができる。
れる各回路においても、ＣＰＵ側素子領域３０に含まれ
る各回路の動作に関係なく、ペリフェラル側アドレスバ
ス１１及びペリフェラル側データバス１２を介してアド
レス、データの伝達を行うことができるので、ＤＭＡ動
作を行うことができる。
【００２０】次に、ＤＭＡ動作が上述したように行なわ
れている期間にＣＰＵ３がペリフェラル側素子へアクセ
スするためのアクセス信号を送出した場合を図３を参照
し説明する。図３の(d)に示すように、ＤＭＡ制御装置
８がＨレベルの制御信号(図３内ではＤＭＡＢＵＳＹと
記す)を送出しておりＤＭＡ動作中にあるとき、ＣＰＵ
３が上記アクセス信号(図３内ではＣＳＰＥＲＩと記す)
を送出していない期間においては、クロック信号供給停
止回路１３を構成するＡＮＤ回路１６は、図３の(f)に
示すように時刻t１から時刻t２にて、図３の(a)に示す
クロック信号(図３内ではＣＰＵＩＮと記す)をそのまま
ＣＰＵ３へ送出する。
れている期間にＣＰＵ３がペリフェラル側素子へアクセ
スするためのアクセス信号を送出した場合を図３を参照
し説明する。図３の(d)に示すように、ＤＭＡ制御装置
８がＨレベルの制御信号(図３内ではＤＭＡＢＵＳＹと
記す)を送出しておりＤＭＡ動作中にあるとき、ＣＰＵ
３が上記アクセス信号(図３内ではＣＳＰＥＲＩと記す)
を送出していない期間においては、クロック信号供給停
止回路１３を構成するＡＮＤ回路１６は、図３の(f)に
示すように時刻t１から時刻t２にて、図３の(a)に示す
クロック信号(図３内ではＣＰＵＩＮと記す)をそのまま
ＣＰＵ３へ送出する。
【００２１】しかし、図３の(c)に示すようにＣＰＵ３
が時刻t３にてＨレベルの上記アクセス信号を送出する
ことで、クロック信号供給停止回路１３を構成するＮＡ
ＮＤ回路１４はＬレベルの信号をフリップフロップ回路
１５へ送出する。よってフリップフロップ回路１５は、
図３の(e)に示すように時刻t３にてＬレベルの信号を送
出するので、時刻t３から上記ＡＮＤ回路１６はＣＰＵ
３へクロック信号の送出を停止する。したがって、ＣＰ
Ｕ３の演算動作は停止され、ＣＰＵ３は停止直前の状態
を保持する。
が時刻t３にてＨレベルの上記アクセス信号を送出する
ことで、クロック信号供給停止回路１３を構成するＮＡ
ＮＤ回路１４はＬレベルの信号をフリップフロップ回路
１５へ送出する。よってフリップフロップ回路１５は、
図３の(e)に示すように時刻t３にてＬレベルの信号を送
出するので、時刻t３から上記ＡＮＤ回路１６はＣＰＵ
３へクロック信号の送出を停止する。したがって、ＣＰ
Ｕ３の演算動作は停止され、ＣＰＵ３は停止直前の状態
を保持する。
【００２２】時間が経過し、ＤＭＡ制御装置８がＤＭＡ
動作を終了したとき、図３の(d)に示すように時刻t４に
てＤＭＡ制御装置８が送出する制御信号はＬレベルに変
化する。よってクロック信号供給停止回路１３を構成す
るＮＡＮＤ回路１４を介してＣＰＵ３の送出しているＨ
レベルのアクセス信号が上記フリップフロップ回路１５
へ供給され、フリップフロップ回路１５は時刻t５にて
クロック信号に同期してＨレベルの信号をＡＮＤ回路１
６へ送出する。よって次にＡＮＤ回路１６へクロック信
号が供給される時刻t６からＡＮＤ回路１６はＣＰＵ３
へクロック信号を送出するようになる。したがって、Ｃ
ＰＵ３は停止している動作を再開する。
動作を終了したとき、図３の(d)に示すように時刻t４に
てＤＭＡ制御装置８が送出する制御信号はＬレベルに変
化する。よってクロック信号供給停止回路１３を構成す
るＮＡＮＤ回路１４を介してＣＰＵ３の送出しているＨ
レベルのアクセス信号が上記フリップフロップ回路１５
へ供給され、フリップフロップ回路１５は時刻t５にて
クロック信号に同期してＨレベルの信号をＡＮＤ回路１
６へ送出する。よって次にＡＮＤ回路１６へクロック信
号が供給される時刻t６からＡＮＤ回路１６はＣＰＵ３
へクロック信号を送出するようになる。したがって、Ｃ
ＰＵ３は停止している動作を再開する。
【００２３】このように、ＤＭＡ動作中にＣＰＵ３がペ
リフェラル側素子へアクセスしようとした場合には、Ｃ
ＰＵ３の動作を停止させるので、システムの正しい動作
を維持することができる。
リフェラル側素子へアクセスしようとした場合には、Ｃ
ＰＵ３の動作を停止させるので、システムの正しい動作
を維持することができる。
【００２４】上述した実施例において、ＣＰＵ側素子領
域３０及びペリフェラル側素子領域３１に備わる各回路
は、ワンチップの半導体集積回路にて構成しても良い。
域３０及びペリフェラル側素子領域３１に備わる各回路
は、ワンチップの半導体集積回路にて構成しても良い。
【００２５】
【発明の効果】以上詳述したように本発明によれば、Ｄ
ＭＡ動作が開始するとともにＤＭＡ制御手段が送出する
制御信号によりスイッチ手段がＣＰＵ側とペリフェラル
側とのアドレス、データの各バスを遮断することより、
ＤＭＡ動作中にあってもＣＰＵはＣＰＵ側素子にアクセ
スすることができＣＰＵにおける演算処理を停止する必
要はなくなる。よってＤＭＡ動作を行ってもシステム全
体として高速動作することができるようになる。
ＭＡ動作が開始するとともにＤＭＡ制御手段が送出する
制御信号によりスイッチ手段がＣＰＵ側とペリフェラル
側とのアドレス、データの各バスを遮断することより、
ＤＭＡ動作中にあってもＣＰＵはＣＰＵ側素子にアクセ
スすることができＣＰＵにおける演算処理を停止する必
要はなくなる。よってＤＭＡ動作を行ってもシステム全
体として高速動作することができるようになる。
【図１】 本発明のＤＭＡ機能を有する半導体集積回路
装置の一実施例における構成を示すブロック図である。
装置の一実施例における構成を示すブロック図である。
【図２】 図１に示すクロック信号供給停止回路の構成
を示す回路図である。
を示す回路図である。
【図３】 本発明のＤＭＡ機能を有する半導体集積回路
装置の動作を説明するためのタイミングチャートであ
る。
装置の動作を説明するためのタイミングチャートであ
る。
１…ＣＰＵ側アドレスバス、２…ＣＰＵ側データバス、
３…ＣＰＵ、６,７…スリーステートバッファ、８…Ｄ
ＭＡ制御装置、１１…ペリフェラル側アドレスバス、１
２…ペリフェラル側データバス、３０…ＣＰＵ側素子領
域、３１…ペリフェラル側素子領域。
３…ＣＰＵ、６,７…スリーステートバッファ、８…Ｄ
ＭＡ制御装置、１１…ペリフェラル側アドレスバス、１
２…ペリフェラル側データバス、３０…ＣＰＵ側素子領
域、３１…ペリフェラル側素子領域。
Claims (2)
- 【請求項１】 中央演算処理装置と該中央演算処理装置
の動作に直接関係するデータを扱う中央演算処理装置側
素子とを接続する中央演算処理装置側アドレスバス及び
中央演算処理装置側データバスと、上記中央演算処理装
置に対してペリフェラル側の関係でありＤＭＡ動作が可
能なペリフェラル側素子が接続されるペリフェラル側ア
ドレスバス及びペリフェラル側データバスとの接続部に
備わり、上記中央演算処理装置側アドレスバスと上記ペ
リフェラル側アドレスバスとの接続及び遮断、並びに上
記中央演算処理装置側データバスと上記ペリフェラル側
データバスとの接続及び遮断の動作を行うスイッチ手段
と、 上記ペリフェラル側アドレスバス及び上記ペリフェラル
側データバスに接続され、上記ＤＭＡ動作を制御し又、
上記ＤＭＡ動作中は上記スイッチ手段に上記遮断動作を
行わしめる制御信号を送出するＤＭＡ制御手段と、を備
えたことを特徴とするＤＭＡ機能を有する半導体集積回
路装置。 - 【請求項２】 上記ＤＭＡ制御手段及び上記中央演算処
理装置の出力側が接続され、上記ＤＭＡ制御手段が送出
する上記制御信号及び上記中央演算処理装置が上記ペリ
フェラル側素子にアクセスするためのアクセス信号の両
方が供給されたとき上記中央演算処理装置へのクロック
信号の供給を停止するクロック信号供給停止手段を備え
た、請求項１記載のＤＭＡ機能を有する半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19193092A JPH0635846A (ja) | 1992-07-20 | 1992-07-20 | Ｄｍａ機能を有する半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19193092A JPH0635846A (ja) | 1992-07-20 | 1992-07-20 | Ｄｍａ機能を有する半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0635846A true JPH0635846A (ja) | 1994-02-10 |
Family
ID=16282817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19193092A Pending JPH0635846A (ja) | 1992-07-20 | 1992-07-20 | Ｄｍａ機能を有する半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0635846A (ja) |
-
1992
- 1992-07-20 JP JP19193092A patent/JPH0635846A/ja active Pending
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