JPH0635865A - 並列処理システム - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、並列処理システムの各プロセッサ
のデータ通信のための待ち時間を少なくすることにより
稼働率を上げ、もって処理速度の向上を図ることが可能
な並列処理システムを提供する。 【構成】 各プロセッサは、プロセッサ間結合ネットワ
ークか送信先のプロセッサの状態によりデータを送信で
きない場合、バッファメモリ２１の先頭アドレス側に送
信データを保存し、次の処理を行う。また、処理装置２
４が処理を行っているときに、他のプロセッサから次の
データが送られてきた場合、バッファメモリ２１の末尾
アドレス側に受信データを保存することにより、処理装
置２４が次のデータの受信をするときにプロセッサ間結
合ネットワークの状態によって生じる可能性のある待ち
時間を少なくするように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のプロセッサによ
り構成される並列処理システムに関する。

【０００２】

【従来の技術】以下、図面を用いて従来の並列処理シス
テムについて説明する。図７は従来のこの種の並列処理
システムの各プロセッサの構成を示す構成図で、図にお
いて７１，７２および７３は分割された処理を行うプロ
セッサであり、７４は各プロセッサ７１，７２および７
３間でデータを送受信するためのプロセッサ間結合ネッ
トワークであり、７５，７６および７７は各プロセッサ
７１，７２および７３とプロセッサ間結合ネットワーク
７４との間で信号を伝える入出力信号線である。

【０００３】以上のような構成要素よりなる従来の並列
処理システムにおいて、構成要素相互の関係と動作を説
明すると、各プロセッサ７１，７２または７３はこの並
列処理システムを構成している他のいずれかのプロセッ
サからプロセッサ間結合ネットワーク７４と入出力信号
線７５，７６または７７を介してデータを受信し、処理
後のデータを、この並列処理システムを構成している他
のいずれかのプロセッサへプロセッサ間結合ネットワー
ク７４と入出力信号線７５，７６または７７を介して送
信することにより処理を進める。

【０００４】

【発明が解決しようとする課題】上述の従来の並列処理
システムにおいて、各プロセッサはこの並列処理システ
ムを構成している他のいずれかのプロセッサにデータを
送信しようとしたとき、送信先のプロセッサが受信可能
な状態でないか、または通信量がプロセッサ間結合ネッ
トワークの通信容量を越えている場合、データを送信で
きず、そのプロセッサは次の処理を行うことができな
い。また、次の処理をするために前記並列処理システム
を構成している他のいずれかのプロセッサからデータを
受信する必要があるとき、通信量がプロセッサ間結合ネ
ットワークの通信容量を越えている場合、データを受信
できず、処理を行うことができない。

【０００５】このように従来の並列処理システムでは、
各プロセッサがデータを送信または受信しようとしたと
きに待ち時間が生じて稼働率が下がり、処理速度を十分
に向上させることができないという問題点があった。本
発明はこのような従来の問題点を解消し、並列処理シス
テムの各プロセッサのデータ通信のための待ち時間を少
なくすることにより稼働率を上げ、もって処理速度の向
上を図ることが可能な並列処理システムを提供すること
を目的とする。

【０００６】

【課題を解決するための手段】本発明の並列処理システ
ムは、上記目的を達成するために、複数のプロセッサに
割り付けられた処理を並列に処理する並列処理システム
において、前記各プロセッサ内に、前記並列処理システ
ムを構成している他のいずれかのプロセッサから受信し
たデータと前記並列処理システムを構成している他のい
ずれかのプロセッサへ送信するデータとを一時的に保存
するバッファメモリと、前記バッファメモリを入力デー
タ用の領域サイズと出力データ用の領域サイズとを可変
になるように制御する入出力制御手段とを備えた構成と
なっている。

【０００７】

【作用】本発明は上記構成において、各プロセッサはバ
ッファメモリを備えているので、データをこの並列処理
システムを構成している他のいずれかのプロセッサに送
信するときに、送信先のプロセッサが、受信可能な状態
でないか、またはプロセッサ間結合ネットワークの通信
量が通信容量を越えている場合は、前記データをバッフ
ァメモリに一時的に保存することにより、次の処理を行
うことができる。また、各プロセッサは、つぎに処理す
るデータが送られてきたときに以前のデータを処理して
いる場合は、つぎに処理するデータを前記バッファメモ
リに一時的に保存しておくことにより、処理装置が次の
データを受信するときにプロセッサ間結合ネットワーク
の状態によって生じる可能性のある待ち時間を少なくす
ることができ、次のデータをすぐに処理するように作用
する。さらに、前記バッファメモリを入力データ用の領
域と出力データ用の領域に分けて、各々の領域のサイズ
を可変にすることにより、少ないメモリ容量で有効に作
用することとなる。

【０００８】

【実施例】以下、本発明の一実施例の並列処理装置につ
いて図面を用いて説明する。図１は本発明の一実施例の
並列処理システムを構成するプロセッサのブロック図、
図２は図１で示したプロセッサを複数個接続して構成さ
れる並列処理システムの全体構成図である。

【０００９】図１において、２１はこの並列処理システ
ムを構成している他のいずれかのプロセッサへ送信する
データ（以下送信データ）と、この並列処理システムを
構成している他のいずれかのプロセッサから受信したデ
ータ（以下受信データ）とを一時的に保存するバッファ
メモリ、２２はバッファメモリ２１を入力データ用の領
域サイズと出力データ用の領域サイズとを可変になるよ
う制御する入出力制御装置、２３は入出力制御装置２２
がバッファメモリを制御するときに必要なポインタＡと
ポインタＢを記憶するポインタ記憶部、２４は分割され
た処理を行なう処理装置、２５は入出力制御装置と図２
のプロセッサ間結合ネットワーク２との間で信号を伝え
る入出力信号線である。

【００１０】図２において、１１，１２，１３，１４お
よび１５は各々図１に示されたように構成されたプロセ
ッサであり、２は各プロセッサ１１，１２，１３，１４
および１５の間でデータを送受信するためのプロセッサ
間結合ネットワークであり、２５ａ，２５ｂ，２５ｃ，
２５ｄおよび２５ｅは図１に示された入力信号線２５で
ある。

【００１１】つぎに上記のような構成要素よりなる本発
明の一実施例の並列処理システムについて、その構成要
素相互の関連と動作について説明する。まず、どのよう
にバッファメモリ２１へ入力データと出力データを保存
するかを図３のバッファメモリの使い方を示す説明図を
用いて説明する。図３は入力データが２個と出力データ
が２個保存されている状態を示しており、３１は空き領
域、３２は入力データ領域、３３は出力データ領域、３
４は空き領域３１の先頭アドレスを示すポインタＡ、３
５は空き領域３１の末尾アドレスを示すポインタＢ、３
６はバッファメモリの先頭アドレス、３７はバッファメ
モリの末尾アドレスである。

【００１２】入力データを保存するときは、バッファメ
モリの空き領域３１内の先頭アドレス側に記憶し、出力
データを保存するときは、バッファメモリの空き領域３
１内の末尾アドレス側に記憶する。したがって、新しい
入力データを保存するごとにそのデータの分だけバッフ
ァメモリの末尾アドレス３７側へポインタＡ３４を移動
させ、新しい出力データを保存するごとにそのデータの
分だけバッファメモリの先頭アドレス３６側へポインタ
Ｂを移動させる。

【００１３】バッファメモリ２１に保存したデータを送
信先のプロセッサまたは処理装置２４へ送った後、その
データは不要となるので、入力データを処理装置２４へ
送ったときは、残りの入力データをバッファメモリの先
頭アドレス３６側へ詰め直し、ポインタＡ３４をバッフ
ァメモリの先頭アドレス３６側へ送ったデータ分だけ移
動させ、出力データを他のプロセッサへ送ったときは、
残りの出力データをバッファメモリの末尾アドレス３７
側へ詰め直し、ポインタＢ３５をバッファメモリの末尾
アドレス３７側へ送ったデータ分だけ移動させる。そし
て、入力データまたは出力データを新たに一時保存する
とき、保存するデータのサイズは、空き領域のサイズを
越えないように制限する。以下の説明では、バッファメ
モリへのデータの保存と送り出しは、上記のように行わ
れるものとする。

【００１４】図１における入出力制御装置の動作を示す
図４のフローチャートで表わされているように、入出力
制御装置２４は出力制御Ａ（４ａ）と出力制御Ｂ（４
ｂ）と入力制御Ａ（４ｃ）と入力制御Ｂ（４ｄ）とを順
番に繰り返す。はじめに、出力制御Ａ（４ａ）の処理を
示す図５（ａ）のフローチャートを用いて、出力制御Ａ
（４ａ）の処理を説明する。

【００１５】入出力制御装置２２は、処理装置２４から
プロセッサ（ｉ）１３へのデータの送信要求が来たとき
（５ａ）、プロセッサ間結合ネットワーク２の状態と、
送信先のプロセッサ（ｉ）１３の状態を調べ、プロセッ
サ間結合ネットワーク２が通信可能であり、かつ送信先
のプロセッサ（ｉ）１３が受信可能な状態である場合は
（５ｂ）、送信先のプロセッサ（ｉ）１３へデータを送
信する（５ｃ）。もし、プロセッサ間結合ネットワーク
２が通信可能でないか、または送信先のプロセッサ
（ｉ）１３が受信可能な状態でない場合は（５ｂ）、バ
ッファメモリ２１に空き領域がある場合（５ｄ）、送信
データをポインタＢのアドレスからバッファメモリ２１
に保存し（５ｅ）、ポインタＢを移動させ（５ｇ）、空
き領域がない場合（５ｄ）、データが送れないことを処
理装置２４に伝える（５ｆ）。以上が出力制御Ａ（４
ａ）の処理である。

【００１６】つぎに、出力制御Ｂ（４ｂ）の処理を示す
図５（ｂ）のフローチャートを用いて、出力制御Ｂ（４
ｂ）の処理を説明する。入出力制御装置２２はバッファ
メモリ２１内に出力データが保存されているかを調べ、
プロセッサ（ｊ）１４へ送信するデータが保存されてい
る場合（５ｈ）、プロセッサ間結合ネットワーク２の状
態と、送信先のプロセッサ（ｊ）１４の状態を調べ、プ
ロセッサ間結合ネットワーク２が通信可能であり、かつ
送信先のプロセッサが受信可能な状態である場合は（５
ｉ）、出力バッファメモリ内のデータを送信先のプロセ
ッサ（ｊ）１４へ送信し（５ｊ）、バッファメモリ内の
残り出力データをアドレスの末尾の方へ詰め直し、ポイ
ンタＢを移動させる（５ｋ）。以上が出力制御Ｂ（４
ｂ）の処理である。

【００１７】つぎに、入力制御Ａ（４ｃ）の処理を示す
図６（ａ）のフローチャートを用いて入力制御Ａ（４
ｃ）の処理を説明する。入出力制御装置２２は、他のプ
ロセッサ（ｉ）１３からデータの入力要求が来たとき
（６ａ）、処理装置２４が以前のデータを処理中でない
か、またはバッファメモリ２１に空き領域がある場合は
（６ｂ）、受信可能であることをプロセッサ（ｉ）１３
に通知し（６ｃ）、処理装置２４が以前のデータを処理
中でなければ（６ｄ）、データを受信し処理装置２４へ
送信し（６ｅ）、もし処理装置２４が以前のデータを処
理中であれば（６ｄ）データを受信しポインタＡのアド
レスからバッファメモリ２１に保存し（６ｆ）、ポイン
タＡを移動させる（６ｇ）。処理装置２４が以前のデー
タを処理中であり、かつバッファメモリ２１に空き領域
がない場合は（６ｂ）、受信可能ではないことをプロセ
ッサ（ｉ）１３に通知する（６ｈ）。以上が入力制御Ａ
（４ｃ）の処理である。

【００１８】つぎに、入力制御Ｂの処理を示す図６
（ｂ）のフローチャートを用いて、入力制御Ｂ（４ｄ）
の処理を説明する。バッファメモリ２１に入力データが
保存されている場合（６ｉ）、処理装置２４が以前のデ
ータを処理中でなければ（６ｊ）バッファメモリ２１内
の入力データを処理装置２４へ送信し（６ｋ）、バッフ
ァメモリ内の残りの入力データをアドレスの先頭の方向
へ詰め直し、ポインタＡを移動させる（６ｍ）。以上が
入力制御Ｂ（４ｄ）の処理である。

【００１９】以上のように、各プロセッサ１１，１２，
１３，１４および１５はプロセッサ間結合ネットワーク
２と、入出力信号線２５ａ，２５ｂ，２５ｃ，２５ｄお
よび２５ｅとを介して他のプロセッサからデータを受信
し、処理後のデータを、プロセッサ間結合ネットワーク
２と、入力信号線２５ａ，２５ｂ，２５ｃ，２５ｄおよ
び２５ｅとを介して他のプロセッサへ送信することによ
り、処理を進める。

【００２０】上記において、入出力制御装置２２によ
り、入出力の送受信可否を判断し、ポインタ記憶部２３
の記憶位置を決定する働きを総称して入出力制御手段と
称する。

【００２１】このように、本システムによれば、バッフ
ァメモリを有効に活用し、並列処理システムを構成する
各プロセッサ間のデータ通信の待ち時間を減らすことに
より、各プロセッサの稼働率を上げ、システム全体の処
理速度を向上することができる。

【００２２】なおバッファメモリの先頭アドレス側に出
力データを保存し、末尾アドレス側に入力データを保存
しても同様の効果が得られる。また、入出力制御装置の
動作は出力制御Ａ（４ａ）と出力制御Ｂ（４ｂ）と入力
制御Ａ（４ｃ）と入力制御Ｂ（４ｄ）の４つの処理の順
番はどのように入れ換えても同様の効果が得られる。

【００２３】

【発明の効果】以上述べたように、本発明の並列処理シ
ステムによれば、バッファメモリと入出力制御手段とを
有することにより、バッファメモリを有効に活用し、並
列処理システムを構成する各プロセッサのデータ通信の
ための待ち時間を少なくすることができ、各プロセッサ
の稼働率を上げ、システム全体の処理速度が向上する。
さらに、前記バッファメモリを入力データ用の領域と出
力データ用の領域に分けて、各々の領域のサイズを可変
にすることにより、入力データ用のバッファメモリ領域
のサイズと出力データ用のバッファメモリ領域のサイズ
とを固定した場合に比べて、バッファメモリを有効に活
用することができる。

【図面の簡単な説明】

【図１】本発明の一実施例の並列処理システムを構成す
るプロセッサのブロック図

【図２】同実施例の並列処理システムの全体構成図

【図３】同実施例の並列処理システムのバッファメモリ
の使い方を示す説明図

【図４】同実施例における入出力制御装置の動作を示す
フローチャート

【図５】（ａ）同実施例における入出力制御装置の出力
制御Ａの処理を示すフローチャート （ｂ）同実施例における入出力制御装置の出力制御Ｂの
処理を示すフローチャート

【図６】（ａ）同実施例における入出力制御装置の入力
制御Ａの処理を示すフローチャート （ｂ）同実施例における入出力制御装置の入力制御Ｂの
処理を示すフローチャート

【図７】従来の並列処理システムの構成図

【符号の説明】

２ プロセッサ間結合ネットワーク １１〜１５ プロセッサ ２１ バッファメモリ ２２ 入出力制御装置 ２３ ポインタ記憶部 ２４ 処理装置 ２５，２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅ 入出
力信号線

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数のプロセッサを結合して構成され、
   各プロセッサに割り付けられた処理を並列に処理する並
   列処理システムにおいて、 前記各プロセッサ内に、前記並列処理システムを構成し
   ている他のいずれかのプロセッサから受信したデータと
   前記並列処理システムを構成している他のいずれかのプ
   ロセッサへ送信するデータとを一時的に保存するバッフ
   ァメモリと、 前記バッファメモリを入力データ用の領域サイズと出力
   データ用の領域サイズとを可変になるように制御する入
   出力制御手段とを備えてなる並列処理システム。