JPH0689270A - 並列処理システム - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、並列処理システムの各プロセッサ
のデータ通信のための待ち時間を少なくすることにより
稼働率を上げ、もって処理速度の向上を図ることが可能
な並列処理システムを提供する。 【構成】 各プロセッサは、プロセッサ間結合ネットワ
ークか送信先のプロセッサの状態によりデータを送信で
きない場合、出力バッファメモリ２２へ送信データを保
存し、次の処理を行う。また、処理装置２５が処理を行
っている時に、他のプロセッサから次のデータが送られ
てきた場合、入力バッファメモリ２４に受信データを保
存することにより、前記処理装置２５が次のデータの受
信をする時にプロセッサ間結合ネットワークの状態によ
って生じる可能性のある待ち時間を少なくする。これに
より各プロセッサの稼働率が上がり、並列処理システム
の処理速度が向上する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のプロセッサから
構成される並列処理システムに関する。

【０００２】

【従来の技術】図５は従来のこの種の並列処理システム
の各プロセッサの構成を示す図である。図５において、
５１、５２、５３は分割された処理を行うプロセッサで
あり、５４は各プロセッサ５１、５２、５３間でデータ
を送受信するためのプロセッサ間結合ネットワークであ
り、５５、５６、５７は各プロセッサ５１、５２、５３
とプロセッサ間結合ネットワーク５４との間で信号を伝
える入出力信号線である。

【０００３】以上のように構成された従来の並列処理シ
ステムにおいて、各プロセッサは前記並列処理システム
を構成している他のいずれかのプロセッサから、プロセ
ッサ間結合ネットワーク５４と入出力信号線５５、５
６、５７を介してデータを受信し、処理後のデータを、
前記並列処理システムを構成している他のいずれかのプ
ロセッサへプロセッサ間結合ネットワーク５４と入出力
信号線５５、５６、５７を介して送信することにより、
処理を進める。

【０００４】

【発明が解決しようとする課題】上述の並列処理システ
ムにおいて、各プロセッサは前記並列処理システムを構
成している他のいずれかのプロセッサにデータを送信し
ようとした時、送信先のプロセッサが受信可能な状態で
ない場合、また、通信量がプロセッサ間結合ネットワー
クの通信容量を越えている場合には、データを送信でき
ず、そのプロセッサは次の処理を行うことができない。
また、次の処理をするために前記並列処理システムを構
成している他のいずれかのプロセッサからデータを受信
する必要がある時、通信量がプロセッサ間結合ネットワ
ークの通信容量を越えている場合には、データを受信で
きず、処理を行うことができない。

【０００５】このように従来の並列処理システムでは、
各プロセッサがデータを送信または受信しようとした時
に待ち時間が生じて稼働率が下がり、処理速度を十分に
向上させることができなかった。

【０００６】本発明はこのような欠点を解消し、並列処
理システムの各プロセッサのデータ通信のための待ち時
間を少なくすることにより稼働率を上げ、もって処理速
度の向上を図ることが可能な並列処理システムを提供す
ることを目的とする。

【０００７】

【課題を解決するための手段】本発明は、複数のプロセ
ッサに割り付けられた処理を並列に処理する並列処理シ
ステムにおいて、前記各プロセッサ内に、受信データを
一時的に保存する入力バッファメモリと前記入力バッフ
ァメモリを制御する手段と、送信データを一時的に保存
する出力バッファメモリと前記出力バッファメモリを制
御する手段とを具備したことを特徴としている。

【０００８】

【作用】本発明によれば、前記各プロセッサは出力バッ
ファメモリを備えているので、データを前記並列処理シ
ステムを構成している他のいずれかのプロセッサに送信
する時に、前記送信先のプロセッサが、受信可能な状態
でないか、プロセッサ間結合ネットワークの通信量が通
信容量を越えている場合は、前記データを出力バッファ
メモリに一時的に保存することにより、次の処理を行う
ことができる。また、各プロセッサは入力バッファメモ
リを備えているので、次に処理するデータが送られてき
た時に以前のデータを処理している場合は、次に処理す
る前記データを入力バッファメモリに一時的に保存して
おくことにより、処理装置が次のデータを受信する時に
プロセッサ間結合ネットワークの状態によって生じる可
能性のある待ち時間を少なくすることができ、次のデー
タをすぐに処理することができる。よって、各プロセッ
サの稼働率を上げることができ、システム全体の処理速
度を向上することができる。

【０００９】

【実施例】以下、本発明の一実施例について説明する。

【００１０】図１は本発明の一実施例の並列処理システ
ムを構成するプロセッサの構成図である。図２は図１で
示したプロセッサを複数個接続して構成される並列処理
システムの全体構成図である。また、図３は図１におけ
る出力制御装置の動作を示すフローチャートであり、図
４は図１における入力制御装置の動作を示すフローチャ
ートである。

【００１１】図１において、２１は並列処理システムを
構成している他のいずれかのプロセッサへデータを送信
する出力制御装置、２２は送信データを一時的に保存す
る出力バッファメモリ、２３は並列処理システムを構成
している他のいずれかのプロセッサからデータを受信す
る入力制御装置、２４は並列処理システムを構成してい
る他のいずれかのプロセッサから受信したデータを一時
的に保存する入力バッファメモリ、２５は分割された処
理を行なう処理装置、２６は入力制御装置２３と図２の
プロセッサ間結合ネットワーク２との間で信号を伝える
入力信号線、２７は出力制御装置２１と図２のプロセッ
サ間結合ネットワーク２との間で信号を伝える出力信号
線である。

【００１２】図２において、１１、１２、１３、１４、
１５は図１に示された構成のプロセッサであり、２は各
プロセッサ１１、１２、１３、１４、１５の間でデータ
を送受信するためのプロセッサ間結合ネットワーク、２
６ａ、２６ｂ、２６ｃ、２６ｄ、２６ｅは図１に示され
た入力信号線、２７ａ、２７ｂ、２７ｃ、２７ｄ、２７
ｅは図１に示された出力信号線２７である。

【００１３】次に上記のように構成された本実施例の動
作について説明する。まず、出力制御装置２１の動作を
図３のフローチャートを用いて説明する。

【００１４】出力制御装置２１は、処理装置２５からプ
ロセッサ（ｉ）１３へのデータの送信要求が来た時（３
ａ）、プロセッサ間結合ネットワーク２の状態と、送信
先のプロセッサ（ｉ）１３の状態を調べ、プロセッサ間
結合ネットワーク２が通信可能であり、かつ送信先のプ
ロセッサ（ｉ）１３が受信可能な状態である場合は（３
ｂ）、送信先のプロセッサ（ｉ）１３へデータを送信す
る（３ｃ）。もし、プロセッサ間結合ネットワーク２が
通信可能でないか、送信先のプロセッサ（ｉ）１３が受
信可能な状態でない場合は（３ｂ）、出力バッファメモ
リ２２に空き領域がある場合（３ｄ）、送信データを出
力バッファメモリ２２に保存し（３ｅ）、空き領域がな
い場合（３ｄ）、データが送れないことを処理装置２５
に伝える（３ｆ）。

【００１５】次に、出力バッファメモリ２２内にデータ
が保存されているかを調べ、プロセッサ（ｊ）１４へ送
信するデータが保存されている場合（３ｇ）、プロセッ
サ間結合ネットワーク２の状態と、送信先のプロセッサ
（ｊ）１４の状態を調べ、プロセッサ間結合ネットワー
ク２が通信可能であり、かつ送信先のプロセッサが受信
可能な状態である場合は（３ｈ）、出力バッファメモリ
内のデータを送信先のプロセッサ（ｊ）１４へ送信する
（３ｉ）。

【００１６】次に、入力制御装置２３の動作を図４のフ
ローチャートを用いて説明する。入力制御装置２３は、
他のプロセッサ（ｉ）１３からデータの入力要求が来た
時（４ａ）、処理装置２５が以前のデータを処理中でな
いか、入力バッファメモリ２４に空き領域がある場合は
（４ｂ）、受信可能であることをプロセッサ（ｉ）１３
に通知し（４ｃ）、処理装置２５が以前のデータを処理
中でなければ（４ｄ）、データを受信し処理装置２５へ
送信し（４ｅ）、もし処理装置２５が以前のデータを処
理中であれば（４ｄ）、データを受信し入力バッファメ
モリ２４に保存する（４ｆ）。処理装置２５が以前のデ
ータを処理中であり、かつ入力バッファメモリ２４に空
き領域がない場合は（４ｂ）、受信可能ではないことを
プロセッサ（ｉ）１３に通知する（４ｇ）。入力バッフ
ァメモリ２４にデータがある場合（４ｈ）、処理装置２
５が以前のデータを処理中でなければ（４ｉ）、入力バ
ッファメモリ２４内のデータを処理装置２５へ送信す
る。

【００１７】以上のように、各プロセッサ１１、１２、
１３、１４、１５はプロセッサ間結合ネットワーク２
と、入力信号線２６ａ、２６ｂ、２６ｃ、２６ｄ、２６
ｅと、出力信号線２７ａ、２７ｂ、２７ｃ、２７ｄ、２
７ｅとを介して並列処理システムを構成している他のい
ずれかのプロセッサからデータを受信し、処理後のデー
タを、プロセッサ間結合ネットワーク２と、入力信号線
２６ａ、２６ｂ、２６ｃ、２６ｄ、２６ｅと、出力信号
線２７ａ、２７ｂ、２７ｃ、２７ｄ、２７ｅとを介して
前記並列処理システムを構成している他のいずれかのプ
ロセッサへ送信することにより、処理を進める。

【００１８】以上のように、本システムによれば、並列
処理システムを構成する各プロセッサ間のデータ通信の
待ち時間を減らすことにより、各プロセッサの稼働率を
上げ、システム全体の処理速度を向上することができ
る。

【００１９】

【発明の効果】以上述べたように、本発明によれば並列
処理システムの各プロセッサのデータ通信のための待ち
時間を少なくすることにより稼働率を上げ、もって処理
速度が向上する。

【図面の簡単な説明】

【図１】本発明の一実施例の並列処理システムを構成す
るプロセッサの構成図

【図２】同実施例の並列処理システムの全体構成図

【図３】同実施例における出力制御装置の動作を示すフ
ローチャート

【図４】同実施例における入力制御装置の動作を示すフ
ローチャート

【図５】従来の並列処理システムの構成図

【符号の説明】

２ プロセッサ間結合ネットワーク １１、１２、１３、１４、１５ プロセッサ ２１ 出力制御装置 ２２ 出力バッファメモリ ２３ 入力制御装置 ２４ 入力バッファメモリ ２５ 処理装置 ２６、２６ａ、２６ｂ、２６ｃ、２６ｄ、２６ｅ 入力
信号線 ２７、２７ａ、２７ｂ、２７ｃ、２７ｄ、２７ｅ 出力
信号線

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数のプロセッサを結合して構成され、各
   プロセッサに割り付けられた処理を並列に処理する並列
   処理システムにおいて、 前記各プロセッサ内に、前記並列処理システムを構成し
   ている他のいずれかのプロセッサから受信したデータを
   一時的に保存する入力バッファメモリと、前記並列処理
   システムを構成している他のいずれかのプロセッサへ送
   信するデータを一時的に保存する出力バッファメモリ
   と、前記２つのバッファメモリを制御する制御手段とを
   具備したことを特徴とする並列処理システム。