JPH0635992B2

JPH0635992B2 - トリガ発生回路

Info

Publication number: JPH0635992B2
Application number: JP62104148A
Authority: JP
Inventors: 清登手塚
Original assignee: Hioki EE Corp
Current assignee: Hioki EE Corp
Priority date: 1987-04-27
Filing date: 1987-04-27
Publication date: 1994-05-11
Anticipated expiration: 2009-05-11
Also published as: JPS63269065A

Description

【発明の詳細な説明】［産業上の利用分野］この発明はトリガ発生回路に係り、更に詳しく言えば、
アナログ信号あるいはロジック信号の入力波形を記録又
は観測するメモリ内蔵の計測器等において、入力波形を
所望の時点にメモリへ記憶させたりその記憶動作を所望
の時点に停止させたりするトリガ発生回路に関するもの
である。

［従来の技術］アナログ系とロジック系の両方の入力信号波形を記録紙
に描かせたりブラウン管上に表示させる高速記録計や観
測装置においては、入力波形の一部に対して詳細な分析
を加えたいことがしばしばあり、そのため所望箇所の波
形データをメモリに記憶させて後から再現できるように
されているものがある。この場合、メモリへの波形デー
タ書込みは通常マイクロコンピュータ（以下、「ＣＰ
Ｕ」という。）を介して行われるので、これらの計測器
にはＣＰＵに対して書込み開始を指令したり、書込み中
の動作を停止させたりするトリガ発生回路が設けられて
いる。

このトリガ発生回路は、例えば測定者により書込み条件
があらかじめ設定され、入力信号波形がその条件に一致
するとトリガ発生回路がそれを検出してＣＰＵへ書込み
開始又は書込み停止の指令パルスを発するようにされて
いる。

第４図には、例えば記録計に適用されたこの種のトリガ
発生回路の一例が示されている。

すなわち、記録計本体30には例えば点線枠で示されるよ
うなトリガ発生回路40が設けられている。ここで、測定
の対象とする複数のアナログチャンネルの中から１つの
チャンネルの信号がアナログチャンネル入力端子31に加
えられたものとすると、その入力波形は例えばバッファ
増幅器32を介してサンプリング回路を備えたＡ／Ｄコン
バータ33に入力され、そのディジタル変換された波形デ
ータはメモリを含むＣＰＵ34を経て記録部35に送られ、
記録紙等にその波形が描かれるようになっている。

この場合、上記バッファ増幅器32からの出力は、例えば
分岐されてトリガ発生回路40に設けられたアナログコン
パレータ41の一方の入力端にも加えられるようにされて
いる。このコンパレータ41の他方の入力端には、そのし
きい値レベル設定のため例えば基準電圧源４２からの電
圧が加えられている。上記バッファ増幅器32からの分岐
出力はここでそのしきい値電圧と比較され、それを超え
るとコンパレータ41からは例えばＬレベルからＨレベル
へ立ち上がるステップ状の信号が送出される。また、上
記分岐出力が上記しきい値電圧を超えた状態からそれ以
下に低下すると、上記コンパレータ41からは例えばＨレ
ベルからＬレベルへ立ち下がるステップ状の信号が送出
される。これらの信号が例えばスイッチＳＷのアナログ
チャンネル用接点Ａを介してエッジ検出回路43に入力さ
れ、上記立ち上がり（又は立ち下がり）時点に対応した
パルス状トリガ信号が形成されるようになっている。

これらのトリガ信号は、エッジ検出回路43から上記記録
計本体30のＣＰＵ34に加えられる。ＣＰＵ34において
は、上記コンパレータ41の出力の立ち上がり（又は立ち
下がり）時点に形成されたトリガ信号を例えば書込み開
始の指令信号とみなし、上記記録部35に送出する波形デ
ータをメモリにも書き込むようにする。

ロジックチャンネルからの入力に対しては次のようにな
っている。説明の便宜上チャンネル数は４とし、これら
各チャンネルからのロジック信号はロジックチャンネル
入力端子44に並列に加えられるものとする。この場合、
上記スイッチＳＷは例えば点線で示されるようにロジッ
クチャンネル用接点Ｌ側に切り換えられる。一方、上記
端子44に加えられる各ロジック信号は波形記録のためＣ
ＰＵ34にも加えられ、所定のタイミングでサンプリング
された波形データが記録部35へ送られるようになってい
る。

上記入力端子44に加えられたロジック信号は、例えば論
理反転回路45により必要とするチャンネルビットの論理
が反転される。これは任意のビットパターンでトリガ信
号が形成できるようにするためである。次に、所望のチ
ャンネルのロジック信号に対し所望のタイミングでトリ
ガをかけるため、例えばチャンネルビット選択回路46に
より必要とするチャンネルが選択され、ＡＮＤ／ＯＲ設
定回路47に加えられる。このＡＮＤ／ＯＲ設定回路47
は、入力されるチャンネル信号パターンによりＡＮＤ又
はＯＲのいずれかに設定されるようになっており、その
出力側から方形波信号が送出されてエッジ検出回路43に
加えられる。以下、上記アナログチャンネルの場合と同
様にして所望のロジック信号がメモリに書き込まれるよ
うになっている。

この従来装置においては、エッジ検出回路43の前段部が
アナログ系とロジック系と別回路で構成できるという利
点があるが、その反面、この利点が欠点にもなってい
る。例えば、アナログ入力信号に多少とも雑音が含まれ
ているとコンパレータ41から出力されるステップ状信号
の立ち上がり又は立ち下がり時点でいわゆるチャタリン
グを生じ、エッジ検出回路43から送出されるトリガパル
スが不安定になる。ヒステリシスコンパレータを使えば
雑音による影響は軽減されるが、トリガパルスの送出時
点を正確に得るための調整が難しく、いずれにしても好
ましくない。

この発明は上記の点に鑑みなされたもので、その目的は
アナログチャンネルからの入力信号とロジックチャンネ
ルからの入力信号に対し、同一の回路でディジタル的に
トリガがかけられるようにした高精度のトリガ発生回路
を実現することにある。

［発明の構成］この発明の一実施例が示されている第１図を参照する
と、このトリガ発生回路１は、例えばディジタル変換さ
れた被測定信号の構成ビット数に対して所望のトリガパ
ルスを発生させるのに必要とする数のビットを設定する
ビット数設定回数５及びゲート回路６からなるビット選
択回路７と、トリガ発生のタイミング条件を論理１，０
で設定する基準値設定回路８と、上記ビット選択回路７
から送出される被測定信号の各ビットの論理レベルをこ
の基準値設定回路８の各ビットの論理レベルと比較する
ディジタルコンパレータ９とを有し、その大小、又は一
致不一致の比較出力により所望のタイミングでトリガパ
ルスを発するトリガパルス形成回路10を備えている。

［作用］ディジタル変換された被測定信号の下位ビットは、例え
ば雑音等によりその論理レベルが不安定になっているこ
とがある。この不安定な下位ビットを除いた所望の数の
ビットをビット数設定回路５に設定すると、ゲート回路
６の出力側には被測定信号の比較的安定な高位ビットの
論理情報が得られる。

よって基準値設定回路８において、上記選択された被測
定信号のビットと対応するビットに所望のトリガ発生条
件を論理１又は０で与え、これと上記被測定信号の各ビ
ットの論理レベルとをディジタルコンパレータ９にて比
較すれば、被測定信号がアナログ信号の場合にはそのデ
ィジタル変換データの上記トリガ条件に対する大小比較
出力が得られる。また被測定信号がロジック信号の場合
には、その各ビットの論理レベルと上記トリガ条件との
一致不一致の比較出力が得られる。トリガパルス形状回
路10においては、これらの比較出力により所望のタイミ
ングでトリガパルスが形成される。

［実施例］以下、この発明を添付図面に示されている実施例により
詳細に説明する。

第１図において、記録計本体30は上記第４図に例示され
ている従来の記録計本体と同様の装置であって、それに
組み合わされたこの発明によるトリガ発生回路１は、ア
ナログチャンネル入力端子31およびそのアナログ入力を
ディジタルデータに変換するＡ／Ｄコンバータ33を含む
アナログ入力系の接続端子２と複数のロジック信号入力
端子３を有するロジック入力系とを選択的に切り替える
アナログ・ロジック切換器４と、ビット数設定回路５及
びゲート回路６からなるビット選択回路７を備えてい
る。このビット選択回路７の後段には例えば基準値設定
回路８とディジタルコンパレータ９とが設けられてお
り、上記ディジタルコンパレータ９の比較出力はトリガ
パルス形成回路10に加えられるようになっている。この
トリガパルス形成回路10は例えばＤ形フリップフロップ
で構成されたラッチ回路11と、フリップフロップ回路1
2、切換器13、極性反転回路14、及びエッジ検出回路15
などからなり、ここでトリガパルスが形成されて記録計
本体30のＣＰＵ34へ送出されるようになっている。

以下、各部を説明すると、アナログチャンネルからの入
力信号は記録計本体30の例えば８ビットＡ／Ｄコンバー
タ33によりディジタル変換され、上記端子２を介してア
ナログ・ロジック切換器４に加えられる。このアナログ
・ロジック切換器４はアナログスイッチでも機械的スイ
ッチでもよく、例えば図示しないファンクション設定器
に「アナログ測定」と指定するとアナログ側に切り換え
られ、上記Ａ／Ｄコンバータ33からの８ビット波形デー
タは、この切換器４を経て例えば８個のアンド素子で構
成されたゲート回路６のそれぞれ対応するアンド素子の
一方の入力端に加えられる。

このゲート回路６を構成する上記アンド素子の各他方の
入力端には、例えばＤ形フリップフロップなどで構成さ
れた８出力のレジスタでなるビット数設定回路５が接続
されており、これらビット数設定回路５とゲート回路６
からなるビット選択回路７により、後段に設けられてい
るディジタルコンパレータ９の比較精度が決められるよ
うになっている。例えば図示しないファンクション設定
器により比較ビット数を８に指定すると、ＣＰＵ34は上
記ビット数設定回路５へそのＭＳＢからＬＳＢまで８個
の出力ビットが全部論理１となるようなデータを与え
る。これにより、ビット数設定回路５から上記ゲート回
路６の他方の各入力端へそれぞれ論理１の信号が加えら
れる。したがって、アナログ・ロジック切換器４からゲ
ート回路６の上記一方の入力端に加えられる８ビットの
波形データは、そのままのビットパターンでディジタル
コンパレータ９に入力され、上記基準値設定回路８から
の基準データと比較される。この場合、測定者は所望の
基準値をあらかじめ上記図示しないファンクション設定
器に例えば10進数で設定する。ＣＰＵ34はこれを８ビッ
トのバイナリ信号に変換し、例えば上記ビット数設定回
路５とほぼ同様に構成された８出力を有する基準値設定
回路８に与える。これにより比較用８ビット基準データ
が得られるようになっている。なお、上記ビット数設定
回路５と基準値設定回路８は、例えば論理１，０を出力
するマニアル操作のスイッチに置き換えてもよい。

この実施例においては、記録計本体30に用いられている
Ａ／Ｄコンバータ33の変換ビット数が８なので、ディジ
タルコンパレータ９における入力波形データと基準デー
タとの比較ビット数も８又はそれ以下となり、最高精度
は１／２⁸（０．４％）であるがこれに限られるもので
ないことは当然である。

上記の実施例において、比較精度がたまたま１％であれ
ばよいというようなときには、図示しないファンクショ
ン設定器に比較ビット数を７（精度０．８％）と指定す
る。ＣＰＵ34はビット数設定回路５に対して上位７ビッ
トが論理１で下位１ビットつまりＬＳＢは論理０を出力
するようなデータを与え、基準値設定回路８に対しては
下位１ビットつまりＬＳＢが論理０となるように８ビッ
トのバイナリ基準データを与える。これにより、ディジ
タルコンパレータ９に入力されるゲート回路６からの波
形データと基準値設定回路８からの基準データのＬＳＢ
はともに０となり、上位７ビットでデータの比較が行わ
れる。よって、Ａ／Ｄコンバータ33から出力される下位
１ビットの実際のデータが１であっても０であっても比
較結果には無関係な不感帯となる。比較ビット数を例え
ば６に指定すると、同様にしてＬＳＢとビット１の２ビ
ットが不感帯となることは容易に理解できる。ディジタ
ルコンパレータはアナログコンパレータに比べて雑音等
に対する安定度が高いが、この不感帯を利用することに
より更に高安定化することができる。なお、上記のよう
に波形データと基準データとを８ビットの有効ビットで
比較し、そのほかに１ないし２ビットの不感帯を設けた
い場合には、Ａ／Ｄコンバータ33とビット数設定回路
５、ゲート回路６、基準値設定回路８などを例えば10ビ
ット構成にすればよい。

ここで、第２図を参照しながらディジタルコンパレータ
９の後段に設けられているトリガパルス形成回路10の各
部について説明する。

ゲート回路６からディジタルコンパレータ９に加えられ
る波形データをＡ、基準値設定回路８から与えられる基
準データをＢ、この基準データＢの例えば下位ｎビット
が論理０で不感帯にされているものとし、これらのデー
タをわかりやすくアナログで表現すると同図(イ)に示さ
れるようになる。ここでαは上記論理０にされたｎビッ
トの不感帯幅を表し、基準データＢにこの不感帯幅αを
加えたレベルがＢ′で表わされている。同図(イ)におい
て波形データＡがこのレベルＢ′を超えるとディジタル
コンパレータ９のＸ出力は例えば同図(ロ)に示されるよ
うになり、また、基準データＢを下回わるとそのＹ出力
は同図(ロ)′に示されるようになる。これに対応してラ
ッチ回路11のＱ₁出力とＱ₂出力はそれぞれ(ハ)と(ハ)′
に示されるようになる。よってフリップフロップ回路12
のＱ出力は(ニ)に示されるように、例えば上記(ハ)の出
力の立ち上がり時点ｔ₁で立ち上がり、(ハ)′の出力の
立ち上がり時点ｔ₂で立ち下がる波形となる。

この場合、切換器13が例えば図示しないファンクション
設定器からのアナログ・ロジック切換信号により実線で
示されるようにアナログ入力側Ｊに接続されているもの
とすると、そのＬ出力は第２図(ホ)に示されるように上
記(ニ)の波形と同形となり、極性反転回路14の一方の入
力端に加えられる。

この極性反転回路14の他方の入力端には、例えば同様に
図示しないファンクション設定器から論理０又は論理１
の立ち上がり／立ち下がり選択信号が加えられるように
なっており、論理０の信号が加えられると(ヘ)に示され
るように入力波形と同極性の信号波形が出力され、論理
１の信号が加えられると(ト)に示されるように反転した
極性の信号波形が出力される。この場合、エッジ検出回
路15が例えば入力信号の立ち上がりを検出するようにな
っているものとすると、上記(ヘ)、(ト)の信号に対して
はそれぞれ(チ)、(リ)に示されるような検出出力を発す
るが、(リ)の検出出力は上記(ニ)又は(ホ)の元信号から
見るとその立ち下がり時点ｔ₂に対応している。これら
の検出出力は、トリガパルスとして例えば記録計本体30
のＣＰＵへ送出されるようになっている。

次に、ロジック入力の場合を説明すると、例えば上記図
示しないファンクション設定器に「ロジック測定」と指
定する。これにより、トリガパルス形成回路10の切換器
13は例えば点線で示されるロジック入力Ｋ側に接続さ
れ、ディジタルコンパレータ９の出力はＺ出力(Ａ＝Ｂ)
がトリガパルス形成に用いられるようになっている。こ
の実施例においては８チャンネルのロジック信号が入力
可能であるが、わかりやすくするためチャンネル１から
チャンネル４まで４チャンネルのロジック信号が入力さ
れた場合を第３図も併せて参照しながら説明する。

(1)全チャンネルのロジックパターンの論理レベルが比
較基準値（１，０，０，１）と一致した時点をトリガ条
件とする場合。

図示しないファンクション設定器の操作により、ＣＰＵ
34を介してビット数設定回路５の上位４ビット（ＭＳ
Ｂ，ビット６，５，４）の出力を１にし、使用しない下
位４ビット（ビット３，２，１，ＬＳＢ）の出力を０に
設定する。

同様にして、基準値設定回路８の上位４ビット（Ｑ₇，
Ｑ₆，Ｑ₅，Ｑ₄）の出力をそれぞれ１（１，０，０，
１）にし、使用しない下位４ビット（Ｑ₃，Ｑ₂，Ｑ₁，
ＬＳＢ）の出力を０に設定する。

各入力信号のロジックパターンが例えば第３図(Ａ)の
(イ)に示されるようになっているものとすると、上記
(１)の比較基準値と一致するタイミングはｔ₁からｔ₂ま
でである。ディジタルコンパレータ９の出力端Ｚからは
(ロ)に示されるような一致信号が発せられ、ラッチ回路
11の入力端Ｄ₃に加えられる。以下、アナログチャンネ
ルの場合と同様にしてそのラッチ出力が(ハ)に示される
ように出力端Ｑ₃から切換器13の入力端Ｋに加えられ、
その出力端Ｌから極性反転回路14に入力される。この場
合、エッジ検出回路15が上記したように例えば入力の立
ち上がりエッジを検出する回路であれば、上記トリガ条
件を満足するｔ₁時点でトリガパルスを発生させるため
には、極性反転回路14からは(ニ)に示されるように上記
(ハ)と同極性の立ち上がり信号を加えてやる必要があ
る。よって極性反転回路14の立ち上がり／立ち下がり選
択信号は立ち上がりとし、例えば図示しないファンクシ
ョン設定器に「立ち上がり」と指定する。これにより、
極性反転回路14の他方の入力端には論理０の信号が加え
られ、上記(ニ)に示される出力がエッジ検出回路15に加
えられる。エッジ検出回路15はこの入力の立ち上がりを
検出し、(ホ)に示されるように所定の時点ｔ₁において
トリガパルスを出力する。

(2)全チャンネルのロジックパターンの論理レベルが比
較基準値（１，０，０，１）と一致している状態から１
チャンネル以上不一致が生じた時点でトリガを発する場
合。

上記第３図(Ａ)を再び参照すると、この条件を満足する
時点はコンパレータ９のＺ出力の立ち下がり時点ｔ₂で
ある。よってこの場合には、極性反転回路14の立ち上が
り／立ち下がり選択信号は立ち下がり信号とし、その他
方の入力端に例えば図示しないファンクション設定器を
操作して論理１の信号を加え、同図(ニ)′に示されるよ
うに極性反転回路14の出力極性を反転させるようにす
る。これにより、エッジ検出回路15からは(ホ)′に示さ
れるように、ｔ₂の時点において所望のトリガパルスが
発せられる。

(3)全チャンネルのロジックパターンの論理レベルが比
較基準値（１，０，０，１）と異なる状態から１チャン
ネル以上一致した時点でトリガを発する場合。

第３図(Ｂ)の(イ)にそのロジック入力の一例が示されて
いるが、上記のトリガ条件を満足する時点は同図(ロ)に
示されるように、コンパレータ９のＺ出力の立ち下がり
時点ｔ₃である。よってこの場合には、基準値設定回路
８の上位４ビットＱ₇，Ｑ₆，Ｑ₅，Ｑ₄に例えば上記比較
基準値１，０，０，１の論理レベルを反転した信号０，
１，１，０を与え、極性反転回路14の立ち上がり／立ち
下がり選択信号は立ち下がり信号、すなわち論理１とす
る。これにより、同図(ニ)に示されるように極性反転回
路14の出力極性が反転し、エッジ検出回路15からは(ホ)
に示されるようにｔ₃の時点で所望のトリガパルスが発
せられる。

(4)１つ以上のチャンネルのロジックパターンの論理レ
ベルが比較基準値（１，０，０，１）と一致している状
態から全チャンネルが比較基準値と異なる状態になった
時点でトリガを発する場合。

上記第３図(Ｂ)を引用すると、このトリガ条件を満足す
る時点はコンパレータ９のＺ出力の立ち上がり時点ｔ₄
である。よってこの場合には、基準値設定回路８の上位
４ビットＱ₇，Ｑ₆，Ｑ₅，Ｑ₄には例えば上記(3)の場合
と同様に論理レベル０，１，１，０を比例基準値として
与え、極性反転回路14の立ち上がり／立ち下がり選択信
号は立ち上がり信号、すなわち論理０とする。これによ
り、極性反転回路14の出力は(ニ)′に示されるようにコ
ンパレータ９のＺ出力と同一の論理パターンとなり、エ
ッジ検出回路15からは(ホ)′に示されるようにｔ₄の時
点で所望のトリガパルスが発せられる。

トリガ条件は上記の例に限られるものではなく、ロジッ
クパターンを組み合せることにより所望のトリガ条件が
任意に設定できる。

なお、上記第１図の実施例におけるトリガパルス形成回
路10は、アナログチャンネルの場合、ディジタルコンパ
レータ９の出力がＡ＞Ｂの状態からＡ＜Ｂの状態に変化
したことを示す信号、又はこの反対方向に変化したこと
を示す信号が検出できればよく、Ａ＝Ｂの状態を示す信
号は無視されるようになっている。ロジックチャンネル
の場合には逆にＡ＝Ｂの状態を示す信号が検出され、そ
の他の状態を表す信号は無視されるようになっている。
したがって、これらの機能が満足されれば他の回路であ
ってもよい。

また、上記ビット選択回路７のゲート回路６にはアンド
素子を用いた例が示されているが、他のゲート素子でも
よい。例えばオア素子を用いた場合には、ビット数設定
回路５には比較するビットに対して論理０を設定し、比
較しないビットに対しては論理１を設定する。基準値設
定回路８に与えるデータも同様に比較しないビットは論
理１とする。

［発明の効果］以上、詳細に説明したように、この発明によるトリガ発
生回路１はビット数設定回路５とゲート回路６を備えた
ビット選択回路７を有し、アナログチャンネル信号のデ
ィジタル変換データ又は多チャンネルロジック信号がこ
のビット選択回路７に切換え入力されるようになってい
る。このビット選択回路７においては、上記ビット数設
定回路５によりアナログ信号のディジタル変換データに
対してはトリガ条件設定用のビット数が指定され、ロジ
ック信号に対してはトリガ条件設定用のチャンネル数が
指定される。

指定されたビット信号又は各指定チャンネルのロジック
信号は、上記ゲート回路６を介してディジタルコンパレ
ータ９の一方の入力端に加えられ、他方の入力端には基
準値設定回路８から比較用としてトリガ条件の基準デー
タが与えられるようになっている。

このディジタルコンパレータ９の出力信号はトリガパル
ス形成回路10に入力され、アナログチャンネルからの入
力信号については上記基準データに対するレベルの大小
の変化時点が検出されるようになっている。また、ロジ
ックチャンネルからの入力信号については上記基準デー
タとのレベルの一致時点（もしくは不一致時点）が検出
されるようになっており、これらの検出信号によってト
リガパルスを形成し記録計本体30へ出力するようにされ
ている。

したがって、このトリガ発生回路１によれば、必要によ
り不感帯を含むトリガ条件がバイナリ信号でディジタル
的に設定できるため雑音等による妨害がほとんど無く、
高精度のタイミングでトリガパルスを発生することがで
きる。また、アナログ、ロジックのいずれでも比較が可
能であり、その際、任意のビットを指定しての比較が可
能であるため、アナログではヒステリシスの大きさに、
ロジックの場合には入力チャンネルの位置にとらわれず
に利用することができる。さらには、トリガ条件の設定
が容易であるとともに、その条件を多岐にわたって任意
に選べるので応用範囲が広い、などの効果が奏される。

【図面の簡単な説明】

第１図ないし第３図はこの発明に係るトリガ発生回路の
実施例に係り、第１図はその回路構成の一例を示すブロ
ック線図、第２図はアナログ信号に対する動作説明用の
タイミング図、第３図(Ａ)及び第３図(Ｂ)はロジック信
号に対する動作説明用のタイミング図、第４図は従来装
置のブロック線図である。図中、１はトリガ発生回路、５はビット数設定回路、６
はゲート回路、８は基準値設定回路、９はディジタルコ
ンパレータ、10はトリガパルス形成回路である。

Claims

【特許請求の範囲】

【請求項１】アナログ信号入力端子および同端子から入
力される被測定アナログ信号をディジタルデータに変換
するＡ／Ｄコンバータを含むアナログ入力系と、複数の
ロジック信号入力端子を有するロジック入力系と、上記
アナログ入力部のＡ／Ｄ出力と上記ロジック入力部のい
ずれかを選択するアナログ・ロジック切換器と、同アナ
ログ・ロジック切換器から出力されるデータに対応する
ビット数もしくはそれ以下のビット数を有し、所望のビ
ットを有効とするように同ビットを所定の論理レベルに
設定するビット数設定回路と、同ビット数設定回路から
のビット設定信号と上記アナログ・ロジック切換器から
出力されるデータとをそれぞれ受け、同ビット設定信号
にて指定されたデータを送出するゲート回路と、上記ビ
ット数設定回路にて設定されたビットに対応するビット
数を有し、そのビットにより所望とするトリガ条件の基
準値を出力する基準値設定回路と、上記ゲート回路から
のデータと上記基準値設定回路からの基準値データとを
受けて、そのレベルの大小比較もしくは一致不一致を検
出し、それに対応して３つの出力形態をとるディジタル
コンパレータと、同ディジタルコンパレータからの比較
信号により、アナログ入力系の場合には上記基準値デー
タに対する入力レベルの大小変化時点を検出して、ロジ
ック入力系の場合には上記基準値データに対する論理レ
ベルの一致（もしくは不一致）時点を検出してトリガパ
ルスを送出するトリガパルス形成回路とを備えているこ
とを特徴とするトリガ発生回路。