JPS6366447B2 - - Google Patents
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- Publication number
- JPS6366447B2 JPS6366447B2 JP21273682A JP21273682A JPS6366447B2 JP S6366447 B2 JPS6366447 B2 JP S6366447B2 JP 21273682 A JP21273682 A JP 21273682A JP 21273682 A JP21273682 A JP 21273682A JP S6366447 B2 JPS6366447 B2 JP S6366447B2
- Authority
- JP
- Japan
- Prior art keywords
- digital
- analog
- signal
- input
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】
この発明はアナログ信号電圧に対し時間遅延を
与える遅延装置に関するものである。
与える遅延装置に関するものである。
波形に歪を与えることなく、相当大きな時間遅
延を与えるためには、アナログ信号電圧をデイジ
タル信号に変換し、このデイジタル信号に対して
デイジタル回路により所定の遅延を与えた後、再
びアナログ信号電圧に変換するのが一般的な方法
である。
延を与えるためには、アナログ信号電圧をデイジ
タル信号に変換し、このデイジタル信号に対して
デイジタル回路により所定の遅延を与えた後、再
びアナログ信号電圧に変換するのが一般的な方法
である。
第１図はアナログ遅延装置の一般構成を示すブ
ロツク図で、１はアナログデイジタル変換装置
（以下ADCと略記する）、２はデイジタル遅延回
路で、図に示す実施例ではRAM（ランダムアク
セスメモリ）が用いられ、３はデイジタルアナロ
グ変換装置（以下DACと略記する）である。ま
た１１は遅延の対象とするアナログ信号電圧、１
２はADC１の出力のデイジタル信号、１３は
RAM２の出力のデイジタル信号、１４は遅延し
たアナログ信号電圧である。
ロツク図で、１はアナログデイジタル変換装置
（以下ADCと略記する）、２はデイジタル遅延回
路で、図に示す実施例ではRAM（ランダムアク
セスメモリ）が用いられ、３はデイジタルアナロ
グ変換装置（以下DACと略記する）である。ま
た１１は遅延の対象とするアナログ信号電圧、１
２はADC１の出力のデイジタル信号、１３は
RAM２の出力のデイジタル信号、１４は遅延し
たアナログ信号電圧である。
第２図はDAC３の主要部分を構成するデイジ
タルアナログ変換器の接続を示す接続図で、３０
は演算増幅器、Vrefは基準電圧、E0は出力電圧、
R1，R2，……Ro，Rfはそれぞれ抵抗、S1，S2，
…Soはそれぞれスイツチである。演算増幅器３０
はその増幅利得が充分に大きく、かつ入力インピ
ーダンスが充分に大きいので、 Ep＝−VrefRf（s1／R1＋s2／R2＋……so／Ro） …(1) となる。s1，s2，……spはそれぞれスイツチS1，
S2，…Soの状態によつて１又は０となる係数であ
る。抵抗値を １／R1＝２／R2＝４／R3＝……＝2n-1／Ro …(2) に設定し、スイツチS1，S2，…Soをｎビツトのデ
イジタル信号入力によつて制御する（MSBでS1
を、LSBでSoを制御する）とこのデイジタル信
号入力に対応するアナログ信号としてEpを得る。
タルアナログ変換器の接続を示す接続図で、３０
は演算増幅器、Vrefは基準電圧、E0は出力電圧、
R1，R2，……Ro，Rfはそれぞれ抵抗、S1，S2，
…Soはそれぞれスイツチである。演算増幅器３０
はその増幅利得が充分に大きく、かつ入力インピ
ーダンスが充分に大きいので、 Ep＝−VrefRf（s1／R1＋s2／R2＋……so／Ro） …(1) となる。s1，s2，……spはそれぞれスイツチS1，
S2，…Soの状態によつて１又は０となる係数であ
る。抵抗値を １／R1＝２／R2＝４／R3＝……＝2n-1／Ro …(2) に設定し、スイツチS1，S2，…Soをｎビツトのデ
イジタル信号入力によつて制御する（MSBでS1
を、LSBでSoを制御する）とこのデイジタル信
号入力に対応するアナログ信号としてEpを得る。
また、ADC１はデイジタルアナログ変換器と
逐次近似レジスタ（SAR）及び比較器を用いて
構成できることはよく知られており、更に使用目
的によつては第１図のADC１とDAC３とにおい
て同一のデイジタルアナログ変換器を時分割で共
用することができる。
逐次近似レジスタ（SAR）及び比較器を用いて
構成できることはよく知られており、更に使用目
的によつては第１図のADC１とDAC３とにおい
て同一のデイジタルアナログ変換器を時分割で共
用することができる。
第３図は第１図の回路の設計例を示し、後で説
明するとおり、この発明の一実施例をも示すもの
であるが、第３図において第１図と同一符号は同
一部分を示し、４は比較器、５はSAR、６は第
１のセレクタ、７は第２のセレクタである。
明するとおり、この発明の一実施例をも示すもの
であるが、第３図において第１図と同一符号は同
一部分を示し、４は比較器、５はSAR、６は第
１のセレクタ、７は第２のセレクタである。
セレクタ６，７は互に同期して時分割切換を行
い、第１の位相では、セレクタ６はSAR５の出
力をDAC３の入力に接続し、セレクタ７はDAC
３の出力を比較器４に供給するので、第３図に示
す回路はRAM２、信号１３，１４を除きADC１
を構成し、アナログ信号電圧１１がデイジタル信
号１２に変換される。
い、第１の位相では、セレクタ６はSAR５の出
力をDAC３の入力に接続し、セレクタ７はDAC
３の出力を比較器４に供給するので、第３図に示
す回路はRAM２、信号１３，１４を除きADC１
を構成し、アナログ信号電圧１１がデイジタル信
号１２に変換される。
信号１２に対する遅延時間はRAM２への書込
み時点とRAM２からの読出し時点の差として任
意に設定することができる。
み時点とRAM２からの読出し時点の差として任
意に設定することができる。
また、デイジタル遅延回路はしばしばシフトレ
ジスタによつて構成される。信号１２が１語がｐ
個のビツトで構成されるビツト並列の形の信号で
ある場合、ｑ段のシフトレジスタｐ個の並列回路
を備え、１語がｐビツトで構成される信号１２を
そのｐ個のシフトレジスタの各直列信号入力端子
に接続し、クロツク周期Ｔでこのｐ個のシフトレ
ジスタを１段ずつシフトすれば、信号１２はqT
時間遅延してｐ個のシフトレジスタの各直列信号
出力端子から信号１３として出力される。
ジスタによつて構成される。信号１２が１語がｐ
個のビツトで構成されるビツト並列の形の信号で
ある場合、ｑ段のシフトレジスタｐ個の並列回路
を備え、１語がｐビツトで構成される信号１２を
そのｐ個のシフトレジスタの各直列信号入力端子
に接続し、クロツク周期Ｔでこのｐ個のシフトレ
ジスタを１段ずつシフトすれば、信号１２はqT
時間遅延してｐ個のシフトレジスタの各直列信号
出力端子から信号１３として出力される。
時分割切換の第２の位相では、セレクタ６は信
号１３をDAC３の入力とし、セレクタ７はDAC
３の出力を信号１４とし、したがつて、比較器
４、SAR５を切離してDAC３として動作する。
号１３をDAC３の入力とし、セレクタ７はDAC
３の出力を信号１４とし、したがつて、比較器
４、SAR５を切離してDAC３として動作する。
アナログ信号に対する遅延装置は上述のように
構成されているのであるが、その欠点はデイジタ
ルアナログ変換器が高価になることである。高価
にある原因は式(2)の関係が正確に保たれないと変
換誤差を生じ、式(2)の関係を正確に保つにはR1，
R2，……Roの抵抗を精度良好なものとしなけれ
ばならぬからである。
構成されているのであるが、その欠点はデイジタ
ルアナログ変換器が高価になることである。高価
にある原因は式(2)の関係が正確に保たれないと変
換誤差を生じ、式(2)の関係を正確に保つにはR1，
R2，……Roの抵抗を精度良好なものとしなけれ
ばならぬからである。
式(2)の関係を書き直すと
１／Rk＝１／Rk+1＋１／Rk+2＋…＋１／Ro＋１／Ro…
(3) となる。
(3) となる。
但しｋは１（MSBに相当する）とｎ−１（ｎは
LSBに相当する）の間の任意の整数である。
LSBに相当する）の間の任意の整数である。
第４図は精度の良好なDACの特性を示す特性
図で、式(2)、式(3)においてｎ＝４の場合を示す。
第５図は精度の不良なDACの特性を示す特性図
の一例で、第４図の場合と同じくｎ＝４であり、
ｋ＝２、３では式(3)が成立し、ｋ＝１では １／R1＞（１／R3＋１／R3＋１／R4＋１／R4） …(4) であるためスイツチS1の切換によつてε1の誤差を
生じていることを示す。このような特性のデイジ
タルアナログ変換器は比較器及びSARと組合せ
てADCとして使用するときE07〜E08のアナログ
電圧入力のうち比較器の出力が１／R4に相当する値 以内にならずSARが決定されない場合があるの
で第３図に示すDAC３して使用できない。
図で、式(2)、式(3)においてｎ＝４の場合を示す。
第５図は精度の不良なDACの特性を示す特性図
の一例で、第４図の場合と同じくｎ＝４であり、
ｋ＝２、３では式(3)が成立し、ｋ＝１では １／R1＞（１／R3＋１／R3＋１／R4＋１／R4） …(4) であるためスイツチS1の切換によつてε1の誤差を
生じていることを示す。このような特性のデイジ
タルアナログ変換器は比較器及びSARと組合せ
てADCとして使用するときE07〜E08のアナログ
電圧入力のうち比較器の出力が１／R4に相当する値 以内にならずSARが決定されない場合があるの
で第３図に示すDAC３して使用できない。
第６図は精度の不良なDACの特性を示す特性
図の他の例で、第４図の場合と同じくｎ＝４であ
り、ｋ＝２、３では式(3)が成立し、ｋ＝１では １／R1＜（１／R2＋１／R3＋１／R4＋１／R4） …(5) であるためスイツチS1の切換によりε2の誤差を生
じた例を示す。この場合ダイナミツクレンジはε2
だけ減少し、かつEpyの範囲のアナログ信号電圧
に対しADCとして動作するときは、同一アナロ
グ信号電圧入力に対し異つた数値のデイジタル信
号を出力し得る。
図の他の例で、第４図の場合と同じくｎ＝４であ
り、ｋ＝２、３では式(3)が成立し、ｋ＝１では １／R1＜（１／R2＋１／R3＋１／R4＋１／R4） …(5) であるためスイツチS1の切換によりε2の誤差を生
じた例を示す。この場合ダイナミツクレンジはε2
だけ減少し、かつEpyの範囲のアナログ信号電圧
に対しADCとして動作するときは、同一アナロ
グ信号電圧入力に対し異つた数値のデイジタル信
号を出力し得る。
然しこの異つた数値のデイジタル信号を同一の
デイジタルアナログ変換器をDACとして用いて
再びアナログ信号電圧に変換すれば同一のアナロ
グ信号電圧を与えることは明らかであり、したが
つて第６図に示す特性のデイジタルアナログ変換
器は第３図のDAC３として用いることができる。
デイジタルアナログ変換器をDACとして用いて
再びアナログ信号電圧に変換すれば同一のアナロ
グ信号電圧を与えることは明らかであり、したが
つて第６図に示す特性のデイジタルアナログ変換
器は第３図のDAC３として用いることができる。
以上、第６図に示す例はｎ＝４でｋ＝２、３の
場合に式(3)が成立しｋ＝１の場合にのみ式(5)の関
係となる例を示したが、一般的にｎが任意の数値
であり１≦ｋ≦（ｎ−１）の範囲のいかなるｋの
値においても １／Rk≦（１／Rk+1＋１／Rk+2＋…＋１／Ro＋１／Ro
）…(6) が成立するような範囲の抵抗値を選んでおけば、
このようなデイジタルアナログ変換器を第３図の
DAC３として用いてアナログ信号電圧１１を歪
なく遅延させて遅延したアナログ信号電圧として
出力することができることは明らかである。
場合に式(3)が成立しｋ＝１の場合にのみ式(5)の関
係となる例を示したが、一般的にｎが任意の数値
であり１≦ｋ≦（ｎ−１）の範囲のいかなるｋの
値においても １／Rk≦（１／Rk+1＋１／Rk+2＋…＋１／Ro＋１／Ro
）…(6) が成立するような範囲の抵抗値を選んでおけば、
このようなデイジタルアナログ変換器を第３図の
DAC３として用いてアナログ信号電圧１１を歪
なく遅延させて遅延したアナログ信号電圧として
出力することができることは明らかである。
式(3)と式(6)とを比較すれば、式(6)を満足する抵
抗の方が式(3)を満足する抵抗より遥かに安価なも
のになることは明らかである。
抗の方が式(3)を満足する抵抗より遥かに安価なも
のになることは明らかである。
式(6)の条件を、このような抵抗を使用したデイ
ジタルアナログ変換器の特性の条件として述べる
と「数値の大きい方のデイジタル信号入力が数値
の小さい方のデイジタル信号入力と同一又はより
小さなアナログ電圧出力を与える領域が発生する
ことが特容されている」ことを意味する。但しこ
の場合「同一の判定」乃至「大小の比較」におい
てはLSBの１ビツトに対応するアナログ電圧以
内の誤差は無視されるとする。換言すれば、
ADCにおける量子化精度は充分に高く、第４図、
第５図、第６図において小丸で示した点が互に連
続して線で表すことができる場合が仮定されてい
るとする。このような仮定が成立する場合、式(6)
で示される条件はDACの特性としてたとえば第
７図に示す特性となる。
ジタルアナログ変換器の特性の条件として述べる
と「数値の大きい方のデイジタル信号入力が数値
の小さい方のデイジタル信号入力と同一又はより
小さなアナログ電圧出力を与える領域が発生する
ことが特容されている」ことを意味する。但しこ
の場合「同一の判定」乃至「大小の比較」におい
てはLSBの１ビツトに対応するアナログ電圧以
内の誤差は無視されるとする。換言すれば、
ADCにおける量子化精度は充分に高く、第４図、
第５図、第６図において小丸で示した点が互に連
続して線で表すことができる場合が仮定されてい
るとする。このような仮定が成立する場合、式(6)
で示される条件はDACの特性としてたとえば第
７図に示す特性となる。
この発明では抵抗Rkに要求される仕様を式(3)
の条件から式(6)の条件に低下してDACの製造原
価を低減し、しかも遅延装置としての性能は低下
することのないようにしたもので、式(6)の条件に
よつて定められる抵抗Rkを使用したデイジタル
アナログ変換器を第３図のDAC３として用い、
第３図の遅延装置の性能を低下することなく製造
原価を低減し得ることは以上の説明から明らかで
ある。
の条件から式(6)の条件に低下してDACの製造原
価を低減し、しかも遅延装置としての性能は低下
することのないようにしたもので、式(6)の条件に
よつて定められる抵抗Rkを使用したデイジタル
アナログ変換器を第３図のDAC３として用い、
第３図の遅延装置の性能を低下することなく製造
原価を低減し得ることは以上の説明から明らかで
ある。
第３図に示す実施例では説明の便宜のため
SAR５、セレクタ６，７等をハードウエアで構
成する例を示したが、これらの回路は実際にはプ
ロセツサを用いてプログラム制御によつて構成す
る場合が多い。
SAR５、セレクタ６，７等をハードウエアで構
成する例を示したが、これらの回路は実際にはプ
ロセツサを用いてプログラム制御によつて構成す
る場合が多い。
第８図はこの発明の他の実施例を示すブロツク
図で、第３図と同一符号は同一又は相当部分を示
し、１５はプロセツサ、１６はROM（読出し専
用メモリ）、１７はサンプルホールド回路である。
ROM１６内にはプロセツサ１５が実行するプロ
グラムが含まれている。このプログラムを読出し
て第３図のSAR５、セレクタ６，７について説
明した動作をプロセツサ１５が実行する。なお、
DAC３の出力はサンプルホールド回路１７を経
てDAC３出力の包絡線の形のアナログ信号とし
て出力される。
図で、第３図と同一符号は同一又は相当部分を示
し、１５はプロセツサ、１６はROM（読出し専
用メモリ）、１７はサンプルホールド回路である。
ROM１６内にはプロセツサ１５が実行するプロ
グラムが含まれている。このプログラムを読出し
て第３図のSAR５、セレクタ６，７について説
明した動作をプロセツサ１５が実行する。なお、
DAC３の出力はサンプルホールド回路１７を経
てDAC３出力の包絡線の形のアナログ信号とし
て出力される。
第９図はこの発明の更に他の実施例を示すブロ
ツク図で、第８図と同一符号は同一又は相当部分
を示し、１８はアイソレータ、１９はシリアルデ
ータ信号、２０はクロツク信号、２１はサンプル
信号、２２は比較器４の出力信号である。遅延装
置はその用途によつてはフローテイング電位を取
り扱うため、一般にはプロセツサ１５との間がア
イソレータ１８で絶縁される。アイソレータ１８
はホトカプラ等で構成され、DAC３への入力信
号はたとえばシリアルデータ信号１９とクロツク
信号２０とになる。
ツク図で、第８図と同一符号は同一又は相当部分
を示し、１８はアイソレータ、１９はシリアルデ
ータ信号、２０はクロツク信号、２１はサンプル
信号、２２は比較器４の出力信号である。遅延装
置はその用途によつてはフローテイング電位を取
り扱うため、一般にはプロセツサ１５との間がア
イソレータ１８で絶縁される。アイソレータ１８
はホトカプラ等で構成され、DAC３への入力信
号はたとえばシリアルデータ信号１９とクロツク
信号２０とになる。
第１図は遅延装置の一般構成を示すブロツク
図、第２図はデイジタルアナログ変換器の接続を
示す接続図、第３図はこの発明の一実施例を示す
ブロツク図、第４図は精度の良好なデイジタルア
ナログ変換器の特性を示す特性図、第５図は精度
の不良なデイジタルアナログ変換器の特性の一例
を示す特性図、第６図は精度の不良なデイジタル
アナログ変換器の特性の他の例を示す特性図、第
７図はこの発明に用いられるデイジタルアナログ
変換器の特性の一例を示す特性図、第８図はこの
発明の他の実施例を示すブロツク図、第９図はこ
の発明の更に他の実施例を示すブロツク図であ
る。 ２…RAM、３…DAC、４…比較器、５…
SAR、６…第１のセレクタ、７…第２のセレク
タ、１１…遅延の対象とするアナログ信号電圧、
１４…遅延したアナログ信号電圧。なお、各図中
同一符号は同一又は相当部分を示す。
図、第２図はデイジタルアナログ変換器の接続を
示す接続図、第３図はこの発明の一実施例を示す
ブロツク図、第４図は精度の良好なデイジタルア
ナログ変換器の特性を示す特性図、第５図は精度
の不良なデイジタルアナログ変換器の特性の一例
を示す特性図、第６図は精度の不良なデイジタル
アナログ変換器の特性の他の例を示す特性図、第
７図はこの発明に用いられるデイジタルアナログ
変換器の特性の一例を示す特性図、第８図はこの
発明の他の実施例を示すブロツク図、第９図はこ
の発明の更に他の実施例を示すブロツク図であ
る。 ２…RAM、３…DAC、４…比較器、５…
SAR、６…第１のセレクタ、７…第２のセレク
タ、１１…遅延の対象とするアナログ信号電圧、
１４…遅延したアナログ信号電圧。なお、各図中
同一符号は同一又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ アナログデイジタル変換とデイジタルアナロ
グ変換とに同一デイジタルアナログ変換器を時分
割使用する遅延装置において、 数値の大きい方のデイジタル信号入力が数値の
小さい方のデイジタル信号入力と同一又はより小
さなアナログ電圧出力を与える領域が発生するこ
とを許容して製造原価を低減したデイジタルアナ
ログ変換器と、 時分割切換により上記デイジタルアナログ変換
器に入力信号を供給する第１のセレクタと、 この第１のセレクタと同期して動作し上記時分
割切換の第１の位相においては上記デイジタルア
ナログ変換器のアナログ出力電圧を比較器の一方
の入力とし、上記時分割切換の第２の位相におい
ては上記アナログ出力電圧を遅延したアナログ信
号電圧として出力する第２のセレクタと、 遅延の対象とするアナログ信号電圧を上記比較
器の他方の入力とし比較器の比較結果を表す信号
を出力する手段と、 上記比較器の出力信号により逐次近似レジスタ
を制御し、この逐次近似レジスタの出力を上記第
１のセレクタを介して上記時分割切換の第１の位
相において上記デイジタルアナログ変換器の入力
信号とし、上記第１の位相の間は上記遅延の対象
とするアナログ信号電圧に対するアナログデイジ
タル変換装置を構成する手段と、 上記逐次近似レジスタに設定されるデイジタル
信号を入力し所定の遅延を与えるデイジタル遅延
回路と、 このデイジタル遅延回路の出力を上記第１のセ
レクタを介して上記第２の位相の間上記デイジタ
ルアナログ変換器の入力とする手段とを備えたこ
とを特徴とする遅延装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21273682A JPS59103417A (ja) | 1982-12-06 | 1982-12-06 | 遅延装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21273682A JPS59103417A (ja) | 1982-12-06 | 1982-12-06 | 遅延装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59103417A JPS59103417A (ja) | 1984-06-14 |
| JPS6366447B2 true JPS6366447B2 (ja) | 1988-12-20 |
Family
ID=16627578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21273682A Granted JPS59103417A (ja) | 1982-12-06 | 1982-12-06 | 遅延装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59103417A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4649740B2 (ja) * | 2001-01-12 | 2011-03-16 | パナソニック電工株式会社 | 電力変換装置 |
-
1982
- 1982-12-06 JP JP21273682A patent/JPS59103417A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59103417A (ja) | 1984-06-14 |
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