JPH0636312B2 - ワ−ド線フロ−ティング防止回路 - Google Patents
ワ−ド線フロ−ティング防止回路Info
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- JPH0636312B2 JPH0636312B2 JP62011616A JP1161687A JPH0636312B2 JP H0636312 B2 JPH0636312 B2 JP H0636312B2 JP 62011616 A JP62011616 A JP 62011616A JP 1161687 A JP1161687 A JP 1161687A JP H0636312 B2 JPH0636312 B2 JP H0636312B2
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Links
- 230000002265 prevention Effects 0.000 title description 5
- 239000003990 capacitor Substances 0.000 claims description 12
- 230000005669 field effect Effects 0.000 claims description 4
- 230000004913 activation Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はワード線フローティング防止回路、特に、ＭＯ
Ｓ型電界効果トランジスタによって構成された半導体メ
モリ回路におけるワード線フローティング防止回路に関
するものである。
Ｓ型電界効果トランジスタによって構成された半導体メ
モリ回路におけるワード線フローティング防止回路に関
するものである。
〔従来の技術〕 マルチアドレス方式を用いたダイナミック・ランダム・
アクセス・メモリ（ＤＲＡＭ）では、１チップに構成さ
れた多数のメモリセルのうち、任意の一つを識別するた
めのアドレス情報は、行アドレス起動信号▲▼と
列アドレス起動信号▲▼により起動される。
アクセス・メモリ（ＤＲＡＭ）では、１チップに構成さ
れた多数のメモリセルのうち、任意の一つを識別するた
めのアドレス情報は、行アドレス起動信号▲▼と
列アドレス起動信号▲▼により起動される。
このうち、行アドレス起動信号で起動された選択信号で
特定されるのがワード線であり、１トルンジスタ型のメ
モリセルを用いた回路において、このワード線には、メ
モリセルに接続されたスイッチングＭＯＳ型電界効果ト
ランジスタのゲートが接続される。そして選択されたワ
ード線を電源電圧側レベル、あるいはそれ以上のレベル
に上げることによりこのスイッチングＭＯＳＦＥＴをオ
ンさせ、メモリセルに記憶された情報をビット線に伝達
する。
特定されるのがワード線であり、１トルンジスタ型のメ
モリセルを用いた回路において、このワード線には、メ
モリセルに接続されたスイッチングＭＯＳ型電界効果ト
ランジスタのゲートが接続される。そして選択されたワ
ード線を電源電圧側レベル、あるいはそれ以上のレベル
に上げることによりこのスイッチングＭＯＳＦＥＴをオ
ンさせ、メモリセルに記憶された情報をビット線に伝達
する。
この時、非選択のワード線は過渡的にフローティングレ
ベルであり、クロストーク等の雑音により、チャージア
ップする可能性があるため防止回路が必要になる。
ベルであり、クロストーク等の雑音により、チャージア
ップする可能性があるため防止回路が必要になる。
第２図は、上記のチャージアップを防止するため従来の
回路図を示す。
回路図を示す。
第２図において、ＮＯＲ式アドレスデコーダドライバ回
路５（以下デコーダと記す）は、アドレス情報を解読し
てワード線Ｗを指定し、ワード線駆動用電圧供給回路
（以下電圧供給回路と記す）６はデコーダ５と対に設け
られる。また、ＭＯＳＦＥＴ Ｑ５とＱ６はワード線Ｗ
毎に設けられる。
路５（以下デコーダと記す）は、アドレス情報を解読し
てワード線Ｗを指定し、ワード線駆動用電圧供給回路
（以下電圧供給回路と記す）６はデコーダ５と対に設け
られる。また、ＭＯＳＦＥＴ Ｑ５とＱ６はワード線Ｗ
毎に設けられる。
デコーダ５は、行アドレス起動信号▲▼が起動さ
れてアクティブ時になると、ハイレベル（電源電圧側レ
ベル）を出力し、また、スタンバイ時においては、デコ
ーダ５の全出力はハイレベルにリセットされる。
れてアクティブ時になると、ハイレベル（電源電圧側レ
ベル）を出力し、また、スタンバイ時においては、デコ
ーダ５の全出力はハイレベルにリセットされる。
このデコーダ５の出力はＮチャンネルのＭＯＳＦＥＴ
Ｑ５を介してワード線９を駆動するＭＯＳＦＥＴ Ｑ６
のゲートに印加される。ＭＯＳＦＥＴ Ｑ６はソースフ
ォロワＮチャンネルのＭＯＳであり、そのドレインは電
圧供給回路６に接続されており、ゲートはＭＯＳＦＥＴ
Ｑ５のソースに接続されている。
Ｑ５を介してワード線９を駆動するＭＯＳＦＥＴ Ｑ６
のゲートに印加される。ＭＯＳＦＥＴ Ｑ６はソースフ
ォロワＮチャンネルのＭＯＳであり、そのドレインは電
圧供給回路６に接続されており、ゲートはＭＯＳＦＥＴ
Ｑ５のソースに接続されている。
アクティブ時において、デコーダ５によって選択された
ＭＯＳＦＥＴ Ｑ５の出力は、対応するＭＯＳＦＥＴ
Ｑ６をオン状態にし、オン状態となったＭＯＳＦＥＴ
Ｑ６のソースに接続されているワード線Ｗだけがハイレ
ベルになって選択される。
ＭＯＳＦＥＴ Ｑ５の出力は、対応するＭＯＳＦＥＴ
Ｑ６をオン状態にし、オン状態となったＭＯＳＦＥＴ
Ｑ６のソースに接続されているワード線Ｗだけがハイレ
ベルになって選択される。
また、リセット時においては、全ワード線は、ＭＯＳＦ
ＥＴ Ｑ６がオンしているため、それぞれのＭＯＳＦＥ
Ｔ Ｑ６を通して電圧供給回路６によりアース電位に保
たれている。
ＥＴ Ｑ６がオンしているため、それぞれのＭＯＳＦＥ
Ｔ Ｑ６を通して電圧供給回路６によりアース電位に保
たれている。
７は１トランジスタ型のメモリセルであり、Ｎチャンネ
ル型のＭＯＳＦＥＴ Ｑ７と記憶用容量Ｃ２とで構成さ
れている。各メモリセル７の記憶用容量Ｃ２の対極は、
低電圧供給回路９の出力節点と接続されており低電位に
保たれている。
ル型のＭＯＳＦＥＴ Ｑ７と記憶用容量Ｃ２とで構成さ
れている。各メモリセル７の記憶用容量Ｃ２の対極は、
低電圧供給回路９の出力節点と接続されており低電位に
保たれている。
Ｎチャンネル型のＭＯＳＦＥＴ Ｑ８は、ワード線Ｗと
アースとの間に設けられており、フローティング状態に
あるワード線Ｗのクロストーク等の雑音によるチャージ
アップを防止するためのものである。
アースとの間に設けられており、フローティング状態に
あるワード線Ｗのクロストーク等の雑音によるチャージ
アップを防止するためのものである。
ＭＯＳＦＥＴ Ｑ８はすべてのワード線Ｗに１つずつ取
り付けられており、そのゲートには低電圧供給回路８に
よって形成された閾値電圧以上の低電圧が印加されてい
る。したがって、ＭＯＳＦＥＴ Ｑ８は常時ＯＮ状態に
あるため、非選択ワード線がフローティングになるのを
完全に防止できる。
り付けられており、そのゲートには低電圧供給回路８に
よって形成された閾値電圧以上の低電圧が印加されてい
る。したがって、ＭＯＳＦＥＴ Ｑ８は常時ＯＮ状態に
あるため、非選択ワード線がフローティングになるのを
完全に防止できる。
しかし、選択ワード線においても同様であるため、ＭＯ
ＳＦＥＴ Ｑ６とＱ８が共にオン状態で電圧供給回路６
による電源電圧の供給をワード線Ｗが受けるため、いわ
ゆるオン−オン電流がアクティブ期間中流れる事にな
り、ワード線Ｗの電位降下をまねくおそれがある。そこ
で、ＭＯＳＦＥＴ Ｑ８のサイズをＭＯＳＦＥＴ Ｑ６
に較べ大幅に小さくしかつ低電圧供給回路８によって電
源とアース線の中間電圧をそのゲートに印加する事によ
りＭＯＳＦＥＴ Ｑ８の能力を大幅にダウンさせて上記
ワード線Ｗの電圧降下を抑制している。
ＳＦＥＴ Ｑ６とＱ８が共にオン状態で電圧供給回路６
による電源電圧の供給をワード線Ｗが受けるため、いわ
ゆるオン−オン電流がアクティブ期間中流れる事にな
り、ワード線Ｗの電位降下をまねくおそれがある。そこ
で、ＭＯＳＦＥＴ Ｑ８のサイズをＭＯＳＦＥＴ Ｑ６
に較べ大幅に小さくしかつ低電圧供給回路８によって電
源とアース線の中間電圧をそのゲートに印加する事によ
りＭＯＳＦＥＴ Ｑ８の能力を大幅にダウンさせて上記
ワード線Ｗの電圧降下を抑制している。
以上説明したように、ワード線Ｗとアース線との間に、
常時オン状態のＭＯＳＦＥＴ Ｑ８を設けて放電経路を
構成される事により、非選択ワード線のチャージアップ
が完全に防止されるため誤動作を確実に防ぐ事ができ
る。
常時オン状態のＭＯＳＦＥＴ Ｑ８を設けて放電経路を
構成される事により、非選択ワード線のチャージアップ
が完全に防止されるため誤動作を確実に防ぐ事ができ
る。
上述した従来の構成においては、メモリセルの記憶用容
量の対極を低電位に固定させるための低電圧供給回路と
ワード線フローティング防止用に取り付けられたトラン
ジスタのゲートに印加するための低電圧供給回路との２
つの低電圧供給回路が必要であった。そのため素子数が
増加しかつ別々のとがった配線が二本必要であるため、
マスクレイアウトの作成上不便な点があるという欠点が
ある。
量の対極を低電位に固定させるための低電圧供給回路と
ワード線フローティング防止用に取り付けられたトラン
ジスタのゲートに印加するための低電圧供給回路との２
つの低電圧供給回路が必要であった。そのため素子数が
増加しかつ別々のとがった配線が二本必要であるため、
マスクレイアウトの作成上不便な点があるという欠点が
ある。
前者の低電圧供給回路はアース線にすれば上記の欠点は
解消するが、メモリの大容量化に伴なう素子数の増加、
従って各素子の微細化が進んだため、各素子の耐圧限度
が低下してきているので、メモリセルの記憶用容量の対
極は電源と接地の中間電位にする事により、記憶用容量
の電位変化を小さくする必要性があり、したがって、メ
モリセルの記憶用容量の対極を電源と接地の中間電位に
するための低電圧供給回路は必要なのである。
解消するが、メモリの大容量化に伴なう素子数の増加、
従って各素子の微細化が進んだため、各素子の耐圧限度
が低下してきているので、メモリセルの記憶用容量の対
極は電源と接地の中間電位にする事により、記憶用容量
の電位変化を小さくする必要性があり、したがって、メ
モリセルの記憶用容量の対極を電源と接地の中間電位に
するための低電圧供給回路は必要なのである。
上述した従来のワード線フローティング防止回路に対
し、本発明は、メモリセルの記憶用容量の対極と、ワー
ド線とアースとの間に設けられたＭＯＳＦＥＴのゲート
とを接続し、その節点を電源とアース電位との中間電位
に保つ中間電圧供給回路の出力接点に接続するという独
創的内容を有する。
し、本発明は、メモリセルの記憶用容量の対極と、ワー
ド線とアースとの間に設けられたＭＯＳＦＥＴのゲート
とを接続し、その節点を電源とアース電位との中間電位
に保つ中間電圧供給回路の出力接点に接続するという独
創的内容を有する。
本発明の回路は、ドレインがワード線、ソースがアース
にそれぞれ接続されゲートが電源とアースの電位の中間
電位に保持されかつワード線駆動用トランジスタより能
力を低く抑えた電界効果トランジスタをワード線毎に設
け、メモリセルの記憶用容量の非駆動側の対極を上記中
間電位に接続した事を特徴とする。
にそれぞれ接続されゲートが電源とアースの電位の中間
電位に保持されかつワード線駆動用トランジスタより能
力を低く抑えた電界効果トランジスタをワード線毎に設
け、メモリセルの記憶用容量の非駆動側の対極を上記中
間電位に接続した事を特徴とする。
次に図面を参照して本発明を詳細に説明する。
第１図は本発明の一実施例の回路図である。
３は、１トランジスタ型のメモリセルであり、Ｑ３はＮ
チャンネル型のＭＯＳＦＥＴ Ｃ１は記憶用容量を表わ
す。ＭＯＳＦＥＴ Ｑ３のゲートはワード線Ｗに接続さ
れており、ソースはディジット線Ｂに接続され、ドレイ
ンは記憶用容量Ｃ１と接続されている。
チャンネル型のＭＯＳＦＥＴ Ｃ１は記憶用容量を表わ
す。ＭＯＳＦＥＴ Ｑ３のゲートはワード線Ｗに接続さ
れており、ソースはディジット線Ｂに接続され、ドレイ
ンは記憶用容量Ｃ１と接続されている。
また、記憶用容量Ｃ１の対極は、残りのすべてのメモリ
セルの記憶用容量の対極と接続されており、この接点
は、ソースがワード線Ｗと接続され、ドレインが接地さ
れているＮチャンネル型のＭＯＳＦＥＴ Ｑ４のゲート
と接続されかつ電源と接地の中間電位を供給する中間電
圧供給回路４の出力接点と接続されている。
セルの記憶用容量の対極と接続されており、この接点
は、ソースがワード線Ｗと接続され、ドレインが接地さ
れているＮチャンネル型のＭＯＳＦＥＴ Ｑ４のゲート
と接続されかつ電源と接地の中間電位を供給する中間電
圧供給回路４の出力接点と接続されている。
ＭＯＳＦＥＴ Ｑ４は、各ワード線にそれぞれ設けられ
ている。つまり、各メモリセル３の記憶用容量Ｃ１の対
極と、各ワード線とアース線とアースの間に設けられた
ＭＯＳＦＥＴ Ｑ４のゲートはすべて接続され、その接
点は中間電圧供給回路４の出力節点と接続される事によ
り、電源とアースとの中間電位に保たれている。
ている。つまり、各メモリセル３の記憶用容量Ｃ１の対
極と、各ワード線とアース線とアースの間に設けられた
ＭＯＳＦＥＴ Ｑ４のゲートはすべて接続され、その接
点は中間電圧供給回路４の出力節点と接続される事によ
り、電源とアースとの中間電位に保たれている。
次に、デコーダ１と、電圧供給回路２と、ゲートにＭＯ
ＳＦＥＴ Ｑ１を介してデコーダ１の出力電圧が印加さ
れまた、ソースは電圧供給回路２の出力節点が接続さ
れ、ドレインにはワード線Ｗが接続されているソースフ
ォロワＮチャンネル型のＭＯＳＦＥＴ Ｑ２を交えて、
この実施例の動作を以下に説明する。
ＳＦＥＴ Ｑ１を介してデコーダ１の出力電圧が印加さ
れまた、ソースは電圧供給回路２の出力節点が接続さ
れ、ドレインにはワード線Ｗが接続されているソースフ
ォロワＮチャンネル型のＭＯＳＦＥＴ Ｑ２を交えて、
この実施例の動作を以下に説明する。
メモリチップがスタンバイ時は、すべてのデコーダ１は
それぞれのＭＯＳＦＥＴ Ｑ２のゲートにハイレベルを
印加しているが、アクティブ期間に入ると選択されたデ
コーダのみ出力はハイレベルを維持し、他の非選択のデ
コーダの出力はハイレベルからローレベル（接地電圧側
レベル）になる。つまり選択されたＭＯＳＦＥＴ Ｑ２
はオン状態のままであり、非選択のＭＯＳＦＥＴ Ｑ２
はオフ状態となる。
それぞれのＭＯＳＦＥＴ Ｑ２のゲートにハイレベルを
印加しているが、アクティブ期間に入ると選択されたデ
コーダのみ出力はハイレベルを維持し、他の非選択のデ
コーダの出力はハイレベルからローレベル（接地電圧側
レベル）になる。つまり選択されたＭＯＳＦＥＴ Ｑ２
はオン状態のままであり、非選択のＭＯＳＦＥＴ Ｑ２
はオフ状態となる。
その後、電圧供給回路２の出力がローレベルからハイレ
ベルになると、選択されているＭＯＳＦＥＴ Ｑ２はオ
ン状態であるため、選択ワード線Ｗはローレベルからハ
イレベルにもち上げられるが、ワード線Ｗとアースとの
間に設けられたＭＯＳＦＥＴ Ｑ４もオン状態であるた
め、これら２つのＭＯＳＦＥＴはいわゆるオン−オン状
態のまま、選択ワード線Ｗをハイレベルに持ち上げる事
になる。
ベルになると、選択されているＭＯＳＦＥＴ Ｑ２はオ
ン状態であるため、選択ワード線Ｗはローレベルからハ
イレベルにもち上げられるが、ワード線Ｗとアースとの
間に設けられたＭＯＳＦＥＴ Ｑ４もオン状態であるた
め、これら２つのＭＯＳＦＥＴはいわゆるオン−オン状
態のまま、選択ワード線Ｗをハイレベルに持ち上げる事
になる。
しかしながらＭＯＳＦＥＴ Ｑ４のサイズは、ＭＯＳＦ
ＥＴ Ｑ２の比べて大幅に小さくかつ中間電圧供給回路
４によって、電源とアースの中間電位がゲートに印加さ
れているのでその能力は大幅に抑えられているため、選
択ワード線Ｗはハイレベルを維持する事ができる。
ＥＴ Ｑ２の比べて大幅に小さくかつ中間電圧供給回路
４によって、電源とアースの中間電位がゲートに印加さ
れているのでその能力は大幅に抑えられているため、選
択ワード線Ｗはハイレベルを維持する事ができる。
このとき、非選択のワード線ＷはＭＯＳＦＥＴ Ｑ２が
オフしているが、ＭＯＳＦＥＴ Ｑ４がオンしているた
め、フローティングにはならず、アースレベルに抑えら
れており、クロストーク等の雑音によるチャージアップ
を完全に防止しており、誤動作を確実に防ぐことができ
る。また、メモリセル３の記憶用容量Ｃ１の対極も同じ
中間電圧供給回路４に接続されているため、この記憶用
容量Ｃ１の両極間の電位変動が少なく、素子の微細化に
ともなう耐圧劣化による素子の破壊を防ぐ事ができる。
オフしているが、ＭＯＳＦＥＴ Ｑ４がオンしているた
め、フローティングにはならず、アースレベルに抑えら
れており、クロストーク等の雑音によるチャージアップ
を完全に防止しており、誤動作を確実に防ぐことができ
る。また、メモリセル３の記憶用容量Ｃ１の対極も同じ
中間電圧供給回路４に接続されているため、この記憶用
容量Ｃ１の両極間の電位変動が少なく、素子の微細化に
ともなう耐圧劣化による素子の破壊を防ぐ事ができる。
本発明は、素子の微細化の進展に伴って、従来の２つの
低電圧の差が狭ってきたことをとらえて、以上に説明し
たような構成を採用することにより、従来は２つが必要
であった低電圧発生回路の代りに、電源と接地との中間
電位を発生する中間電圧発生回路一つでよいことになる
ため、素子数が減少し、従って配線が減少したのでマス
クレイアウト作成上便利になった。
低電圧の差が狭ってきたことをとらえて、以上に説明し
たような構成を採用することにより、従来は２つが必要
であった低電圧発生回路の代りに、電源と接地との中間
電位を発生する中間電圧発生回路一つでよいことになる
ため、素子数が減少し、従って配線が減少したのでマス
クレイアウト作成上便利になった。
第１図は本発明の一実施例を示し、第２図は従来例を示
す。 Ｑ１〜Ｑ８……Ｎチャンネル型トランジスタ（ＭＯＳＦ
ＥＴ）、Ｃ１，Ｃ２……記憶用容量、Ｎ１，Ｎ１……節
点、１，５……ＮＯＲ式アドレスデコーダドライバ回路
（デコーダ）、２，６……ワード線駆動用電圧供給回路
（電圧供給回路）、３，７……メモリセル、４……中間
電圧供給回路、８，９……低電圧供給回路。
す。 Ｑ１〜Ｑ８……Ｎチャンネル型トランジスタ（ＭＯＳＦ
ＥＴ）、Ｃ１，Ｃ２……記憶用容量、Ｎ１，Ｎ１……節
点、１，５……ＮＯＲ式アドレスデコーダドライバ回路
（デコーダ）、２，６……ワード線駆動用電圧供給回路
（電圧供給回路）、３，７……メモリセル、４……中間
電圧供給回路、８，９……低電圧供給回路。
Claims (1)
- 【請求項１】ドレインがワード線、ソースがアースにそ
れぞれ接続されゲートが電源とアースの電位の中間電位
に保持されかつワード線駆動用トランジスタより能力を
低く抑えた電界効果トランジスタを前記ワード線毎に設
け、メモリセルの記憶用容量の非駆動側の対極を前記中
間電位に接続した事を特徴とするワード線フローティン
グ防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62011616A JPH0636312B2 (ja) | 1987-01-20 | 1987-01-20 | ワ−ド線フロ−ティング防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62011616A JPH0636312B2 (ja) | 1987-01-20 | 1987-01-20 | ワ−ド線フロ−ティング防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63179495A JPS63179495A (ja) | 1988-07-23 |
| JPH0636312B2 true JPH0636312B2 (ja) | 1994-05-11 |
Family
ID=11782851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62011616A Expired - Lifetime JPH0636312B2 (ja) | 1987-01-20 | 1987-01-20 | ワ−ド線フロ−ティング防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0636312B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010494A (ja) * | 1983-06-29 | 1985-01-19 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6122498A (ja) * | 1984-07-10 | 1986-01-31 | Mitsubishi Electric Corp | 半導体集積メモリ |
-
1987
- 1987-01-20 JP JP62011616A patent/JPH0636312B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63179495A (ja) | 1988-07-23 |
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