JPH0636573A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0636573A JPH0636573A JP4195637A JP19563792A JPH0636573A JP H0636573 A JPH0636573 A JP H0636573A JP 4195637 A JP4195637 A JP 4195637A JP 19563792 A JP19563792 A JP 19563792A JP H0636573 A JPH0636573 A JP H0636573A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- node
- circuit
- potential
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000006243 chemical reaction Methods 0.000 claims description 7
- 239000003990 capacitor Substances 0.000 claims description 4
- 230000001902 propagating effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 14
- 230000000694 effects Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 大容量の負荷を駆動する遅延時間を速くす
る。 【構成】 コンデンサＣ１と一方向素子Ｄ１、Ｄ２とに
よって構成されたレベル変換回路と、Ｐ型ＭＯＳトラン
ジスタＭ１とＮ型ＭＯＳトランジスタＭ２により構成さ
れたレベル変換回路により、電源電圧以上の振幅をもっ
た信号を発生し、次段の回路の駆動能力を上げたり、ま
た出力波形のなまりによる次段の回路の信号伝播時間の
遅れを阻止する。
る。 【構成】 コンデンサＣ１と一方向素子Ｄ１、Ｄ２とに
よって構成されたレベル変換回路と、Ｐ型ＭＯＳトラン
ジスタＭ１とＮ型ＭＯＳトランジスタＭ２により構成さ
れたレベル変換回路により、電源電圧以上の振幅をもっ
た信号を発生し、次段の回路の駆動能力を上げたり、ま
た出力波形のなまりによる次段の回路の信号伝播時間の
遅れを阻止する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関
し、特に、大容量負荷を高速に駆動する大容量駆動回路
に関する。
し、特に、大容量負荷を高速に駆動する大容量駆動回路
に関する。
【０００２】
【従来の技術】従来の代表的な半導体集積回路の大容量
負荷駆動回路を図６、図８に示す。
負荷駆動回路を図６、図８に示す。
【０００３】図６はＣＭＯＳ回路での大容量負荷駆動回
路であり、図中の数字は各ＭＯＳトランジスタのゲート
幅（μｍ）を示す。
路であり、図中の数字は各ＭＯＳトランジスタのゲート
幅（μｍ）を示す。
【０００４】Ｐ型ＭＯＳトランジスタ（以下ＰＭＯＳと
略記する）Ｍ３１は、ソース端子が電圧源端子Ｔ３１に
接続され、ゲート端子は入力端子ＩＮに、ドレイン端子
はＮ型ＭＯＳトランジスタ（以下ＮＭＯＳと略記する）
Ｍ３２のドレイン端子及び次段のインバータのＰＭＯＳ
Ｍ３３のゲート端子とＮＭＯＳ Ｍ３４のゲート端子
に接続され、ＮＭＯＳ Ｍ３２のゲート端子は入力端子
ＩＮに、ソース端子は電圧源端子Ｔ３２にそれぞれ接続
されている。
略記する）Ｍ３１は、ソース端子が電圧源端子Ｔ３１に
接続され、ゲート端子は入力端子ＩＮに、ドレイン端子
はＮ型ＭＯＳトランジスタ（以下ＮＭＯＳと略記する）
Ｍ３２のドレイン端子及び次段のインバータのＰＭＯＳ
Ｍ３３のゲート端子とＮＭＯＳ Ｍ３４のゲート端子
に接続され、ＮＭＯＳ Ｍ３２のゲート端子は入力端子
ＩＮに、ソース端子は電圧源端子Ｔ３２にそれぞれ接続
されている。
【０００５】ＰＭＯＳ Ｍ３３のソース端子は電圧源端
子Ｔ３１に、ドレイン端子はＮＭＯＳ Ｍ３４のドレイ
ン端子及び次段のインバータのＰＭＯＳ Ｍ３５、ＮＭ
ＯＳＭ３６のゲート端子に接続されている。ＮＭＯＳ
Ｍ３４のソース端子は電圧源端子Ｔ３２に接続され、Ｐ
ＭＯＳ Ｍ３５のソース端子は電圧源端子Ｔ３１に、ド
レイン端子は出力端子ＯＵＴ及びＮＭＯＳ Ｍ３６のド
レイン端子に、ＮＭＯＳ Ｍ３６のソース端子は電圧源
端子Ｔ３２にそれぞれ接続されている。
子Ｔ３１に、ドレイン端子はＮＭＯＳ Ｍ３４のドレイ
ン端子及び次段のインバータのＰＭＯＳ Ｍ３５、ＮＭ
ＯＳＭ３６のゲート端子に接続されている。ＮＭＯＳ
Ｍ３４のソース端子は電圧源端子Ｔ３２に接続され、Ｐ
ＭＯＳ Ｍ３５のソース端子は電圧源端子Ｔ３１に、ド
レイン端子は出力端子ＯＵＴ及びＮＭＯＳ Ｍ３６のド
レイン端子に、ＮＭＯＳ Ｍ３６のソース端子は電圧源
端子Ｔ３２にそれぞれ接続されている。
【０００６】このようにＭＯＳトランジスタで論理回路
を構成した場合には、ＭＯＳトランジスタは、その伝達
コンダクタンス（ゲート幅に比例）が通常の論理回路を
構成のゲート幅では、小さいために、電流駆動能力が小
さく、大容量の負荷を高速に動作することが困難になる
ようにトランジスタサイズを次段になるに従って大きく
したインバータ回路をカスケード接続して構成するよう
にしている。
を構成した場合には、ＭＯＳトランジスタは、その伝達
コンダクタンス（ゲート幅に比例）が通常の論理回路を
構成のゲート幅では、小さいために、電流駆動能力が小
さく、大容量の負荷を高速に動作することが困難になる
ようにトランジスタサイズを次段になるに従って大きく
したインバータ回路をカスケード接続して構成するよう
にしている。
【０００７】次にＢｉＣＭＯＳ回路での大容量負荷駆動
回路の例を示す。
回路の例を示す。
【０００８】図７は、通常の論理回路を構成する中のイ
ンバータ回路である。
ンバータ回路である。
【０００９】ＰＭＯＳ Ｍ４１はソース端子が電圧源端
子Ｔ４１に、ドレイン端子はＮＭＯＳ Ｍ４２のドレイ
ン端子及びＮＰＮバイポーラトランジスタ（以下ＮＰＮ
Ｔｒと略記する）のベースに、ゲート端子は入力端子
ＩＮ及びＮＭＯＳ Ｍ４２のゲート端子、ＮＭＯＳ Ｍ
４３のゲート端子にそれぞれ接続されている。ＮＭＯＳ
Ｍ４２のソース端子は電圧源端子Ｔ４２に、ＮＭＯＳ
Ｍ４３のドレイン端子は出力端子ＯＵＴ及びＮＰＮ
Ｔｒ Ｑ４１のエミッタ端子、ＮＰＮ ＴｒＱ４２のコ
レクタ端子にそれぞれ接続され、ソース端子は抵抗Ｒ４
１を介して電圧源端子Ｔ４２及びＮＰＮ Ｔｒ Ｑ４２
のベース端子に接続されている。ＮＰＮ Ｔｒ Ｑ４１
のコレクタ端子は電圧源端子Ｔ４１に、ＮＰＮ Ｔｒ
Ｑ４２のエミッタ端子は電圧源端子Ｔ４２にそれぞれ接
続されている。
子Ｔ４１に、ドレイン端子はＮＭＯＳ Ｍ４２のドレイ
ン端子及びＮＰＮバイポーラトランジスタ（以下ＮＰＮ
Ｔｒと略記する）のベースに、ゲート端子は入力端子
ＩＮ及びＮＭＯＳ Ｍ４２のゲート端子、ＮＭＯＳ Ｍ
４３のゲート端子にそれぞれ接続されている。ＮＭＯＳ
Ｍ４２のソース端子は電圧源端子Ｔ４２に、ＮＭＯＳ
Ｍ４３のドレイン端子は出力端子ＯＵＴ及びＮＰＮ
Ｔｒ Ｑ４１のエミッタ端子、ＮＰＮ ＴｒＱ４２のコ
レクタ端子にそれぞれ接続され、ソース端子は抵抗Ｒ４
１を介して電圧源端子Ｔ４２及びＮＰＮ Ｔｒ Ｑ４２
のベース端子に接続されている。ＮＰＮ Ｔｒ Ｑ４１
のコレクタ端子は電圧源端子Ｔ４１に、ＮＰＮ Ｔｒ
Ｑ４２のエミッタ端子は電圧源端子Ｔ４２にそれぞれ接
続されている。
【００１０】上記図７で説明したＢｉＣＭＯＳインバー
タ回路を、図８で示すように、ＢｉＣＭＯＳインバータ
回路Ｃ５１を１段目１個でその入力端子が大容量負荷駆
動回路の入力端子ＩＮになり、出力端子は次段のＢｉＣ
ＭＯＳインバータ３個の入力端子に、次段の３個の出力
端子は３段目のＢｉＣＭＯＳインバータ７個の入力端子
に、３段目の７個の出力端子は大容量負荷駆動回路の出
力端子ＯＵＴとなる構成にしている。
タ回路を、図８で示すように、ＢｉＣＭＯＳインバータ
回路Ｃ５１を１段目１個でその入力端子が大容量負荷駆
動回路の入力端子ＩＮになり、出力端子は次段のＢｉＣ
ＭＯＳインバータ３個の入力端子に、次段の３個の出力
端子は３段目のＢｉＣＭＯＳインバータ７個の入力端子
に、３段目の７個の出力端子は大容量負荷駆動回路の出
力端子ＯＵＴとなる構成にしている。
【００１１】
【発明が解決しようとする課題】しかしながら、叙上の
従来における半導体集積回路の高負荷駆動回路では、Ｃ
ＭＯＳ回路、ＢｉＣＭＯＳ回路共にインバータ回路を数
段直列に接続するために、入力信号に対する出力信号の
遅延が大きくなる。
従来における半導体集積回路の高負荷駆動回路では、Ｃ
ＭＯＳ回路、ＢｉＣＭＯＳ回路共にインバータ回路を数
段直列に接続するために、入力信号に対する出力信号の
遅延が大きくなる。
【００１２】またこのような高負荷駆動回路では、出力
が高負荷でかつその駆動する回路までの配線が長いこと
が多く、このために、出力波形の形状がかなりなまって
きて、このなまりによる次段の回路の遅れ、また次段の
回路の入力スレッシュホールド電位のばらつきにより、
次段の回路の遅延時間もばらついてしまうというような
課題があった。
が高負荷でかつその駆動する回路までの配線が長いこと
が多く、このために、出力波形の形状がかなりなまって
きて、このなまりによる次段の回路の遅れ、また次段の
回路の入力スレッシュホールド電位のばらつきにより、
次段の回路の遅延時間もばらついてしまうというような
課題があった。
【００１３】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規な半導体
集積回路を提供することにある。
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規な半導体
集積回路を提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成する為
に、本発明に係る半導体集積回路は、コンデンサと一方
向素子とによって構成され電位を押し上げるレベル変換
回路と、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジ
スタにより構成され前記レベル変換回路により電位を押
し上げられた信号の低電位側を接地電位にする振幅変換
回路とを備えて構成される。
に、本発明に係る半導体集積回路は、コンデンサと一方
向素子とによって構成され電位を押し上げるレベル変換
回路と、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジ
スタにより構成され前記レベル変換回路により電位を押
し上げられた信号の低電位側を接地電位にする振幅変換
回路とを備えて構成される。
【００１５】
【実施例】次に本発明をその好ましい各実施例について
図面を参照して具体的に説明する。
図面を参照して具体的に説明する。
【００１６】図１は本発明による第１の一実施例を示す
回路構成図である。また図２はその波形図である。
回路構成図である。また図２はその波形図である。
【００１７】図１を参照するに、参照符号１は本発明の
大容量負荷駆動回路を示し、その回路構成は、入力端子
ＩＮがコンデンサＣ１及びインバータ回路Ｉ１、Ｉ２の
入力に接続され、コンデンサＣ１の入力と反対側の端子
は一方向素子であるダイオードＤ１のカソードとダイオ
ードＤ２のアノードとＰＭＯＳ Ｍ１のウェル電極に接
続され、ダイオードＤ１のアノードは例えば＋５Ｖの電
圧源端子Ｔ１に接続され、ダイオードＤ２のカソードは
ＰＭＯＳ Ｍ１のソース端子に接続され、ＰＭＯＳ Ｍ
１のドレイン端子は出力負荷駆動インバータＩ３及びＮ
ＭＯＳ Ｍ２のドレイン端子に、ＮＭＯＳ Ｍ２のソー
ス端子は例えば０Ｖの電圧源端子Ｔ２に接続され、ウェ
ル電極も０Ｖの電圧源端子Ｔ２に接続され、ＰＭＯＳ
Ｍ１とＮＭＯＳ Ｍ２のゲート端子はそれぞれ大容量負
荷駆動回路１の入力端子ＩＮからインバータＩ１、Ｉ２
を介して接続されており、出力負荷駆動インバータＩ３
の出力は大容量負荷駆動回路１の出力端子ＯＵＴとなっ
ている。大容量負荷駆動回路１の出力負荷として、任意
のブロック（ＢＬＯＣＫ）２とそのブロックまでの配線
３が接続されている。
大容量負荷駆動回路を示し、その回路構成は、入力端子
ＩＮがコンデンサＣ１及びインバータ回路Ｉ１、Ｉ２の
入力に接続され、コンデンサＣ１の入力と反対側の端子
は一方向素子であるダイオードＤ１のカソードとダイオ
ードＤ２のアノードとＰＭＯＳ Ｍ１のウェル電極に接
続され、ダイオードＤ１のアノードは例えば＋５Ｖの電
圧源端子Ｔ１に接続され、ダイオードＤ２のカソードは
ＰＭＯＳ Ｍ１のソース端子に接続され、ＰＭＯＳ Ｍ
１のドレイン端子は出力負荷駆動インバータＩ３及びＮ
ＭＯＳ Ｍ２のドレイン端子に、ＮＭＯＳ Ｍ２のソー
ス端子は例えば０Ｖの電圧源端子Ｔ２に接続され、ウェ
ル電極も０Ｖの電圧源端子Ｔ２に接続され、ＰＭＯＳ
Ｍ１とＮＭＯＳ Ｍ２のゲート端子はそれぞれ大容量負
荷駆動回路１の入力端子ＩＮからインバータＩ１、Ｉ２
を介して接続されており、出力負荷駆動インバータＩ３
の出力は大容量負荷駆動回路１の出力端子ＯＵＴとなっ
ている。大容量負荷駆動回路１の出力負荷として、任意
のブロック（ＢＬＯＣＫ）２とそのブロックまでの配線
３が接続されている。
【００１８】次に回路動作について図２を用いて説明す
る。入力端子ＩＮに０Ｖが与えられている時には、Ｂの
ノードは電圧源端子Ｔ１電位５ＶからダイオードＤ１の
Ｖｆ１段分下がった約４．８Ｖになっており、入力端子
ＩＮが０Ｖから５Ｖに変化すると、ノードＢの電位は最
高で＋５Ｖ押し上げられる。この電位はノードＡにつく
容量値で調整可能であり、図２では入力波形がＩＮ、ノ
ードＢがＢで示されている。
る。入力端子ＩＮに０Ｖが与えられている時には、Ｂの
ノードは電圧源端子Ｔ１電位５ＶからダイオードＤ１の
Ｖｆ１段分下がった約４．８Ｖになっており、入力端子
ＩＮが０Ｖから５Ｖに変化すると、ノードＢの電位は最
高で＋５Ｖ押し上げられる。この電位はノードＡにつく
容量値で調整可能であり、図２では入力波形がＩＮ、ノ
ードＢがＢで示されている。
【００１９】この時、ＰＭＯＳ Ｍ１は入力端子ＩＮが
０Ｖの時“ＯＦＦ”、５Ｖの時“ＯＮ”、ＮＭＯＳ Ｍ
２は入力端子ＩＮが０Ｖの時“ＯＮ”、５Ｖの時“ＯＦ
Ｆ”することにより、ノードＡには入力端子ＩＮが０Ｖ
のとき０Ｖ、入力端子ＩＮが５ＶのときノードＢの電位
からダイオードＤ２のＶｆ１段分だけ下がった電位とな
る。図２ではノードＡの値はＡで示されている。
０Ｖの時“ＯＦＦ”、５Ｖの時“ＯＮ”、ＮＭＯＳ Ｍ
２は入力端子ＩＮが０Ｖの時“ＯＮ”、５Ｖの時“ＯＦ
Ｆ”することにより、ノードＡには入力端子ＩＮが０Ｖ
のとき０Ｖ、入力端子ＩＮが５ＶのときノードＢの電位
からダイオードＤ２のＶｆ１段分だけ下がった電位とな
る。図２ではノードＡの値はＡで示されている。
【００２０】前述したように、ノードＡには０Ｖから
７．０Ｖ程度の振幅で信号が出るために、インバータＩ
３の駆動能力が上がり、遅延時間を高速にすることが可
能である。
７．０Ｖ程度の振幅で信号が出るために、インバータＩ
３の駆動能力が上がり、遅延時間を高速にすることが可
能である。
【００２１】次に本発明による第２の実施例について図
面を参照して説明する。
面を参照して説明する。
【００２２】図３は本発明による第２の実施例を示す回
路構成図である。
路構成図である。
【００２３】図３を参照するに、この第２の実施例の回
路構成は、第１の実施例からＩ３のインバータ回路を抜
いたものである。回路動作は第１の実施例で説明してい
るので省略する。
路構成は、第１の実施例からＩ３のインバータ回路を抜
いたものである。回路動作は第１の実施例で説明してい
るので省略する。
【００２４】図４は、本第２の実施例のチップレイアウ
ト図である。図５は本第２の実施例の波形図である。
ト図である。図５は本第２の実施例の波形図である。
【００２５】図４において、参照符号４１は入出力バッ
ファ部、４２はＲＡＭ等の内部セルの大部分をしめるマ
クロ、４３は本発明の第２の実施例である入力バッフ
ァ、４４はマクロ上配線、４５は入力バッファ４３の信
号を直接受ける内部ロジックをそれぞれ示す。
ファ部、４２はＲＡＭ等の内部セルの大部分をしめるマ
クロ、４３は本発明の第２の実施例である入力バッフ
ァ、４４はマクロ上配線、４５は入力バッファ４３の信
号を直接受ける内部ロジックをそれぞれ示す。
【００２６】近年半導体集積回路では、図４に示すよう
にＲＡＭのような大きなマクロを置くことが多くなって
きているが、入力バッファ４３の信号を内部ロジック４
５に伝える為には、マクロ４２上を通らなければならな
いので、かなりの配線長を必要とするために、内部ロジ
ック４５の手前のノードＣではかなり波形がなまってし
まう。
にＲＡＭのような大きなマクロを置くことが多くなって
きているが、入力バッファ４３の信号を内部ロジック４
５に伝える為には、マクロ４２上を通らなければならな
いので、かなりの配線長を必要とするために、内部ロジ
ック４５の手前のノードＣではかなり波形がなまってし
まう。
【００２７】図５の波形図において、ｐで示されている
のは入力波形、ｂは通常の入力バッファ時の図４のノー
ドＣの波形、ｃは本発明による入力バッファ４３のノー
ドＣの波形である。
のは入力波形、ｂは通常の入力バッファ時の図４のノー
ドＣの波形、ｃは本発明による入力バッファ４３のノー
ドＣの波形である。
【００２８】図５で示されるように、ノードＣの電位は
かなりなまってしまうために、たとえば内部ロジック４
５の入力スレッショールドが３．０Ｖであるとすると通
常の入力バッファでは、出力波形が０Ｖと５Ｖの間で動
くので、波形のなまりが大きいとこのなまりの影響で内
部ロジック４５までの信号伝播に、ｔ1 の時間がかかっ
てしまう。
かなりなまってしまうために、たとえば内部ロジック４
５の入力スレッショールドが３．０Ｖであるとすると通
常の入力バッファでは、出力波形が０Ｖと５Ｖの間で動
くので、波形のなまりが大きいとこのなまりの影響で内
部ロジック４５までの信号伝播に、ｔ1 の時間がかかっ
てしまう。
【００２９】しかしながら本発明をもちいれば、出力波
形が０Ｖと７．０Ｖで動くために、伝播時間ｔ2 はなま
りの影響をうけにくく、高速に内部ロジックに信号を伝
播することができる。
形が０Ｖと７．０Ｖで動くために、伝播時間ｔ2 はなま
りの影響をうけにくく、高速に内部ロジックに信号を伝
播することができる。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
高負荷駆動回路の出力振幅を電源電圧より大きくなるよ
うにしたので、次段の回路の駆動能力を高め、また出力
波形のなまりによる次段回路への信号伝播時間の遅れを
抑えるという効果が得られる。
高負荷駆動回路の出力振幅を電源電圧より大きくなるよ
うにしたので、次段の回路の駆動能力を高め、また出力
波形のなまりによる次段回路への信号伝播時間の遅れを
抑えるという効果が得られる。
【図１】本発明による第１の実施例を示す回路構成図で
ある。
ある。
【図２】第１の実施例の波形図である。
【図３】本発明による第２の実施例を示す回路構成図で
ある。
ある。
【図４】第２の実施例のチップレイアウト図である。
【図５】第２の実施例の波形図である。
【図６】従来のＣＭＯＳ回路図である。
【図７】ＢｉＣＭＯＳインバータ回路図である。
【図８】従来のＢｉＣＭＯＳ回路図である。
Ｄ１、Ｄ２…ダイオード Ｃ１…容量 Ｉ１、Ｉ２、Ｉ３…インバータ Ｍ１、Ｍ３１、Ｍ３３、Ｍ３５、Ｍ４１…Ｐ型ＭＯＳト
ランジスタ Ｍ２、Ｍ３２、Ｍ３４、Ｍ３６、Ｍ４２、Ｍ４３…Ｎ型
ＭＯＳトランジスタ Ｒ４１…抵抗 Ｑ４１、Ｑ４２…ＮＰＮバイポーラトランジスタ Ｃ５１…ＢｉＣＭＯＳインバータ ４１…入出力バッファ部 ４２…ＲＡＭマクロ等の大きいマクロ ４３…入力バッファ ４４…マクロ上配線 ４５…内部ロジック
ランジスタ Ｍ２、Ｍ３２、Ｍ３４、Ｍ３６、Ｍ４２、Ｍ４３…Ｎ型
ＭＯＳトランジスタ Ｒ４１…抵抗 Ｑ４１、Ｑ４２…ＮＰＮバイポーラトランジスタ Ｃ５１…ＢｉＣＭＯＳインバータ ４１…入出力バッファ部 ４２…ＲＡＭマクロ等の大きいマクロ ４３…入力バッファ ４４…マクロ上配線 ４５…内部ロジック
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/06 Ｃ 9184−5Ｊ
Claims (1)
- 【請求項１】 コンデンサと一方向素子とによって構成
され電位を押し上げるレベル変換回路と、Ｐ型ＭＯＳト
ランジスタとＮ型ＭＯＳトランジスタにより構成され、
前記レベル変換回路により電位を押し上げられた信号の
低電位側を接地電位にする振幅変換回路とを備えること
を特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4195637A JPH0636573A (ja) | 1992-07-22 | 1992-07-22 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4195637A JPH0636573A (ja) | 1992-07-22 | 1992-07-22 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0636573A true JPH0636573A (ja) | 1994-02-10 |
Family
ID=16344483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4195637A Pending JPH0636573A (ja) | 1992-07-22 | 1992-07-22 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0636573A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4816594A (en) * | 1985-04-12 | 1989-03-28 | Fujian Teachers University | Coupling agent system of aluminium |
-
1992
- 1992-07-22 JP JP4195637A patent/JPH0636573A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4816594A (en) * | 1985-04-12 | 1989-03-28 | Fujian Teachers University | Coupling agent system of aluminium |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8067961B2 (en) | Level conversion circuit for converting voltage amplitude of signal | |
| US4701642A (en) | BICMOS binary logic circuits | |
| JPS626369B2 (ja) | ||
| JPH04123614A (ja) | レベル変換回路 | |
| JPS60125015A (ja) | インバ−タ回路 | |
| KR19990062419A (ko) | 실리콘 온 인슐레이터 구조의 상보형 금속 산화막 반도체 회로 | |
| EP0441317A1 (en) | Bi-CMOS logic gate circuits for low-voltage semiconductor integrated circuits | |
| US4948990A (en) | BiCMOS inverter circuit | |
| US20010040469A1 (en) | Logic circuit with single charge pulling out transistor and semiconductor integrated circuit using the same | |
| US5148048A (en) | CMOS output circuit having controlled slope | |
| US4051389A (en) | Flip-flop circuit | |
| KR940007299B1 (ko) | 반도체 집적회로 | |
| JPH0636573A (ja) | 半導体集積回路 | |
| US5155572A (en) | Vertical isolated-collector PNP transistor structure | |
| JPH033417A (ja) | 半導体集積回路 | |
| KR890016769A (ko) | 바이폴라트랜지스터와 mosfet의 복합으로 형성된 논리회로 | |
| US5510733A (en) | High speed circuit with CMOS and bipolar logic stages | |
| JPS61174814A (ja) | Ｅｃｌ出力回路 | |
| JP2897531B2 (ja) | 半導体集積回路 | |
| JP3193218B2 (ja) | 半導体論理回路 | |
| JPH02264519A (ja) | 半導体装置 | |
| JPS6059818A (ja) | 半導体集積回路装置 | |
| JP3068355B2 (ja) | インバータ回路 | |
| KR930007564B1 (ko) | Fet 풀다운 부하를 가지는 ecl 회로 | |
| JPH0779233B2 (ja) | バイポ−ラ論理回路 |