JPH0779233B2

JPH0779233B2 - バイポ−ラ論理回路

Info

Publication number: JPH0779233B2
Application number: JP60037732A
Authority: JP
Inventors: ジーグフリード・クルト・ヴイードマン
Original assignee: インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション
Priority date: 1984-06-08
Filing date: 1985-02-28
Publication date: 1995-08-23
Anticipated expiration: 2010-08-23
Also published as: JPS613523A; DE3476615D1; US4626710A; EP0163756A1; EP0163756B1

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は広くは論理回路に関し、特にダイオード・ト
ランジスタ論理（DTL）の改良に関するものである。

〔開示の概要〕

ここで開示されるのは、高速且つ高出力特性をもつ新規
なバイポーラ論理回路である。この論理回路は、トラン
ジスタ出力段の入力における、論理を実行する入力ダイ
オードと、それとは逆極性のレベル・シフト・ダイオー
ドとの間の、独特の動的少数キャリア・チャージ交換機
構に基づくものである。なお、ここでいう動的少数キャ
リア交換機構とは、論理回路の入力信号の遷移の間に、
入力ダイオードとレベル・シフト・ダイオードとの間で
少数キャリアが移動しその蓄積量が変化する機構を意味
する。これを実行するために、入力用（または論理用）
ダイオードとレベル・シフト・ダイオードとは、“大き
なτ_ｓをもつダイオード”としてレイアウトされてい
る。ここでτ_ｓとは少数キヤリアのチャージ蓄積時定数
である。このように動的少数キャリア交換機構により、
少数キャリアが入力信号の遷移の間に移動するので、定
常動作の間のきわめて小さい直流電流（この結果、直流
電力の消費量がきわめて小さくなる）にもかかわらず、
出力トランジスタのターンオフ及びターンオン時の動的
な高いスイツチング電流が達成される。

〔従来技術〕

近年、チツプ上の回路の集積密度が著しく高まるにつれ
て、論理ゲートの電力消費量を出来るだけ低減する一
方、そのスイツチング速度を出来るだけ高めることがま
すます重要になりつつある。電界効果トランジスタ（FE
T）技術の分野では、相補的金属酸化半導体（CMOS）タ
イプの回路が上述の状況に対して好ましい妥協案を提示
することに成功している。というのは、CMOSでは、一方
から他方へのスイツチング状態の切換時にのみ電力が消
費され、静止状態または定常状態ではほとんど電力消費
がないからである。

そこで、CMOSの概念をバイポーラ技術の分野に翻案すべ
く多くの試みがなされている。例えば、米国特許第3956
641号には、CMOSのバイポーラ技術への適用は原理的に
は実行可能であるけれども、実際にそれを実施すること
は未だ十分に満足のゆくものでないという旨が述べられ
ている。すなわち逢着する主要な困難は、バイポーラ・
トランジスタのベースには入力電流を供給する必要があ
り、そのベース電流が適当な回路手段によつて制限され
なくてはならないということである。周知のように、バ
イポーラ・デバイスはMOSデバイスよりも本質的に高速
であるため、小さい電力消費量と、切換時の高速スイツ
チング特性とをもつバイポーラ論理回路を提供すること
は大いに望まれている。

さて、バイポーラ論理回路のスキームとしてはさまざま
なものが提示されており、そのうちの一つにダイオード
・トランジスタ論理（DTL）がある。尚、DTLの詳細につ
いては以下に示す文献を参照されたい。

（ｉ） D.K.リン（Lynn）他著、“集積回路の解析と設
計（Analysis and Design of Integrated Circuit
s）”、マグロウヒル社刊、1967、pp.246−258 （ii） H.R.カメンジンド（Camenzind）著、“集積電
子工学のための回路設計（Circuit Design for Integra
ted Electronics）”、アデイソン−ウエスリー出版社
（Addison−Wesley Publishing Company）刊、1968、p
p.150、151 （iii）エレクトロニクス（Electronics）誌、1967年
３月６日発行号、pp.149、150 従来のDTLゲートについても、それらの動的性質を改良
すべくさまざまな方法で変更がなされているが、これら
のDTLゲートの意図は専ら出力用トランジスタのターン
オフ時間の低減にあつた。この目的のために、入力用ダ
イオードとは異なる、ある種のチヤージ蓄積能力をもつ
レベル・シフトダイオードを使用することが提案されて
いる。ところが、DTL回路の長く華々しい歴史にもかか
わらず、今日まで、（典型的にはバイポーラ論理を示す
ものとしての）DTL回路は、スイツチング速度と消費電
力の特性において、例えばCMOSと十分に競合しうるもの
とはなつていない。

〔発明が解決しようとする問題点〕

この発明の目的は、高いスイツチング速度と小さい消費
電力をもつバイポーラ論理回路を提供することにある。
この発明の別の目的は、CMOS技術に類似する方法で論理
ゲートの低電力駆動を可能ならしめるとともに、併せて
きわめて高いスイツチング速度を実現するバイポーラ論
理回路を提供することにある。

〔問題点を解決するための手段〕

この発明によれば、トランジスタの出力段の入力におけ
る、論理を実行する入力ダイオードと、それとは逆極性
のレベル・シフト・ダイオードとの間の、独特の動的少
数キヤリア・チヤージ交換機構に基づき、きわめて高速
且つ低消費電力の特性をもつ新規なバイポーラ論理回路
が与えられる。なお、ここでいう動的少数キャリア交換
機構とは、論理回路の入力信号の遷移の間に、入力ダイ
オードとレベル・シフト・ダイオードとの間で少数キャ
リアが移動しその蓄積量が変化する機構を意味する。こ
の論理回路の効果は、動的チヤージ遷移プロセスにより
スイツチング動作が高速化されるように、上記ダイオー
ドを設けたことに基づいている。これを実行するため
に、入力用（または論理用）ダイオードとレベル・シフ
ト・ダイオードとは、“大きなτ_ｓをもつダイオードと
してレイアウトされている。ここでτ_ｓとは少数キヤリ
アのチヤージ蓄積時定数である。こうして、定常動作の
間のきわめて小さい直流電流（この結果、直流電力の消
費量がきわめて小さくなる）にもかかわらず、出力トラ
ンジスタのターンオフ及びターンオン時の動的な高いス
イツチング電流が達成される。なお、本明細書中でいう
“定常動作における直流電流”とは、以下の実施例にお
いてその詳細が説明される、本願発明の動的少数キャリ
ア・チャージ交換が起こっていない状態において論理回
路中のトランジスタ等を流れる直流電流を意味し、その
大きさはマイクロ・アンペア（μＡ）オーダである。

〔実施例〕

第１図は、本発明に基づくバイポーラ論理回路の図式的
な回路図であり、同図において、（入力用）のダイオー
ドD1、D2とそれらとは逆極性のレベル・シフト・ダイオ
ードD3との間では少数キヤリア・チヤージの交換が行な
われる。この回路のすぐれた効果は、動的チヤージ移送
プロセスによりスイツチング動作が高速化されるよう
に、上記ダイオードD1、D2、D3を特に形成したことに基
づいている。

この回路の新規な特性を説明する前に、この回路の定常
的または直流構成及び回路機能について説明しよう。今
しばらく容量性素子（CS1〜CS3）を無視すると、第１図
は典型的な従来の入力結合DTLゲートをあらわすことに
なる。そして、ダイオードD1、D2が論理動作を実行し、
一方ダイオードD3がオフセツト電圧を与える。このと
き、耐雑音特性を高めたいと考えるなら１個または複数
個のダイオードがダイオードD3と直列に接続される。ト
ランジスタT1及びT2は論理反転により結合された増幅を
行う。第１図の実施例では、出力段は電源VBとアースの
間に接続したNPNトランジスタT1とPNPトランジスタT2を
もつ相補的なバイポーラ・トランジスタ・プツシユプル
・ドライバとして形成されている。尚、この回路が好適
なタイプではあるが、別のタイプのプツシユプル・ドラ
イバも同様に使用することができる。電源電圧VBの好ま
しい値は１個のトランジスタのベース・エミツタ電圧
と、２個のトランジスタのベース・エミツタ電圧との
間、すなわち0.7ボルトと1.4ボルトの間であり、例えば
1.0ボルトである。電流源I1、I2は図式的に示されてお
り、ゲートの定常動作に対して直流電流を供給する。こ
れらの電流源は（典型的には大きな）抵抗を第１図にVP
及びVNで示す電圧源にそれぞれ（典型的には大きい抵抗
値をもつ）抵抗を接続することにより周知の方法で形成
される。尚、VPはダイオードD3のアノード電位よりも高
く、VNはダイオードD3のカソード電位よりも低くなるよ
うにそれぞれ設定されている。電流源はもちろん、トラ
ンジスタで構成してもよい。その例は後に示そう。

第１図において、２つの入力Ａ、Ｂのうち少くとも１つ
が高電位（例えば0.9ボルト）にあれば、電流I1がダイ
オードD1またはD2を流れる。このときノードＥでの電位
は、ダイオードD3をほぼ非導通に保つ程度に十分高い
（例えば0.2ボルト）にある。こうして電流I2がNPNトラ
ンジスタT1のベースに流入してトランジスタT1を導通さ
せ、これにより出力Ｃの電位は低信号レベルに対応する
ほぼ0.2ボルトとなる。これと同時に、PNPトランジスタ
T2のベース・エミツタ電圧が、トランジスタT2を実質的
にオフに保つ程度に十分小さくなる。

入力用ダイオードD1、D2がともに非導通になつて電流I1
がダイオードD3を介して流れるのは、入力Ａ及びＢがと
もに低電位レベルにあるときだけである。その結果とし
て、ベース電流IB2（第１図）＝I1−I2が流れ、それに
よりPNPトランジスタT2がターン・オンされる。尚、こ
のことはI1＞I2である場合にあてはまるのであり、例え
ばI1＝２×I2であると仮定する。これらの状況の下で
は、NPNトランジスタT1のベース・エミツタ電圧が、そ
のトランジスタT1を実質的に非導通にする程度に小さ
く、このことは出力Ｃの高レベル信号状態をもたらす。

上述の記載から、第１図のゲートがNOR機能をもつこと
が見てとれよう、というのは、入力Ａ、Ｂのうち少なく
とも一方が高レベルであるときは常に、出力Ｃが低レベ
ルになるからである。そのことは、低レベルを“0"で、
高レベルを“1"であらわすという“正論理”規則に基づ
き、第２図の論理テーブルに詳しく示されている。尚も
ちろん、例えば“負論理”のような別の論理レベルの定
義を想定することもでき、この場合は実行される論理機
能に対応して変更が行なわれる。これらの詳細について
も、上述のD.K.リンらの書物を参照されたい。

既に述べたことを繰り返すと、本発明の論理回路の高速
・高出力特性は独特の動的少数キヤリア・チヤージ交換
機構に基づいている。このことを達成するためには、入
力または論理用のダイオードD1、D2のみならずレベル・
シフト・ダイオードD3も“大きなτ_ｓをもつダイオー
ド”（τ_ｓは少数キヤリアのチヤージ蓄電時定数）とし
てレイアウトされることが重要である。すなわち、ダイ
オードD1、D2、D3は相当に大きい静電容量を有するべき
であり、その容量部分は第１図においてダイオードD1、
D2、D3に対してそれぞれCS1、CS2、CS3として示されて
いる。入力が２個よりも多い場合にも、もちろんそれと
同様のことが複数の入力用ダイオードのそれぞれについ
てあてはまる。この発明の主な意図は、きわめて小さい
直流駆動電流（これは好適にも電力消費量がきわめて小
さいことを意味する）にもかかわらず、出力用トランジ
スタのターン・オフとターン・オンの動的な高いスイツ
チング電流が達成され、以てスイツチング速度と出力の
著しい改良がはかられる、という点にある。

〔作用〕

第１図の回路の動的な機能を説明するためにここで第３
図を参照すると、同図には入出力電圧の電圧レベルと、
上述したチヤージ交換機構が図式的に示されている。ま
た、第３図においてＨは“高レベル”を、Ｌは“低レベ
ル”を、それぞれあらわすものとする。さらに、QS1、Q
S2、QS3は、それぞれダイオードD1、D2、D3における、
ある時間に蓄電されているチヤージの量をあらわすもの
とする。

さて、前に説明したように、入力信号の状態に対応し
て、ダイオードD3か、ダイオードD1、D2のうち少くとも
１つかどちらかが導通状態にある。そして、τ_ｓをダイ
オードのチヤージ蓄積時定数とすると、導電状態におい
てダイオードに蓄えられる少数キヤリアのチヤージはQS
＝I1×τ_ｓである。そこで第３図の時間t1に先行する、
入力Ａ、Ｂがともに低レベルにある状態では、ダイオー
ドD3には定常状態でQS3＝QSの小数キヤリアのチヤージ
が蓄えられる。次に時間t1では、入力Ａが高レベルに立
ち上がり、これにより前述した定常回路動作によりダイ
オードD3が非導通になる。この切換動作により、ダイオ
ードD3に対応するキヤパシタCS3の放電が行なわれる。
すると、入力用ダイオードD1のアノード側にの高レベル
電位により少数キャリアが引き付けられることにより、
放電されたチヤージQSが入力用ダイオードD1に対応する
キヤパシタCS1に運ばれる。同様にして、出力段のトラ
ンジスタT1のベースの電位により少数キャリアが引き付
けられることにより、それと等量のチヤージQSが、出力
段のトランジスタT1のベース・エミツタダイオード中に
汲み入れられる。このQSの移動により、動的な電流Idyn
がトランジスタT1に供給される。トランジスタT1中に瞬
間的に供給されたかなり大きいチヤージQSは、次の関係
式に基づき直接の出力または負荷用電流ILを発生させる
はたらきをもつ： QS＝I1×τ_ｓ＝ILN×τ_Ｎこの式でILNはコレクタ電流であり、τ_ＮはNPNトランジ
スタT1のスイツチング時定数である、上式からは次の関
係式が導かれる： ILN＝I1×τ_s/τ_Ｎこのことは、スイツチング期間中では定常状態における
電流I1に比較して、τ_s/τ_Ｎ倍だけ大きい動的な遷移電
流ILNが流れることを意味する。今日の技術水準と回路
設計の可能性を考慮すると、τ_Ｎ、τ_Ｓの典型的な値と
しては、それぞれ0.050nsと50nsが達成可能である。こ
の結果、動的な電流とスイツチング速度とを、定常動作
の直流電流に対して10³倍のオーダー程度に高めること
が可能である。例を挙げると、第１図のNORゲートがI1
＝１μＡ程度に小さい直流電流をもつとすると、このNO
Rゲートは従来の1mA程度の直流電流をもつDTLゲートに
等しい回路速度を提供するのである。

第３図を続けて参照すると、入力Ｂが時間t4で低レベル
に立ち下がるものとしよう。すると、入力用ダイオード
D3のアノード側に入力された高レベル電位により少数キ
ャリアが引き付けられることにより、蓄積されたチヤー
ジQS1がダイオードD1からダイオードD3に戻される。こ
れは、前に述べた時間t1での遷移動作に比較すると、全
く逆の動作である。

このダイオードD1からダイオードD3へのQS1の移動によ
り、ダイオードD3のキャパシタにQS1が蓄積され高電位
になるので、NPNトランジスタT1のベースに蓄積されて
いた電荷は、より低電位であるエミッタへ極めて高速に
流れ落ち、すなわち高速な放電が行われ、その結果PNP
トランジスタT2が相当に加速された速度でターン・オン
する。この遷移状態のPNPトランジスタT2のコレクタ電
流は、次のようになる： ILPI1×τ_S/τ_Ｐまた、第３図の時間t2で示すように入力Ａ、Ｂがともに
高レベル状態にある場合は、蓄えられたチヤージQSがダ
イオードD1及びD2間に分布している。ここで、一方の入
力（例えば入力Ａ）が時間t3で低レベルへスイツチング
されても出力ノードＣには何の変化もあらわれないが、
但しチヤージQSの全量がダイオードD2に移送される。本
発明に基づく新規な論理回路によれば、ターン・オフ及
びターン・オンの電流経路には（電流制御用の）抵抗が
設けられていないので、従来の論理回路に比較してきわ
めて大きい遷移電流を発生させることができる。

さて、第4A〜4D図には、第１図のダイオードとキヤパツ
タの組み合わせについての具体的な実施例が示されてい
る。すなわち、第4A図はそれの構造を示す図式的な断面
図、第4B図はそれの等価回路である。第4B図では、大き
いτ_ｓをもつダイオードが示されており、そのような大
きいτ_ｓが必要であることは前に説明したとおりであ
る。第4A図からは、このダイオード構造が、例えば、陥
入した酸化領域（ROX）からなる深い分離構造と、同じ
くROXからなるガード・リング構造41と、濃くドープさ
れた領域（例えば第4A図のN⁺型領域）とをからなり、周
知の技術を用いて形成できることが明らかである。この
ダイオード構造は、共通のバイポーラIC層構造（P^-基
板、N⁺サブコレクタ、N^-エピタキシ）を基板として、Ｐ
型基板とＮ型エピタキシの接合領域42と、カソード接点
Ｋ下方のN⁺カソード接点領域とにより形成される。この
PN接合42は高速スイツチング用トランジスタよりもむし
ろ、かなり大きい蓄電定数τ_ｓを与えるはたらきをも
つ。このとき、ドーピング濃度と形状とを選択的に調節
することにより、所望の大きさのτ_s/τ_Ｎ比またはτ_s/
τ_Ｐ比を得ることができる。

以上の結果として、本発明の動的論理概念においては、
レベル・シフトまたはオフセツト用のダイオードD3のみ
でなく、論理または入力用のダイオードも大きいτ_ｓを
もつ、すなわちチヤージの大きさが主として電流に依存
するような容量性のダイオードとして形成することが本
質的であることに注意されたい。尚、通常のキヤパシタ
ンスは、加えられた電圧にほぼ比例するチヤージをもつ
が、このことは、本発明には使用するに適合しない性質
である。第4C図には、本発明に適合する、電流に比例す
るチヤージをもつダイオードにおける、所望のチヤージ
（Ｑ）と電圧（Ｖ）の特性が示されている。一方、第4C
図および第4D図には、本発明に適合しない、電圧に比例
するチヤージをもつ“通常の”キヤパシタの特性が示さ
れている。

〔より具体的な説明〕

第５図は、第１図の実施例のより詳細な回路図であり、
この図において第１図と同一の部分については同符号を
付してある。第５図においては、第１図の電流源I1、I2
がそれぞれNPNトランジスタT3とPNPトランジスタT4とで
形成され、その各々は電源VNとVPとに接続されている。
また、ダイオードD1、D2、D3に使用されている特殊な記
号は、これらのダイオードが大きなτ_ｓをもつことを示
すためのものである。すなわち、これらのダイオードの
特殊記号は、第１図における小数キヤリア・チヤージ蓄
電用キヤパシタンスCS1、CS2、CS3を既に包含している
ものであることを理解されたい。また、第５図において
は、第１図の回路図に追加して寄生的な容量性結合Ct
1、Ct2が図示されている。これらは、第１図において
は、基本的な概念を理解しやすくするため敢えて省略さ
れていたものである。これらの寄生的なキヤパシタンス
の影響により、当然回路の速度は低下するが、蓄えられ
るチヤージQSが、寄生的なキヤパシタンス中のチヤージ
△Ｑに対して十分大きいとき、回路速度の低下はかなり
低い値に抑えることができる。言いかえると、QSが寄生
キヤパシタンス中のチヤージ△Ｑを補償するのである。
これらのことから次の式が成立する： QS＝I1×τ_ｓ≫Ct1×△V1＋Ct2×△V2 ここで△V1、△V2は対応する電圧の振りをあらわす。

〔他の実施例〕

第６図は、NAND機能を実行する、この発明の別の実施例
をあらわす図である。第６図の論理ゲートは、第１図ま
たは第５図のゲートに双対原理を適用することにより構
成されたものである。従つて、第６図においては、第１
図のダイオードD1、D2、D3に対応してD10、D20、D30と
いう記号がそれぞれ使用されている。このことは、トラ
ンジスタT1、T2、電流源I1、T2についても同様である。
さて、第６図において、２つの入力Ａ、Ｂのうち一方が
低レベルにあれば、ダイオードD30が逆バイアスされて
トランジスタT10にはベース電流が供給されない。従つ
て、出力Ｃは高レベルにある。そして、２つの入力Ａ、
Ｂがともに、ダイオードD10、D20を非導通に保ち得るほ
ど高電位にあるときのみ、電流源I10がダイオードD30に
電流を流入し、これによりダイオードD30が導通してダ
イオードD30を介してダイオードT10にベース電流が供給
される。このことは、出力10のコレクタ・エミツタ飽和
電位（VCES）、すなわち、低レベルへの降下をひき起こ
す。第７図は、こうして得られるNAND機能を、第２図に
類似する論理テーブルのかたちで、“正論理”で示した
論理テーブルである。尚、ここで再び注意すべきなの
は、異なる回路状態に対応して“ピンポンのように”小
数キヤリアのチヤージが交換されるという原理あるいは
機構が、この第６図に対しても、第１〜３図に関連して
行なつたのと全く同じように説明される、ということで
ある。

第8A〜Ｃ図は、ダイオード・トランジスタ構造の、好ま
しい稠密なレイアウトの例を示す図である。さらに詳し
くは、第8A〜Ｃ図には、第６図におけるダイオードD30
とPNPトランジスタT20とがどのようにして集積され得る
かが示されている。特に第8A図は平面図であり、第8B図
は断面図であり、第8C図は等価回路の図である。また、
これらの図中、Ｅはエミツタ、Ｃはコレクタ、Ｂはベー
ス（またはカソード）、Ａはアノードをあらわし、これ
らは対応するドーピング領域に接触している。PNPトラ
ンジスタは、Ｐ型エミツタ（接点Ｅ）、ベースとしての
N^-エピタキシ、及びＰ型コレクタ（接点Ｃ）からなる横
方向のトランジスタとして形成されている。そして接点
ＢをもつN⁺領域はベース及びカソードの接点領域として
働く。ダイオードのPN接合は、（接点Ａをもつ）Ｐ型ア
ノード領域と、そのＰ型領域をとり囲むN^-型エピタキシ
により形成される。この構造の下方にはN⁺サブコレクタ
領域を設けてもよい。分離領域は周知の任意の技術を用
いて形成されるが、好ましくは誘電分離領域が用いられ
る。

尚、上記の実施例では特定の導電型のデバイスが使用さ
れているが、この発明の範囲がそのような導電型に限定
されないことは明らかであろう。これと同じことはレベ
ルシフト・ダイオードや入力用ダイオードの極性と電流
及び電圧源の極性についてもあてはまる。

また、この論理回路は、本発明の技術的思想を逸脱する
ことなく別の数のフアン−イン、フアン−アウトで実行
することができる。

さらに、出力段のトランジスタとしては相補型トランジ
スタを使用したプツシユプル・タイプが好適であるけれ
ども、他の出力段用のドライバ回路も使用可能である。

また、本発明で使用されるダイオード構造は、例えば真
性のPN接合またはトランジスタ・ダイオードなどのさま
ざまな方法で実施可能であることは、広く知られている
ところである。

〔発明の効果〕

以上のように、本発明のバイポーラ論理回路は、大きい
蓄積時定数を有するダイオードを入力用ダイオードおよ
びレベル・シフト・ダイオードの両方に使用することに
より、動的少数キャリア交換機構が実行され、出力段の
トランジスタに入力遷移によって期待される直流電流よ
りもけた違いに大きな直流スイッチング電流を流すこと
ができる。その結果、CMOSと同様な小さな駆動電流で、
バイポーラ回路特有な高速でかつ高出力のスイッチング
動作ができる。

【図面の簡単な説明】

第１図は、NOR動作を行う本発明のバイポーラ論理回路
の回路図、第２図は、第１図の回路によつて実行されるNOR動作の
論理テーブルの図、第３図は、第１図の回路の入出力電圧レベルと、チヤー
ジ転送動作とをあらわすタイムチヤート、第4A図は、大きなτ_ｓをもつダイオード構造の断面図、第4B図は、第4A図の構造の等価回路の図、第4C図は、第4A、4B図の回路のチヤージ／電流特性を示
す図、第4D図は、従来のキヤパシタのチヤージ／電圧の対応
図、第５図は、第１図の回路のより詳しい構成を示す回路
図、第６図は、NAND動作を行う他の実施例の回路図、第７図は、第６図の回路によつて実行されるNOR動作の
論理テーブルの図、第8A図は、本発明に使用されるダイオードとトランジス
タの組み合わせの基板上のレイアウトを示す図、第8B図は、第8A図の構造の断面図、第8C図は、第8A、8B図の構造の等価回路である。 D1、D2、D10、D20……入力用ダイオード、CS1、CS2……
入力用ダイオードが内在的に有するキヤパシタンス、T
1、T2、T10、T20……出力段を構成するトランジスタ、D
3、D30……レベル・シフト・ダイオード、CS3……レベ
ル・シフト・ダイオードが内在的に有するキヤパシタン
ス、I1、T2……電流源。

Claims

【特許請求の範囲】

【請求項１】一端が複数の入力端子に個別に接続され、
他端が１つの共通回路ノードに接続された複数の入力用
ダイオードと、トランジスタ出力段と、上記共通回路ノードと上記トランジスタ出力段の入力と
に、極性が上記入力用ダイオードの極性と反対になるよ
うに接続されている１つまたは２つ以上のレベル・シフ
ト・ダイオードとを有するバイポーラ論理回路であっ
て、上記入力用ダイオードおよび上記レベル・シフト・ダイ
オードが、少数キャリアの蓄積時定数τ_ｓを有し、当該
蓄積時定数τ_ｓが、上記入力用ダイオードの入力レベル
の遷移の間に上記入力ダイオードと上記レベル・シフト
・ダイオードとの間で少数キャリアの蓄積の動的交換を
起こさせ、上記トランジスタ出力段に定常動作における
直流電流の10²〜10³倍の大きさのスイッチング電流を与
えることができる大きさを有していることを特徴とする
バイポーラ論理回路。
【請求項２】上記蓄積時定数τ_ｓが、50ナノ秒のオーダ
であることを特徴とする請求項１記載のバイポーラ論理
回路。