JPH0637097A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0637097A JPH0637097A JP4186820A JP18682092A JPH0637097A JP H0637097 A JPH0637097 A JP H0637097A JP 4186820 A JP4186820 A JP 4186820A JP 18682092 A JP18682092 A JP 18682092A JP H0637097 A JPH0637097 A JP H0637097A
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Abstract
(57)【要約】
【目的】 高速で高周波特性もよい半導体装置を容易に
製造する。 【構成】 図１Ａに示すように、ポリシリコン膜２３、
２５にリンをプレデポジションし、熱処理を行なうこと
により、単結晶シリコン層５にリンがオートドープされ
る。その際、領域３６については、シリコン酸化膜２１
をバリアとして、リンはドープされない。その後熱処理
を行なうことにより、開口部３４の幅が図１Ａの幅ｄ１
から図１Ｂの幅ｄ２に狭くなる。基板全面に、ボロンを
イオン注入し、アニールを行なうことにより、自己整合
的にベース層１１、エミッタ層１３およびコレクタ層１
５が形成される（同図Ｂ）。
製造する。 【構成】 図１Ａに示すように、ポリシリコン膜２３、
２５にリンをプレデポジションし、熱処理を行なうこと
により、単結晶シリコン層５にリンがオートドープされ
る。その際、領域３６については、シリコン酸化膜２１
をバリアとして、リンはドープされない。その後熱処理
を行なうことにより、開口部３４の幅が図１Ａの幅ｄ１
から図１Ｂの幅ｄ２に狭くなる。基板全面に、ボロンを
イオン注入し、アニールを行なうことにより、自己整合
的にベース層１１、エミッタ層１３およびコレクタ層１
５が形成される（同図Ｂ）。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に関する
ものであり、特にその動作速度および性能向上に関する
ものである。
ものであり、特にその動作速度および性能向上に関する
ものである。
【０００２】
【従来の技術】半導体集積回路において、一般的には、
シリコン基板の上にエピタキシャル成長層を形成し、こ
のエピタキシャル成長層に回路を形成している。ところ
で、このような構造においては、シリコン基板とエピタ
キシャル成長層がＰＮ接合を形成し、容量を有すること
となる。このＰＮ接合部の容量は、素子の動作速度を低
下させるものである。したがって、高速動作を要求され
る素子の形成には適さない構造であった。
シリコン基板の上にエピタキシャル成長層を形成し、こ
のエピタキシャル成長層に回路を形成している。ところ
で、このような構造においては、シリコン基板とエピタ
キシャル成長層がＰＮ接合を形成し、容量を有すること
となる。このＰＮ接合部の容量は、素子の動作速度を低
下させるものである。したがって、高速動作を要求され
る素子の形成には適さない構造であった。
【０００３】この問題を解決するために、近年、シリコ
ン基板上の絶縁層の上にさらにシリコン単結晶層を形成
したＳＯＩ(Semiconductor on Insulator)基板が提供さ
れている。ＳＯＩ基板においてはシリコン単結晶層をシ
リコン基板から絶縁することができる。したがってシリ
コン単結晶層内にラテラルバイポーラトランジスタを形
成することにより、シリコン単結晶層に形成した半導体
素子とシリコン基板とのＰＮ接合をなくすことができ
る。
ン基板上の絶縁層の上にさらにシリコン単結晶層を形成
したＳＯＩ(Semiconductor on Insulator)基板が提供さ
れている。ＳＯＩ基板においてはシリコン単結晶層をシ
リコン基板から絶縁することができる。したがってシリ
コン単結晶層内にラテラルバイポーラトランジスタを形
成することにより、シリコン単結晶層に形成した半導体
素子とシリコン基板とのＰＮ接合をなくすことができ
る。
【０００４】図７に、ＳＯＩ基板４を用いたラテラルバ
イポーラトランジスタ31の製造方法を示す。同図Ａは、
ＳＯＩ基板４を示す。ＳＯＩ基板４は、シリコン基板２
の上に絶縁層であるシリコン酸化膜（ＳｉＯ2）３が形
成されている。シリコン酸化膜３の上には、さらに単結
晶シリコン層５が形成されている。
イポーラトランジスタ31の製造方法を示す。同図Ａは、
ＳＯＩ基板４を示す。ＳＯＩ基板４は、シリコン基板２
の上に絶縁層であるシリコン酸化膜（ＳｉＯ2）３が形
成されている。シリコン酸化膜３の上には、さらに単結
晶シリコン層５が形成されている。
【０００５】つぎにＳＯＩ基板４の表面に、フォトレジ
スト７を塗布し、同図Ｂに示すようにパターンニング
し、開口部８を形成する。その後、基板表面からＢ
+（ボロン）をイオン注入をする。
スト７を塗布し、同図Ｂに示すようにパターンニング
し、開口部８を形成する。その後、基板表面からＢ
+（ボロン）をイオン注入をする。
【０００６】同図Ｂのフォトレジスト７を一旦除去し、
新たにＳＯＩ基板４の表面に、フォトレジスト８を塗布
し、同図Ｃのようにパターンニングし、開口部１０を形
成する。その後、基板表面からＰ+（リン）をイオン注
入する。
新たにＳＯＩ基板４の表面に、フォトレジスト８を塗布
し、同図Ｃのようにパターンニングし、開口部１０を形
成する。その後、基板表面からＰ+（リン）をイオン注
入する。
【０００７】つぎに、同図Ｃのフォトレジスト２３を除
去したのち、アニールを行なうことにより、Ｐ形である
ベース層１１、ともにＮ形であるコレクタ層１５および
エミッタ層１３が形成される。その後、コレクタ層１
５、エミッタ層１３およびベース層１１に電極を形成し
（図示せず）、ラテラルバイポーラトランジスタ３１が
完成する。
去したのち、アニールを行なうことにより、Ｐ形である
ベース層１１、ともにＮ形であるコレクタ層１５および
エミッタ層１３が形成される。その後、コレクタ層１
５、エミッタ層１３およびベース層１１に電極を形成し
（図示せず）、ラテラルバイポーラトランジスタ３１が
完成する。
【０００８】
【発明が解決しようとする課題】しかし、上記のような
ラテラルバイポーラトランジスタ３１においては、次の
ような問題があった。ベース層１１の幅Ｗは、フォトレ
ジスト７のパターンニングの幅によって決定される。こ
のパターンニングの幅を縮小することは、アライメント
許容度および加工精度から限界がある（約１μｍ程
度）。したがって、ベース層１１の幅Ｗを狭めることに
は限界があった。このため、動作速度が遅く、高周波特
性もよくなかった。
ラテラルバイポーラトランジスタ３１においては、次の
ような問題があった。ベース層１１の幅Ｗは、フォトレ
ジスト７のパターンニングの幅によって決定される。こ
のパターンニングの幅を縮小することは、アライメント
許容度および加工精度から限界がある（約１μｍ程
度）。したがって、ベース層１１の幅Ｗを狭めることに
は限界があった。このため、動作速度が遅く、高周波特
性もよくなかった。
【０００９】この発明は、上記のような問題点を解決
し、高速で高周波特性もよい半導体装置およびこの半導
体装置を容易に製造できる製造方法を提供することを目
的とする。
し、高速で高周波特性もよい半導体装置およびこの半導
体装置を容易に製造できる製造方法を提供することを目
的とする。
【００１０】
【課題を解決するための手段】請求項１にかかる半導体
装置の製造方法は、ベース層の上部にベース層絶縁膜を
形成する工程、熱処理することによって表面に熱処理膜
が形成される導電性膜を用いて、前記ベース層形成予定
領域以外の領域を、前記ベース層絶縁膜より十分な膜厚
で覆う工程、前記導電性膜を熱処理する工程、前記導電
性膜を不純物遮断膜として、ベース層形成予定領域に第
１導電型の不純物を注入拡散する工程、を備えたことを
特徴とする。
装置の製造方法は、ベース層の上部にベース層絶縁膜を
形成する工程、熱処理することによって表面に熱処理膜
が形成される導電性膜を用いて、前記ベース層形成予定
領域以外の領域を、前記ベース層絶縁膜より十分な膜厚
で覆う工程、前記導電性膜を熱処理する工程、前記導電
性膜を不純物遮断膜として、ベース層形成予定領域に第
１導電型の不純物を注入拡散する工程、を備えたことを
特徴とする。
【００１１】請求項２にかかる半導体装置の製造方法
は、前記導電性膜はポリシリコンで構成されていること
を特徴とする。
は、前記導電性膜はポリシリコンで構成されていること
を特徴とする。
【００１２】請求項３にかかる半導体装置の製造方法
は、導電性膜に、第２導電型の不純物を注入して熱拡散
させる工程を備えたことを特徴とする。
は、導電性膜に、第２導電型の不純物を注入して熱拡散
させる工程を備えたことを特徴とする。
【００１３】請求項４にかかる半導体装置の製造方法
は、ベース層の横にベース電極取り出し用の高濃度層を
設けたことを特徴とする。
は、ベース層の横にベース電極取り出し用の高濃度層を
設けたことを特徴とする。
【００１４】請求項５にかかる半導体装置は、ベース層
の上部に形成されたベース層絶縁膜、熱処理することに
よって表面に熱処理膜が形成される性質を有し、前記ベ
ース層形成予定領域以外の領域に、前記ベース層絶縁膜
より十分厚く形成された導電性膜、を備えており、前記
導電性膜を熱処理するとともに、前記導電性膜を不純物
遮断膜として、ベース層形成予定領域に第１導電型の不
純物を注入拡散してベース層を形成すること、を特徴と
する。
の上部に形成されたベース層絶縁膜、熱処理することに
よって表面に熱処理膜が形成される性質を有し、前記ベ
ース層形成予定領域以外の領域に、前記ベース層絶縁膜
より十分厚く形成された導電性膜、を備えており、前記
導電性膜を熱処理するとともに、前記導電性膜を不純物
遮断膜として、ベース層形成予定領域に第１導電型の不
純物を注入拡散してベース層を形成すること、を特徴と
する。
【００１５】請求項６にかかる半導体装置は、前記コレ
クタ層よりも不純物濃度の薄い中間層を前記ベース層と
前記コレクタ層の間に設けたことを特徴とする。
クタ層よりも不純物濃度の薄い中間層を前記ベース層と
前記コレクタ層の間に設けたことを特徴とする。
【００１６】
【作用】請求項１、請求項５にかかる半導体装置または
その製造方法においては、前記ベース層形成予定領域以
外の領域を十分な膜厚の導電性膜で覆った後、前記導電
性膜を熱処理し表面に熱処理膜を形成する。また、この
導電性膜を不純物遮断膜として、ベース層形成予定領域
に第１導電型の不純物を注入拡散する。したがって、幅
の小さいベース層を形成することができる。また、ベー
ス層の上部にはベース層絶縁膜を形成しているので、ベ
ース層と前記導電体膜間を絶縁することができる。
その製造方法においては、前記ベース層形成予定領域以
外の領域を十分な膜厚の導電性膜で覆った後、前記導電
性膜を熱処理し表面に熱処理膜を形成する。また、この
導電性膜を不純物遮断膜として、ベース層形成予定領域
に第１導電型の不純物を注入拡散する。したがって、幅
の小さいベース層を形成することができる。また、ベー
ス層の上部にはベース層絶縁膜を形成しているので、ベ
ース層と前記導電体膜間を絶縁することができる。
【００１７】請求項２にかかる半導体装置の製造方法
は、前記導電性膜はポリシリコンで構成されていること
を特徴とする。したがって、前記導電性膜をエミッタ電
極およびコレクタ電極取り出し層として用いることがで
きる。
は、前記導電性膜はポリシリコンで構成されていること
を特徴とする。したがって、前記導電性膜をエミッタ電
極およびコレクタ電極取り出し層として用いることがで
きる。
【００１８】請求項３にかかる半導体装置の製造方法
は、導電性膜に、第２導電型の不純物を注入して熱拡散
させる工程を備えたことを特徴とする。したがって、エ
ミッタ層およびコレクタ層を自己整合的に形成すること
ができる。
は、導電性膜に、第２導電型の不純物を注入して熱拡散
させる工程を備えたことを特徴とする。したがって、エ
ミッタ層およびコレクタ層を自己整合的に形成すること
ができる。
【００１９】請求項４にかかる半導体装置の製造方法
は、ベース層の横にベース電極取り出し用の高濃度層を
設けたことを特徴とする。したがって、ベース層の幅が
小さくとも確実にベース電極をベース層に接続すること
ができる。さらにベース層の不純物濃度を低くしてもベ
ース電極とベース層を接続することができる。
は、ベース層の横にベース電極取り出し用の高濃度層を
設けたことを特徴とする。したがって、ベース層の幅が
小さくとも確実にベース電極をベース層に接続すること
ができる。さらにベース層の不純物濃度を低くしてもベ
ース電極とベース層を接続することができる。
【００２０】請求項６にかかる半導体装置は、前記コレ
クタ層よりも不純物濃度の薄い中間層を前記ベース層と
前記コレクタ層の間に設けたことを特徴とする。したが
って、この中間層をベース層とコレクタ層間の抗耐圧領
域と用いることができる。
クタ層よりも不純物濃度の薄い中間層を前記ベース層と
前記コレクタ層の間に設けたことを特徴とする。したが
って、この中間層をベース層とコレクタ層間の抗耐圧領
域と用いることができる。
【００２１】
【実施例】図５に本発明の一実施例であるラテラルバイ
ポーラトランジスタを示す。なお、図５Ａは、同図Ｂの
線Ｘ−Ｘにおける断面図である。また、図６は、図５Ｂ
の線Ｙ−Ｙにおける断面図である。
ポーラトランジスタを示す。なお、図５Ａは、同図Ｂの
線Ｘ−Ｘにおける断面図である。また、図６は、図５Ｂ
の線Ｙ−Ｙにおける断面図である。
【００２２】このラテラルバイポーラトランジスタにお
いては、シリコン基板２上に絶縁層３が形成されてお
り、絶縁層３上には、薄膜半導体層である単結晶シリコ
ン層５が形成されている。単結晶シリコン層５には、Ｎ
+形であるエミッタ層１３、Ｐ形であるベース層１１、
Ｎ形の中間層であるドリフト領域１４およびＮ+形であ
るコレクタ層１５が横方向に並んで設けられている。な
お、本明細書において、横方向とは、単結晶シリコン層
５の深さ方向と直交する方向をいう。
いては、シリコン基板２上に絶縁層３が形成されてお
り、絶縁層３上には、薄膜半導体層である単結晶シリコ
ン層５が形成されている。単結晶シリコン層５には、Ｎ
+形であるエミッタ層１３、Ｐ形であるベース層１１、
Ｎ形の中間層であるドリフト領域１４およびＮ+形であ
るコレクタ層１５が横方向に並んで設けられている。な
お、本明細書において、横方向とは、単結晶シリコン層
５の深さ方向と直交する方向をいう。
【００２３】ベース層１１およびドリフト領域１４の上
には、ベース層絶縁膜であるシリコン酸化膜２１が形成
されている。エミッタ層１３およびコレクタ層１５の上
には、各々エミッタ電極用のポリシリコン層２３、およ
びコレクタ電極用のポリシリコン層２５が形成されてい
る。なお、本実施例においては、ポリシリコン層２３、
２５によって、導電性膜を形成している。
には、ベース層絶縁膜であるシリコン酸化膜２１が形成
されている。エミッタ層１３およびコレクタ層１５の上
には、各々エミッタ電極用のポリシリコン層２３、およ
びコレクタ電極用のポリシリコン層２５が形成されてい
る。なお、本実施例においては、ポリシリコン層２３、
２５によって、導電性膜を形成している。
【００２４】ポリシリコン層２３とポリシリコン層２５
は、シリコン酸化膜３７によって絶縁状態となってい
る。また、ベース層１１とポリシリコン層２３またはポ
リシリコン層２５とは、シリコン酸化膜２１により絶縁
状態となっている。
は、シリコン酸化膜３７によって絶縁状態となってい
る。また、ベース層１１とポリシリコン層２３またはポ
リシリコン層２５とは、シリコン酸化膜２１により絶縁
状態となっている。
【００２５】また、ポリシリコン層２３、２５には、各
々エミッタ電極３３、コレクタ電極３５が接続されてい
る。
々エミッタ電極３３、コレクタ電極３５が接続されてい
る。
【００２６】さらに、同図Ｂに示すように、ベース層１
１の横には、ベース電極５４の取り出し用の高濃度層で
あるＰ+形の外部ベース層５２が設けられている。な
お、本明細書において、横とは、単結晶シリコン層５の
深さ方向と直交する方向に位置することをいう。
１の横には、ベース電極５４の取り出し用の高濃度層で
あるＰ+形の外部ベース層５２が設けられている。な
お、本明細書において、横とは、単結晶シリコン層５の
深さ方向と直交する方向に位置することをいう。
【００２７】図１〜図４を用いてこのラテラルバイポー
ラトランジスタの製造工程を説明する。図２Ａは、ＳＯ
Ｉ基板４を示す。ＳＯＩ基板４は、シリコン基板２の上
に絶縁層であるシリコン酸化膜３が形成されている。シ
リコン酸化膜３の上には、さらに単結晶シリコン層５が
形成されている。本実施例においては、ＳＯＩ基板４
は、シリコン基板２の上にシリコン酸化膜を500nm堆積
させ、その後、単結晶Ｎ形シリコン（Ｓｉ）を200nm成
長させて形成した。
ラトランジスタの製造工程を説明する。図２Ａは、ＳＯ
Ｉ基板４を示す。ＳＯＩ基板４は、シリコン基板２の上
に絶縁層であるシリコン酸化膜３が形成されている。シ
リコン酸化膜３の上には、さらに単結晶シリコン層５が
形成されている。本実施例においては、ＳＯＩ基板４
は、シリコン基板２の上にシリコン酸化膜を500nm堆積
させ、その後、単結晶Ｎ形シリコン（Ｓｉ）を200nm成
長させて形成した。
【００２８】つぎにＳＯＩ基板４の表面に、フォトレジ
ストをパターンニングし、LOCOS法により、素子分離を
行う。これによりフィールド酸化層２３が同図Ｂに示す
ように形成される。次に、基板を洗浄した後、ＣＶＤ法
により５０nmのシリコン酸化膜を堆積させる。その後、
領域３６の上部のみ残し、エッチングを行なうことによ
り、シリコン酸化膜２１が形成される（同図Ｃ）。
ストをパターンニングし、LOCOS法により、素子分離を
行う。これによりフィールド酸化層２３が同図Ｂに示す
ように形成される。次に、基板を洗浄した後、ＣＶＤ法
により５０nmのシリコン酸化膜を堆積させる。その後、
領域３６の上部のみ残し、エッチングを行なうことによ
り、シリコン酸化膜２１が形成される（同図Ｃ）。
【００２９】つぎに、図１Ａに示すように、ＣＶＤ法に
よりポリシリコン膜を５００nm堆積させた後、このポリ
シリコン膜にリン（Ｐ）をプレデポジションする。本実
施例においては、液相拡散法を用いて、オキシ塩化リン
（POCl3）をバブラ（容器）に入れ、搬送ガスとしてN2
を100cc供給して行なった。さらに９３０℃にて３０分
熱処理を行なう。これにより、単結晶シリコン層５にリ
ンがオートドープされる。その際、シリコン酸化膜２１
はバリアとして働き、リンは領域３６にドープされな
い。
よりポリシリコン膜を５００nm堆積させた後、このポリ
シリコン膜にリン（Ｐ）をプレデポジションする。本実
施例においては、液相拡散法を用いて、オキシ塩化リン
（POCl3）をバブラ（容器）に入れ、搬送ガスとしてN2
を100cc供給して行なった。さらに９３０℃にて３０分
熱処理を行なう。これにより、単結晶シリコン層５にリ
ンがオートドープされる。その際、シリコン酸化膜２１
はバリアとして働き、リンは領域３６にドープされな
い。
【００３０】その後、ベース層形成予定領域３３の上部
をエッチングし、開口部３４を形成する。これにより、
前記ポリシリコン層が２つに分れ、ポリシリコン層２
３、２５となる（図１Ａ）。つぎに、熱酸化を行なうこ
とによりポリシリコン層２３、２５の表面にシリコン酸
化膜２７が形成される。本実施例においては、１９００
℃で１時間の熱処理を行なうことにより、３００ｎｍの
シリコン酸化膜を形成した。
をエッチングし、開口部３４を形成する。これにより、
前記ポリシリコン層が２つに分れ、ポリシリコン層２
３、２５となる（図１Ａ）。つぎに、熱酸化を行なうこ
とによりポリシリコン層２３、２５の表面にシリコン酸
化膜２７が形成される。本実施例においては、１９００
℃で１時間の熱処理を行なうことにより、３００ｎｍの
シリコン酸化膜を形成した。
【００３１】このような熱処理を行なうことにより、開
口部３４の幅が図１Ａの幅ｄ１から図１Ｂの幅ｄ２とな
る。本実施例においては、３００ｎｍのシリコン酸化膜
を形成したので、開口部３４の幅を、約６００ｎｍ小さ
くすることができた。
口部３４の幅が図１Ａの幅ｄ１から図１Ｂの幅ｄ２とな
る。本実施例においては、３００ｎｍのシリコン酸化膜
を形成したので、開口部３４の幅を、約６００ｎｍ小さ
くすることができた。
【００３２】つぎに、同図Ｂに示すように、基板全面
に、第２導電型の不純物であるＢ+（ボロン）をイオン
注入する。これにより、シリコン酸化膜２１を通じて、
ベース層形成予定領域３３にボロンがイオン注入され
る。なお、ポリシリコン層２３、２５の厚みはシリコン
酸化膜２１の厚みと比較して、十分厚いのでポリシリコ
ン層２３、２５で覆われている部分は、ボロンのイオン
注入が行なわれない。
に、第２導電型の不純物であるＢ+（ボロン）をイオン
注入する。これにより、シリコン酸化膜２１を通じて、
ベース層形成予定領域３３にボロンがイオン注入され
る。なお、ポリシリコン層２３、２５の厚みはシリコン
酸化膜２１の厚みと比較して、十分厚いのでポリシリコ
ン層２３、２５で覆われている部分は、ボロンのイオン
注入が行なわれない。
【００３３】なお、本実施例においては、前記イオン注
入は、加速エネルギー５０ＫｅＶ、ドーズ量５×１０13
ｃｍ-2の条件で行なった。
入は、加速エネルギー５０ＫｅＶ、ドーズ量５×１０13
ｃｍ-2の条件で行なった。
【００３４】その後、アニールを行なうことにより打込
んだボロンを活性化させる。これにより、ベース層１１
が形成される。このように、熱処理を行ない開口部３４
の幅を狭くした後、ボロンをイオン注入することによっ
て、ベース層１１の幅Ｄを薄くすることができる。
んだボロンを活性化させる。これにより、ベース層１１
が形成される。このように、熱処理を行ない開口部３４
の幅を狭くした後、ボロンをイオン注入することによっ
て、ベース層１１の幅Ｄを薄くすることができる。
【００３５】なお、ベース層１１が形成されることによ
って、自己整合的にエミッタ層１３およびコレクタ層１
５が形成される。また、シリコン酸化膜２１の下部の領
域で、リンがオートドープされなかった領域のうち、ベ
ース層１１以外の部分に、ドリフト領域１４が自己整合
的に形成される。このドリフト領域１４の不純物濃度
は、当初の単結晶シリコン層５の濃度であり、コレクタ
層１５の不純物濃度よりも薄い。したがって、ドリフト
領域１４をベース層１１とコレクタ層１５間の抗耐圧領
域として用いることができる。
って、自己整合的にエミッタ層１３およびコレクタ層１
５が形成される。また、シリコン酸化膜２１の下部の領
域で、リンがオートドープされなかった領域のうち、ベ
ース層１１以外の部分に、ドリフト領域１４が自己整合
的に形成される。このドリフト領域１４の不純物濃度
は、当初の単結晶シリコン層５の濃度であり、コレクタ
層１５の不純物濃度よりも薄い。したがって、ドリフト
領域１４をベース層１１とコレクタ層１５間の抗耐圧領
域として用いることができる。
【００３６】つぎに、外部ベース層形成予定領域以外を
レジスト２６で覆い図３Ａに示すようにＢ+をイオン注
入する。なお、本実施例においては、前記イオン注入
は、加速エネルギー５０ＫｅＶ、ドーズ量１×１０15ｃ
ｍ-2の条件で行なった。その後、打込んだボロンを第３
のアニールを行なうことにより活性化させる。このよう
にして外部ベース層５２（図５Ｂ参照）を形成する。
レジスト２６で覆い図３Ａに示すようにＢ+をイオン注
入する。なお、本実施例においては、前記イオン注入
は、加速エネルギー５０ＫｅＶ、ドーズ量１×１０15ｃ
ｍ-2の条件で行なった。その後、打込んだボロンを第３
のアニールを行なうことにより活性化させる。このよう
にして外部ベース層５２（図５Ｂ参照）を形成する。
【００３７】このように、ベース層１１の横にベース電
極５４取り出し用の高濃度層を設けることにより、ベー
ス層１１の幅Ｄが小さくとも、容易にベース電極を形成
することができる。さらに、ベース層１１の不純物濃度
を低くしても、ベース電極とベース層１１を確実に接続
することができる。したがって、より高速のラテラルバ
イポーラトランジスタを提供することができる。
極５４取り出し用の高濃度層を設けることにより、ベー
ス層１１の幅Ｄが小さくとも、容易にベース電極を形成
することができる。さらに、ベース層１１の不純物濃度
を低くしても、ベース電極とベース層１１を確実に接続
することができる。したがって、より高速のラテラルバ
イポーラトランジスタを提供することができる。
【００３８】つぎに図３Ｂに示すように、ＣＶＤ法によ
り５００nmのシリコン酸化膜２９を堆積させる。その
後、図４Ａに示すようにエミッタ電極用の開口部６３、
およびコレクタ電極用の開口部６５を形成する。同様に
して外部ベース層にもベース電極用の開口部を形成する
（図示せず）。
り５００nmのシリコン酸化膜２９を堆積させる。その
後、図４Ａに示すようにエミッタ電極用の開口部６３、
およびコレクタ電極用の開口部６５を形成する。同様に
して外部ベース層にもベース電極用の開口部を形成する
（図示せず）。
【００３９】最後に、全面にアルミニウムをデポジショ
ンしてパターニングして、エミッタ電極３３、およびコ
レクタ電極３５を形成するとともに（同図Ｂ）、ベース
電極５４を形成し（図６参照）、ラテラルバイポーラト
ランジスタが完成する。
ンしてパターニングして、エミッタ電極３３、およびコ
レクタ電極３５を形成するとともに（同図Ｂ）、ベース
電極５４を形成し（図６参照）、ラテラルバイポーラト
ランジスタが完成する。
【００４０】このように、ポリシリコン層２３、２５
は、ベース層形成の際にはバリアとして用いるととも
に、エミッタ電極およびコレクタ電極形成の際にはエミ
ッタ電極およびコレクタ電極用の取り出し層として用い
ることができる。
は、ベース層形成の際にはバリアとして用いるととも
に、エミッタ電極およびコレクタ電極形成の際にはエミ
ッタ電極およびコレクタ電極用の取り出し層として用い
ることができる。
【００４１】なお、本実施例においてはトランジスタ単
体として説明したが、ラテラルバイポーラトランジスタ
を含む集積回路として構成してもよい。
体として説明したが、ラテラルバイポーラトランジスタ
を含む集積回路として構成してもよい。
【００４２】また、本実施例においては、導電性膜はポ
リシリコンで構成している。しかし、これに限られるこ
となく、熱処理することによって表面に熱処理膜が形成
される導電性の膜であればどのようなものであってもよ
く、たとえば単結晶シリコンで構成してもよい。
リシリコンで構成している。しかし、これに限られるこ
となく、熱処理することによって表面に熱処理膜が形成
される導電性の膜であればどのようなものであってもよ
く、たとえば単結晶シリコンで構成してもよい。
【００４３】
【発明の効果】請求項１、請求項５にかかる半導体装置
またはその製造方法においては、前記ベース層形成予定
領域以外の領域を十分な膜厚の導電性膜で覆った後、前
記導電性膜を熱処理し表面に熱処理膜を形成する。ま
た、この導電性膜を不純物遮断膜として、ベース層形成
予定領域に第１導電型の不純物を注入拡散する。したが
って、幅の小さいベース層を形成することができる。ま
た、ベース層の上部にはベース層絶縁膜を形成している
ので、ベース層と前記導電体膜間を絶縁することができ
る。これにより、高速で高周波特性もよい半導体装置を
容易に製造できる方法を提供することができる。
またはその製造方法においては、前記ベース層形成予定
領域以外の領域を十分な膜厚の導電性膜で覆った後、前
記導電性膜を熱処理し表面に熱処理膜を形成する。ま
た、この導電性膜を不純物遮断膜として、ベース層形成
予定領域に第１導電型の不純物を注入拡散する。したが
って、幅の小さいベース層を形成することができる。ま
た、ベース層の上部にはベース層絶縁膜を形成している
ので、ベース層と前記導電体膜間を絶縁することができ
る。これにより、高速で高周波特性もよい半導体装置を
容易に製造できる方法を提供することができる。
【００４４】請求項２にかかる半導体装置の製造方法
は、前記導電性膜はポリシリコンで構成されていること
を特徴とする。したがって、前記導電性膜をエミッタ電
極およびコレクタ電極取り出し層として用いることがで
きる。これにより、高速で高周波特性もよい半導体装置
を容易に製造できる方法を提供することができる。
は、前記導電性膜はポリシリコンで構成されていること
を特徴とする。したがって、前記導電性膜をエミッタ電
極およびコレクタ電極取り出し層として用いることがで
きる。これにより、高速で高周波特性もよい半導体装置
を容易に製造できる方法を提供することができる。
【００４５】請求項３にかかる半導体装置の製造方法
は、導電性膜に、第２導電型の不純物を注入して熱拡散
させる工程を備えたことを特徴とする。したがって、エ
ミッタ層およびコレクタ層を自己整合的に形成すること
ができる。これにより、高速で高周波特性もよい半導体
装置を容易に製造できる製造方法を提供することができ
る。
は、導電性膜に、第２導電型の不純物を注入して熱拡散
させる工程を備えたことを特徴とする。したがって、エ
ミッタ層およびコレクタ層を自己整合的に形成すること
ができる。これにより、高速で高周波特性もよい半導体
装置を容易に製造できる製造方法を提供することができ
る。
【００４６】請求項４にかかる半導体装置の製造方法
は、ベース層の横にベース電極取り出し用の高濃度層を
設けたことを特徴とする。したがって、ベース層の幅が
小さくとも確実にベース電極をベース層に接続すること
ができる。さらにベース層の不純物濃度を低くしてもベ
ース電極とベース層を接続することができる。
は、ベース層の横にベース電極取り出し用の高濃度層を
設けたことを特徴とする。したがって、ベース層の幅が
小さくとも確実にベース電極をベース層に接続すること
ができる。さらにベース層の不純物濃度を低くしてもベ
ース電極とベース層を接続することができる。
【００４７】請求項６にかかる半導体装置は、前記コレ
クタ層よりも不純物濃度の薄い中間層を前記ベース層と
前記コレクタ層の間に設けたことを特徴とする。したが
って、この中間層をベース層とコレクタ層間の抗耐圧領
域と用いることができる。これにより、ベース層とコレ
クタ層間の耐圧性の高い半導体装置を提供することがで
きる。
クタ層よりも不純物濃度の薄い中間層を前記ベース層と
前記コレクタ層の間に設けたことを特徴とする。したが
って、この中間層をベース層とコレクタ層間の抗耐圧領
域と用いることができる。これにより、ベース層とコレ
クタ層間の耐圧性の高い半導体装置を提供することがで
きる。
【図１】本発明にかかるラテラルバイポーラトランジス
タの製造工程を示す図である。
タの製造工程を示す図である。
【図２】本発明にかかるラテラルバイポーラトランジス
タの製造工程を示す図である。
タの製造工程を示す図である。
【図３】本発明にかかるラテラルバイポーラトランジス
タの製造工程を示す図である。
タの製造工程を示す図である。
【図４】本発明にかかるラテラルバイポーラトランジス
タの製造工程を示す図である。
タの製造工程を示す図である。
【図５】本発明にかかるラテラルバイポーラトランジス
タの製造工程を示す図である。
タの製造工程を示す図である。
【図６】本発明にかかるラテラルバイポーラトランジス
タを示す図である。
タを示す図である。
【図７】従来のラテラルバイポーラトランジスタ３１の
製造工程を示す図である。
製造工程を示す図である。
３・・・絶縁層 １１・・・べース層 １３・・・エミッタ層 １４・・・ドリフト層 １５・・・コレクタ層 ２１・・・シリコン酸化膜 ５２・・・外部ベース層
Claims (6)
- 【請求項１】絶縁層上の薄膜半導体層に半導体装置を製
造する方法であって、 ともに第１導電型のエミッタ層およびコレクタ層と、 前記エミッタ層とコレクタ層との間に配置された第２導
電型のベース層と、を前記薄膜半導体層内に横方向に配
置した半導体装置の製造方法において、 前記ベース層の上部にベース層絶縁膜を形成する工程、 熱処理することによって表面に熱処理膜が形成される導
電性膜を用いて、前記ベース層形成予定領域以外の領域
を、前記ベース層絶縁膜より十分な膜厚で覆う工程、 前記導電性膜を熱処理する工程、 前記導電性膜を不純物遮断膜として、ベース層形成予定
領域に第１導電型の不純物を注入拡散する工程、を備え
たことを特徴とする半導体装置の製造方法。 - 【請求項２】請求項１の半導体装置の製造方法におい
て、 前記導電性膜はポリシリコンで構成されていること、を
特徴とする半導体装置の製造方法。 - 【請求項３】請求項１の半導体装置の製造方法におい
て、 前記導電性膜に、第２導電型の不純物を注入して熱拡散
させる工程、を備えたことを特徴とする半導体装置の製
造方法。 - 【請求項４】請求項１の半導体装置の製造方法におい
て、 前記ベース層の横にベース電極取り出し用の高濃度層を
設けたこと、を特徴とする半導体装置の製造方法。 - 【請求項５】絶縁層上の薄膜半導体層に形成された半導
体装置であって、 ともに第１導電型のエミッタ層およびコレクタ層と、 前記エミッタ層とコレクタ層との間に配置された第２導
電型のベース層と、を前記薄膜半導体層内に横方向に配
置した半導体装置において、 前記ベース層の上部に形成されたベース層絶縁膜、 熱処理することによって表面に熱処理膜が形成される性
質を有し、前記ベース層形成予定領域以外の領域に、前
記ベース層絶縁膜より十分厚く形成された導電性膜、を
備えており、 前記導電性膜を熱処理するとともに、前記導電性膜を不
純物遮断膜として、ベース層形成予定領域に第１導電型
の不純物を注入拡散してベース層を形成すること、を特
徴とする半導体装置。 - 【請求項６】請求項５の半導体装置において、 前記コレクタ層よりも不純物濃度の薄い中間層を前記ベ
ース層と前記コレクタ層の間に設けたこと、を特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4186820A JPH0637097A (ja) | 1992-07-14 | 1992-07-14 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4186820A JPH0637097A (ja) | 1992-07-14 | 1992-07-14 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0637097A true JPH0637097A (ja) | 1994-02-10 |
Family
ID=16195179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4186820A Pending JPH0637097A (ja) | 1992-07-14 | 1992-07-14 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0637097A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7246415B2 (en) | 2005-03-24 | 2007-07-24 | C.I. Sanplus Co., Ltd. | Zipper and the packaging therewith |
-
1992
- 1992-07-14 JP JP4186820A patent/JPH0637097A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7246415B2 (en) | 2005-03-24 | 2007-07-24 | C.I. Sanplus Co., Ltd. | Zipper and the packaging therewith |
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