JPH04363046A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH04363046A
JPH04363046A JP3240286A JP24028691A JPH04363046A JP H04363046 A JPH04363046 A JP H04363046A JP 3240286 A JP3240286 A JP 3240286A JP 24028691 A JP24028691 A JP 24028691A JP H04363046 A JPH04363046 A JP H04363046A
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JP
Japan
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conductivity type
layer
island
semiconductor device
dopant
Prior art date
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Pending
Application number
JP3240286A
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English (en)
Inventor
Pieter J W Jochems
ピエテル・ヨハネス・ウイルヘルムス・ヨシエムス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
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Filing date
Publication date
Application filed by Philips Gloeilampenfabrieken NV filed Critical Philips Gloeilampenfabrieken NV
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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  • Element Separation (AREA)
  • Bipolar Transistors (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、第１導電形の基板と、
この基板の上に存在するエピタキシャル層とを具え、こ
のエピタキシャル層が、第１導電形の周囲領域により横
方向で取り囲まれた第２導電形のアイランドに分割され
、これら周囲領域とアランドとでｐ−ｎ接合が形成れ、
少なくとも１個のアイランドがバイポーラトランジスタ
を有し、前記の周囲領域と前記のアイランドとが、前記
の基板と前記のエピタキシャル層との間の界面付近に設
けた夫々第１及び第２導電形の互いに隣接する埋込み層
から前記のエピタキシャル層の表面まで延在する互いに
隣接する領域を以って構成されている集積回路を有する
半導体装置の製造方法に関するものである。通常のモノ
リシック集積回路は上記構造を示す。
【０００２】
【従来の技術】半導体回路の集積化は日々前進しており
、そこにおいて個々の半導体回路要素と要素どうしの分
離間隔の寸法は次第に小さくなりつつある。実現できる
実装密度は次第に主として用いられる技術で決まるよう
になりつつある。而して冒頭に記載した種類の既知の集
積回路では例えばアイランド間の周囲領域の最小幅は主
として既知のモノリシック集積回路ではこの周囲領域を
形成する通常の分離拡散の際に生ずる横方向拡散により
決まる。
【０００３】構造をコンパクトにする上でもう一つの制
限が存在するが、それは降服電圧をひどく下げないよう
にするため一般に埋込みコレクタ層を分離拡散部から有
限な距離離さねばならないことであり、このことがチッ
プ領域の損失につながることになる。高度に集積化され
た集積回路ではこの実装密度に加えてスイッチング速度
が非常に重要である。もう１つの重要な点は発熱である
。殊にメモリを含む回路ではスイッチング速度をできる
だけ高く保ちつつ消費電力をできるだけ小さくすること
が重要である。而してこれらの条件はアイランドをエピ
タキシヤル層の均一にドープされた部分で形成し、これ
らのアイランドを分離拡散により互に分離する既知の技
術では同時に満足させることができない。
【０００４】
【発明が解決しようとする課題】本発明の一つの目的は
スイッチング速度が高いバイポーラトランジスタを具え
、構造が非常にコンパクトな回路を実現でき、しかもこ
れらのバイポーラトランジスタを何の問題もなく電界効
果トランジスタと組み合せて熱発生が非常に小さい高速
回路を形成できる新規な半導体構造を製造する半導体装
置の製造方法を提供するにある。
【０００５】
【課題を解決するための手段】本発明半導体装置の製造
方法は、第１導電形の半導体基板の表面に、この第１導
電形とは反対の第２導電形を決定する第１のドーパント
を、複数の開口を有するマスクを介して与えて第２導電
形のアイランド条の表面層を形成し、第１導電形を決め
る第２のドーパントを前記アイランド状表面層間の全領
域に与えてドーピング濃度が基板より高い第１導電形の
表面層を形成し、少なくともほぼ全表面上に実質的にド
ープされていない半導体層をエピタキシヤル成長させ、
第１導電形と第２導電形の表面層をエピタキシヤル層の
少なくともほぼ全厚さを貫いて拡散させて第２導電形の
アイランドと第１導電形の周囲領域とをエピタキシヤル
層内に形成し、このようにして得られた少なくとも１個
のアイランド内にバイポーラトランジスタを形成するこ
とを特徴とする。
【０００６】ここで「実質的にドープされていない」と
は、意図的なドーピングが行われておらず、アイランド
及び周囲領域のドーピングがほぼ埋込み層の外方拡散だ
けで決まることを意味するものとする。
【０００７】反対導電形の埋込み層の横方向拡散は相当
程度互に打ち消し合い、従って外方拡散（アウト　　デ
ィフュージョン）領域が　ｐｎ　接合を形成し、これら
の　ｐｎ　接合がいずれも表面に対してほぼ直角になり
、２個のアイランド間の距離は従来技術によるものより
も相当に短くなる。また、アイランドはその中に設けら
れているバーティカルバイポーラトランジスタのスイッ
チング速度にとって非常に有利なドーピングプロファイ
ルを示す。 アイランドはこのバーティカルバイポーラトランジスタ
のコレクタ領域を形成する。バイポーラトランジスタが
ラテラルトランジスタである場合（アイランドがこのラ
テラルトランジスタのベース領域を形成する）もアイラ
ンドのドーピングプロファイルは好適である。蓋し、こ
れにより作られる電界の方向は放出されたキャリヤが基
板から離れる方向の力を受け、一層コレクタの方向に引
き付けられ、コレクタ効率が上がるような影響を受ける
向きにあるからである。
【０００８】少なくとも１個の別のアイランド内に絶縁
ゲート電界効果トランジスタを設ける場合が非常に重要
である。このような電界効果トランジスタでは表面近傍
のドーピング濃度によりしきい値電圧が決まる。そこか
らアイランドを形成する埋込み層のドーピングと拡散パ
ラメータを適当に選択することによりチャネル領域内表
面でのドーピング濃度をできるだけ好適になるように選
ぶことができる。そして他方では例えば他のアイランド
内に存在するバーティカルバイポーラトランジスタのエ
ミッタ領域とベース領域のドーピングを上記電界効果ト
ランジスタのしきい値電圧に全く独立に最適化すること
ができる。
【０００９】非常に重要で好適な実施例によれば、アイ
ランド内に設けられている前記電界効果トランジスタの
傍らの周囲領域内にこの第１の絶縁ゲート電界効果トラ
ンジスタに対し相補的な第２の絶縁ゲート電界効果トラ
ンジスタを設ける。この相補的な（ＣＭＯＳ）電界効果
トランジスタの組合せは、例えばインバータ回路として
構成する時、発熱が非常に小さく且つバイポーラトラン
ジスタに独立に、アイランドと周囲領域の表面ドーピン
グを適当に選択することにより最適に調和させることが
できる。またこの回路を前記バイポーラトランジスタが
一部を形成する高速バイポーラ回路と組み合わせると電
気特性が非常に良好で極めてコンパクトな回路が得られ
る。
【００１０】半導体本体がシリコンの場合、一方の導電
形の埋込み層にはりんをドープし、反対の導電形の埋込
み層にはほう素をドープすれば、アイランドの下方の埋
込み層の横方向拡散と、周囲領域の下方の埋込み層の横
方向拡散とを非常に容易に相殺させることができる。蓋
し、これらの２個のドーピング元素はシリコン内で同一
温度の時ほぼ等しい拡散係数を有するからである。
【００１１】りんをドープしたアイランド内にバーティ
カルバイポーラトランジスタを設け、加えてコレクタ抵
抗を小さくするために第２の埋込み層を設け、この第２
の埋込み層にはりんより拡散係数が低い、例えばひ素や
アンチモンを有し、第１のりんをドープした埋込み層に
よりドーピング濃度を高くしたドナーをドープし、この
第２の埋込み層を周囲領域に隣接させる場合も重要であ
る。この場合第１と第２の埋込み層は同じマスクを介し
て作ることができる。アイランド相互間及びアイランド
と基板の間の降服電圧は十分高く保てる。蓋し、そこか
らアイランドや周囲領域を拡散させる埋込み層の最大ド
ーピング濃度はこのひ素等の拡散があっても比較的低い
からである。
【００１２】
【実施例】一実施例を挙げて図面につき本発明を詳細に
説明する。図面は全くの略図であって、寸法は実際のも
のに比例するものではない。殊に厚さ方向の寸法につい
てそうである。断面図では同一導電形の半導体領域には
同一方向のハッチングを施してある。各図を通して対応
する部分には同一符号を付した。図２の平面図でメタラ
イズ層の境界を破線で示してある。
【００１３】図１及び図２は夫々本発明半導体装置の一
部の断面図と平面図である。この半導体装置は第１の導
電形（本例ではＰ形）の基板１（本例ではシリコン）を
有する集積回路を具える。この基板の抵抗率は本例では
約１５Ω・ｃｍである。面の方向は本例では（１００）
である。 この基板１の上にエピタキシヤル層２を設けるが、エピ
タキシヤル層２と基板１との間の界面を図では破線Ｓで
示した。このエピタキシヤル層２は反対の第２の導電形
（本例では従ってｎ形）のいくつかのアイランド　　２
Ａ，　２Ｂ，　２Ｃ及び　２Ｄに分割し、各アイランド
を側方から第１の導電形（ｐ形）の周囲領域２Ｅで取り
囲む。少なくとも１個のアイランドにバイポーラトラン
ジスタを設ける。 アイランド２Ｂではこれはバイポーラバーティカルｎｐ
ｎ　トランジスタであって、エミッタ領域が５、ベース
領域が６である。アイランド２Ｄではバイポーララテラ
ル　ｐｎｐトランジスタであって、エミッタ領域が７、
コレクタ領域が８である。
【００１４】本発明によれば、周囲領域２Ｅとアイラン
ド２Ａ，　２Ｂ，２Ｃ及び　２Ｄ　とを互いに隣接する
埋込み層（ｐ形の３Ｅ、ｎ形の　３Ａ，　３Ｂ，　３Ｃ
　及び　３Ｄ　、図３〜図５）からエピタキシヤル層２
を通して拡散させて作った隣接領域により形成する。こ
れらの埋込み層は基板１とエピタキシヤル層２との間の
界面の近傍に設ける。アイランド２Ａ，　２Ｂ，　２Ｃ
　及び２Ｄと周囲領域２Ｅとの間のｐｎ接合４Ａ，　４
Ｂ，　４Ｃ及び４Ｄはエピタキシヤル層２の表面に対し
ほぼ垂直になる。アイランド２Ａ，　２Ｂ，　２Ｃ及び
２Ｄと周囲領域２Ｅの双方のドーピング濃度は界面から
エピタキシヤル層の表面に向かって下ってゆく。
【００１５】本発明構造の実装密度はｐｎ接合４Ａ〜４
Ｄが表面に対しほぼ直角であるためアイランド２Ａ〜２
Ｄ間の周囲領域２Ｅを非常に狭くできるから高くとれる
。ｐｎ接合４Ａ〜４Ｄが表面に直角になることは埋込み
層３Ａ〜３Ｅからエピタキシヤル層２を介して拡散させ
ることにより領域２Ａ〜２Ｅを作る際、埋込み層３Ａ〜
３Ｄのｎ形ドーパントの横方向の拡散が埋込み層３Ｅの
ｐ形ドーパントの横方向の拡散をほぼ相殺することによ
り達成される。これを実現するため本例では埋込み層３
Ａ〜３Ｄにりんをドープし、埋込み層３Ｅにほう素をド
ープする。これらの２個の元素はシリコン内で同一温度
の時ほぼ同じ拡散係数を有する。
【００１６】また本発明のような構造にすると、アイラ
ンド２Ｂがバーティカルバイポーラ　ｎｐｎトランジス
タのコレクタ領域を形成するが、このコレクタ領域のド
ーピングプロファイルの結果このアイランド２Ｂ内のバ
ーティカルバイポーラ　ｎｐｎトランジスタが優れた高
周波特性を有することになる。また所謂カーク効果　（
例えば　ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｅ
ｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，　ＥＤ　９，　１９
６２年、第　１６４〜１７４　頁参照）　によるベース
領域の厚さの増大がコレクタ領域のドーピングプロファ
イルにより打ち消される。
【００１７】このアイランドのドーピングプロファイル
はまたアイランド２Ｄ内のラテラル　ｐｎｐトランジス
タの電気特性にも好適な影響を与える。事実このドーピ
ングプロファイルはエミッタから放出された正孔が基板
から離れる向きの力を受けるようなドリフト電界を発生
させ、このため一層多量の正孔がコレクタの方向に案内
される。換言すればエミッタの効率が良好になる。
【００１８】アイランド２Ａ内に絶縁ゲート電極９、ソ
ース領域１０及びドレイン領域１１を有するｐチャネル
電界効果トランジスタを設ける。この他に周囲領域２Ｅ
内に絶縁ゲート電極１２、ソース領域１３及びドレイン
領域１４を有するｎチャネル電界効果トランジスタを設
ける。最後に、アイランド２Ｃ内にｐ形抵抗１５を設け
る。
【００１９】これら及び他の要素によりこの回路は（相
補形のＭＯＳＴの組み合わせになっているため）　熱発
生が非常に小さく且つ（回路のバイポーラ部の）　スイ
ッチング速度が速くなる。
【００２０】本発明のその他の利点は以下に図３〜１２
につきなされる半導体装置の製造方法の説明から明らか
となろう。
【００２１】出発材料（図３参照）は抵抗率が約　１５
　Ω・ｃｍで（１００）方向を有するｐ形シリコン基板
１である。 酸化によりこの基板１の表面上に約０．０５μｍ　厚の
酸化物層１６を設ける。この上に通常の方法で厚さが約
　０．１８　μｍ　の酸化防止層１７、本例では窒化シ
リコン層をデポジットする。
【００２２】この酸化防止層１７をエッチングしてアイ
ランドを設ける予定の区域に開口を形成し、その後で酸
化物層１６を通してりんイオンを注入する。本例ではド
ーズ量４×１０１３イオン／ｃｍ２　、エネルギー　　
１７０　ＫｅＶ　とし、図３に矢印で示す方向にイオン
注入する。これによりｎ形導電層３Ａ，　３Ｂ，　３Ｃ
及び３Ｄが形成される。バーティカルバイポーラトラン
ジスタを形成するために追加の埋込みコレクタ層が欲し
い時は、次に少なくとも層３Ｂの区域にひ素イオンの注
入３Ｆを行なう。これは例えばドーズ量８×１０１４イ
オン／ｃｍ２　、エネルギー　１７０　ＫｅＶで行なう
。この目的のめたには正確なマスクは必要ではない。層
３Ａ，　３Ｃ及び３Ｄ上の開口を覆うホトラッカーマス
クで十分である。本例ではこのマスクを用いることなく
全てのアイランドにひ素イオン注入３Ｆを行っている。 蓋し、このマスクがなくても他のアイランドを乱さない
し、こうすれば余分なマスクキング工程を省略できるか
らである。
【００２３】次にウェハを熱酸化して　０．４μｍ　厚
の酸化物層１８を層　３Ａ，　３Ｂ，　３Ｃ　及び３Ｄ
上に形成する（図４参照）。この時窒化物層（酸化防止
層）１７が他の表面が酸化されるのを防止する。
【００２４】次にこの窒化シリコン層をエッチングによ
り除去し、酸化物層を介してドーズ量４×１０１３イオ
ン／ｃｍ２　、エネルギー４０　ＫｅＶでほう素イオン
を図４で矢印の方向にイオン注入し、ｎ形層３Ａ〜３Ｄ
の部分をはずれた所及びｎ形層間にｐ形層３Ｅを形成す
る。
【００２５】次に全ての酸化物層を除去し、ほぼドープ
されないシリコン層２（１０１５活性原子／ｃｍ３　以
下）　を裸にされた表面上にエピタキシヤル成長させる
（図５参照）。本例ではバーティカルバイポーラトラン
ジスタを形成する予定の埋込みコレクタ３Ｆに　ｎ＋　
接続領域２１（図６参照）が欲しいからホトラッカーマ
スク１９を用いてｎ形層３Ｂの上にひ素イオンの注入を
行なう　（ドーズ量１０１４イオン／ｃｍ２　、エネル
ギー　１７０　ＫｅＶ）　。
【００２６】ホトラッカーマスク１９を除去した後約０
．０５μｍ　厚の薄い酸化物層２０を成長させ、その後
で約６時間窒素ガス内で　１２００　℃で加熱する。こ
れによりエピタキシヤル層の全厚さを貫いて埋込み層３
Ａ〜３Ｅが拡散し、ｎ形のアイランド２Ａ〜２Ｄとｐ形
の周囲領域２Ｅが形成される。
【００２７】アイランド２Ｂ内のひ素イオンは極く僅か
しか拡散せず、このアイランド２Ｂ内に高ドープされた
ｎ形埋込み層３Ｆを形成する。
【００２８】ほう素とりんとはシリコン内で同一温度の
時ほぼ等しい拡散係数を有するから、埋込み層３Ａ〜３
Ｄと３Ｅの横方向拡散は互いにほぼ中和される。この結
果正味のドーピングにより決まるｐｎ接合４Ａ，　４Ｂ
，　４Ｃ及び４Ｄは表面に対してほぼ直角になる。
【００２９】次に薄い酸化物層２０の上に窒化シリコン
層２２をデポジットし（図７参照）、この窒化シリコン
層２２の、後に酸化物パターン２５を設ける予定の区域
の部分をエッチングにより除去する。次にドーズ量４×
１０１１イオン／ｃｍ２　、エネルギー１５０　ＫｅＶ
　でひ素をイオン注入し、アイランド内にｎ形チャネル
ストッパ（破線で示す）を形成する。（このひ素イオン
の注入はマスクされていない場所では次のほう素イオン
の注入でオーバー（重ね）ドープされる）。
【００３０】次にドーズ量５×１０１３イオン／ｃｍ２
　、エネルギー２５　ＫｅＶでほう素をイオン注入し（
図８参照）、チャネルストッパｐ形領域２３を形成する
。この際このイオン注入に対して保護すべき領域はホト
ラッカー層２４で覆う。このホトラッカー層は窒化物層
１７をエッチングするために使用したのと同じマスクで
得られる（図３参照）。
【００３１】ホトラッカーマスク２４を除去した後、温
度１１００℃で約１時間熱酸化を行ない（図９参照）、
部分的に穴の口が広がった約　０．８μｍ　厚の酸化物
層２５を形成する。この酸化に対し窒化シリコン層２２
がマスクとして働く。次に窒化物層２２と酸化物層２０
とを除去し、１１００℃で短時間熱酸化して薄い酸化物
層２６を得る。これが約　０．０５　μｍ　厚の所謂「
ゲート酸化物」層となる。
【００３２】次にマスクを用いずに図９の矢印の方向に
例えばほう素イオンのイオン注入を行ない、後に形成す
る電界効果トランジスタのしきい値電圧を定める。イオ
ンのタイプ、ドーズ量、注入エネルギーはしきい値電圧
の値をどのようにしたいかによって決まる。
【００３３】次に通常の技術を用いて全面上に多結晶シ
リコン層をデポジットする。このデポジション中又は後
に例えばりんを拡散させてこの多結晶シリコン層をドー
ピングする。次にエッチングによりこの多結晶シリコン
層をパターン化し、ゲート電極９及び１２（図１０参照
）　並びに他の電気接続ストリップを具えるパターンを
形成する。
【００３４】次にほう素イオンをイオン注入してバーテ
ィカルバイポーラトランジスタのベース領域６と抵抗１
５とを形成する（図１０参照）　。この際シリコン板の
他の部分はホトラッカー層２７でマスクする。このイオ
ン注入は例えばドーズ量２×１０１３イオン／ｃｍ２　
、エネルギー　６０　ＫｅＶ　で行なう。
【００３５】次に窒素ガス内で３０分間　１０００　℃
で加熱する。この際領域６と１５は僅かに一層深く拡散
し、イオン注入の結果生じた結晶損傷が回復される。こ
の後で新しいホトラッカーマスク２８を設ける。次にひ
素イオンをイオン注入し、ｎチャネル電界効果トランジ
スタのソース領域１３及びドレイン領域１４、アイラン
ド２Ａ上のコンタクト領域２９、アイランド２Ｂ内のバ
ーティカルバイポーラトランジスタのコレクタコンタク
ト領域３０及びエミッタ領域３１を形成する。このひ素
イオンのイオン注入の前にゲート酸化物層２６を除去し
てもよいし、残しておいてもよい。
【００３６】新たなホトラッカーマスク３２　（図１２
参照）　を用いてほう素イオンをイオン注入し、周囲領
域２Ｅ上のコンタクト領域３３、アイランド２Ａ内のｐ
チャネル電界効果トランジスタのソース領域１０及びド
レイン領域１１、アイランド２Ｂ内のバーティカルバイ
ポーラトランジスタのベースコンタクト領域３４、アイ
ランド２Ｃ内の抵抗１５の端部コンタクト領域３５及び
３６、アイランド２Ｄ内のラテラルトランジスタのエミ
ッタ領域７及びコレクタ領域８を形成する。
【００３７】ホトラッカーマスク３２を除去した後、り
んをドープし、１０００℃でゲッタリング工程を施した
組立体上に熱分解シリコン酸化物層３７を設ける。この
パッシベーションの後酸化物層３７にコンタクト窓を設
け、例えばアルミニウムを気相蒸着し、エッチングする
ことによりメタライゼイションを実現する。これにより
遂に図１及び図２に示した構体が得られる。図２でコン
タクト窓には対角線を付し、メタライゼイションの境界
は破線で示した。
【００３８】この例から明らかな通り、本発明構造は非
常にコンパクトであるという利点を有し、これを得る技
術はまた集積回路のバイポーラ部と　ＭＯＳ部とをほと
んど互いに独立に最適化することを許す。加えて正確に
アラインメントさせる工程の数が非常に少ない。
【００３９】本発明は上述した例に限定されるものでは
ない。例えば出発材料はシリコンでなく、ＧａＡｓのよ
うなＩＩＩ−Ｖ族化合物でもよく、また他の絶縁層やマ
スキング層を使用することもできる。導電形を全部逆に
し、ｐ形アイランドをｎ形領域で囲むようにすることも
できる。 また、本発明にとって本質的ではない製造工程は省いた
り任意に変えることができる。
【図面の簡単な説明】
【図１】本発明半導体装置の一部を図２のＩ−Ｉ線上を
断面として示す断面図である。
【図２】同じくその平面図である。
【図３】本発明半導体装置の製造方法の一工程を示す断
面図である。
【図４】同じくその他の工程を示す断面図である。
【図５】同じく更にその他の工程を示す断面図である。
【図６】同じく更にその他の工程を示す断面図である。
【図７】同じく更にその他の工程を示す断面図である。
【図８】同じく更にその他の工程を示す断面図である。
【図９】同じく更にその他の工程を示す断面図である。
【図１０】同じく更にその他の工程を示す断面図である
。
【図１１】同じく更にその他の工程を示す断面図である
。
【図１２】同じく更にその他の工程を示す断面図である
。
【符号の説明】
１　　基板 ２　　エピキタシヤル層 ２Ａ〜２Ｄ　　アイランド ２Ｅ　　周囲領域 ３Ａ〜３Ｅ　　埋込み層 ３Ｆ　　埋込みコレクタ ４Ａ〜４Ｄ　　ｐｎ接合 ５　　エミッタ領域 ６　　ベース領域 ７　　エミッタ領域 ８　　コレクタ領域 ９　　絶縁ゲート電極 １０　　ソース領域 １１　　ドレイン領域 １２　　絶縁ゲート電極 １３　　ソース領域 １４　　ドレイン領域 １５　　ｐ形抵抗 １６　　酸化物層 １７　　酸化防止層　（窒化物層） １８　　酸化物層 １９　　ホトラッカーマスク ２０　　薄い酸化物層 ２１　　　ｎ＋　接続領域 ２２　　窒化シリコン層 ２３　　チャネルストッパｐ形領域 ２４　　ホトラッカー層 ２５　　酸化物層 ２６　　薄い酸化物層 ２７　　ホトラッカー層 ２８　　ホトラッカーマスク ２９　　コンタクト領域 ３０　　コレクタコンタクト領域 ３１　　エミッタ領域 ３２　　ホトラッカーマスク ３３　　コンタクト領域 ３４　　ベースコンタクト領域 ３５，　３６　　端部コンタクト領域 ３７　　熱分解シリコン酸化物層

Claims (5)

    【特許請求の範囲】
  1. １．　　第１導電形の半導体基板の表面に、この第１導
    電形とは反対の第２導電形を決定する第１のドーパント
    を、複数の開口を有するマスクを介して与えて第２導電
    形のアイランド条の表面層を形成し、第１導電形を決め
    る第２のドーパントを前記アイランド状表面層間の全領
    域に与えてドーピング濃度が基板より高い第１導電形の
    表面層を形成し、少なくともほぼ全表面上に実質的にド
    ープされていない半導体層をエピタキシヤル成長させ、
    第１導電形と第２導電形の表面層をエピタキシヤル層の
    少なくともほぼ全厚さを貫いて拡散させて第２導電形の
    アイランドと第１導電形の周囲領域とをエピタキシヤル
    層内に形成し、このようにして得られた少なくとも１個
    のアイランド内にバイポーラトランジスタを形成するこ
    とを特徴とすると半導体装置の製造方法。
  2. ２．　　特許請求の範囲第１項に記載の半導体装置の製
    造方法において、基板及びエピタキシヤル層をシリコン
    を以て構成し、第１及び第２のドーパントがそれぞれり
    ん及びほう素を有するようにすることを特徴とする半導
    体装置の製造方法。
  3. ３．　　特許請求の範囲第１項又は第２項に記載の半導
    体装置の製造方法において、前記のアイランドの少なく
    とも１つの中に、第２導電形を決定するも第１のドーパ
    ントよりも拡散定数が小さい他のドーパントをも前記の
    マスクを用いて与え、この少なくとも１つのアイランド
    内に埋込みコレクタ層を有するバーティカルバイポーラ
    トランジスタを形成し、この埋込みコレクタ層のドーパ
    ントが少なくとも殆ど前記の他のドーパントにより決定
    されるようにすることを特徴とする半導体装置の製造方
    法。
  4. ４．　　特許請求の範囲第３項に記載の半導体装置の製
    造方法において、前記の他のドーパントを他のすべての
    アイランド内にも与えることを特徴とする半導体装置の
    製造方法。
  5. ５．　　特許請求の範囲第３項又は第４項に記載の半導
    体装置の製造方法において、前記の他のドーパントがひ
    素又はアンチモンを有するようにすることを特徴とする
    半導体装置の製造方法。
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