JPH0637264A - Semiconductor device - Google Patents
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置に関し、特
に、ＢｉＣＭＯＳ集積回路の構造に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to the structure of a BiCMOS integrated circuit.
【０００２】[0002]
【従来の技術】従来のＢｉｐトランジスタの分離をトレ
ンチで行っているＢｉＣＭＯＳ集積回路は、図７に示す
ように、Ｐ型シリコン基板１に第２のＮ型埋込層３及び
Ｐ型埋込層４及び第３のＮ型埋込層５を形成した後にＮ
型エピタキシャル層６を形成し、第２のＮ型埋込層３の
上のＮ型エピタキシャル層にＢｉｐトランジスタを形成
し、Ｐ型埋込層４の上のＮ型エピタキシャル層に形成し
たＰウェル層７にＮｃｈＭＯＳトランジスタを形成し、
第３のＮ型埋込層５の上のＮ型エピタキシャル層に形成
したＮウェル層８にＰｃｈＭＯＳトランジスタを形成し
ていた。2. Description of the Related Art As shown in FIG. 7, a BiCMOS integrated circuit in which a conventional Bip transistor is separated by a trench has a second N type buried layer 3 and a P type buried layer on a P type silicon substrate 1, as shown in FIG. 4 and the third N-type buried layer 5 and then N
Type epitaxial layer 6 is formed, a Bip transistor is formed on the N type epitaxial layer on the second N type buried layer 3, and a P well layer is formed on the N type epitaxial layer on the P type buried layer 4. NchMOS transistor is formed in 7,
The PchMOS transistor is formed in the N well layer 8 formed in the N type epitaxial layer on the third N type buried layer 5.
【０００３】しかしながら、ＬＳＩの高集積化と高速化
に伴い、ＣＭＯＳ部分のトランジスタゲート寸法がサブ
ミクロンの領域になってきて、電源電圧が５Ｖのままで
あると、トランジスタのホットキャリア耐性が著しく劣
化し、トランジスタ寿命が短くなるために、ＣＭＯＳ部
分は低い電源電圧が要求されている。However, with high integration and high speed of the LSI, the transistor gate dimension of the CMOS part is in the submicron region, and if the power supply voltage is 5 V, the hot carrier resistance of the transistor is significantly deteriorated. However, a low power supply voltage is required for the CMOS part because the life of the transistor is shortened.
【０００４】一方、Ｂｉｐトランジスタは、高速動作を
考えると、電源電圧を下げると不利になってくる。この
ためにＢｉｐトランジスタとＭＯＳトランジスタを混載
している高速ＢｉＣＭＯＳ集積回路には２つの電源電圧
が要求される。On the other hand, the Bip transistor is disadvantageous when the power supply voltage is lowered in consideration of high speed operation. Therefore, two power supply voltages are required for the high-speed BiCMOS integrated circuit in which the Bip transistor and the MOS transistor are mounted together.
【０００５】２つの電源電圧を有する従来のＢｉＣＭＯ
Ｓ集積回路は、図８に示すように、ＮｃｈＭＯＳトラン
ジスタ領域のＰウェル層７を第１のＮ型埋込層２の中に
形成し、Ｐ型基板１から電気的に浮かせている。Ｐｃｈ
ＭＯＳトランジスタ領域のＮウェル層８はもともとＰ型
基板から電気的に浮いている。Conventional BiCMO with two power supply voltages
In the S integrated circuit, as shown in FIG. 8, the P well layer 7 in the NchMOS transistor region is formed in the first N type buried layer 2 and is electrically floated from the P type substrate 1. Pch
The N well layer 8 in the MOS transistor region is originally electrically floating from the P type substrate.
【０００６】従って、図８に示すような構造にすればＣ
ＭＯＳ部分はＰ型基板１から電気的に浮かせることがで
き、ＣＭＯＳ部分のみを低い電源電圧で使うことができ
る。Therefore, if the structure shown in FIG.
The MOS portion can be electrically floated from the P-type substrate 1, and only the CMOS portion can be used with a low power supply voltage.
【０００７】[0007]
【発明が解決しようとする課題】しかるに、従来のＢｉ
ｐトランジスタの分離をトレンチで行っている２つの電
源電圧を有するＢｉＣＭＯＳ集積回路は、低電圧電源を
有するＮｃｈＭＯＳトランジスタ領域のＰウェル層７を
第１のＮ型埋込層２の中に形成するために、Ｐウェル層
７及びＰ型埋込層４と第１のＮ型埋込層２とのマージン
をとらなければならないので、Ｂｉｐトランジスタ領域
とＮｃｈＭＯＳトランジスタ領域が近づけられず、Ｂｉ
ＣＭＯＳ集積回路の集積度が上げられないという課題が
あった。However, the conventional Bi
In the BiCMOS integrated circuit having two power supply voltages in which the p-transistor is separated by the trench, the P-well layer 7 of the NchMOS transistor region having the low-voltage power supply is formed in the first N-type buried layer 2. In addition, since the margin between the P well layer 7 and the P type buried layer 4 and the first N type buried layer 2 must be taken, the Bip transistor region and the NchMOS transistor region cannot be brought close to each other.
There is a problem that the degree of integration of the CMOS integrated circuit cannot be increased.
【０００８】本発明は従来の上記実情に鑑みて成された
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規な半導体
装置を提供することにある。The present invention has been made in view of the above-mentioned conventional circumstances, and therefore an object of the present invention is to provide a novel semiconductor device capable of solving the above problems inherent in the conventional art. Especially.
【０００９】[0009]
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るＢｉｐトランジスタの分離をトレンチ
で行っているＢｉＣＭＯＳ集積回路は、電源電圧の低い
部分ではＢｉＮＭＯＳ回路を使用し、このＢｉＮＭＯＳ
回路においてＰ型基板内に形成された第１の埋込内にＢ
ｉｐトランジスタ領域の第２のＮ型埋込層及びＮｃｈＭ
ＯＳトランジスタ領域のＰ型埋込層及びＰｃｈＭＯＳト
ランジスタ領域の第３のＮ型埋込層を有し、Ｂｉｐトラ
ンジスタ領域の第２のＮ型埋込層の上にはＮ型エピタキ
シャル層を有し、ＮｃｈＭＯＳトランジスタ領域のＰ型
埋込層の上にはＰウェル層を有し、Ｐｃｈトランジスタ
領域の第３のＮ型埋込層の上にはＮウェル層を有してお
り、Ｂｉｐトランジスタの分離を行っているトレンチの
深さを第１のＮ型埋込層よりも浅くして、第２のＮ型埋
込層よりも深くしている。In order to achieve the above object, a BiCMOS integrated circuit according to the present invention in which a Bip transistor is isolated by a trench uses a BiNMOS circuit in a portion having a low power supply voltage.
B in the first implant formed in the P-type substrate in the circuit
Second N-type buried layer in ip transistor region and NchM
A P-type buried layer in the OS transistor region and a third N-type buried layer in the PchMOS transistor region, and an N-type epitaxial layer on the second N-type buried layer in the Bip transistor region, A P well layer is provided on the P type buried layer in the Nch MOS transistor region, and an N well layer is provided on the third N type buried layer in the Pch transistor region. The depth of the trench is made shallower than that of the first N-type buried layer and deeper than that of the second N-type buried layer.
【００１０】[0010]
【実施例】次に、本発明をその好ましい各実施例につい
て図面を参照して具体的に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be specifically described with reference to the drawings for each of its preferred embodiments.
【００１１】［第１の実施例］図１は本発明による第１
の実施例を示す半導体チップの断面図である。[First Embodiment] FIG. 1 shows a first embodiment of the present invention.
3 is a cross-sectional view of a semiconductor chip showing the embodiment of FIG.
【００１２】図１に示すように、低電源電圧部のＢｉＮ
ＭＯＳ回路の部分ではＰ型シリコン基板１内に第１のＮ
型埋込層２を有し、第１のＮ型埋込層２内にＢｉｐトラ
ンジスタ領域の第２のＮ型埋込層３及びＮｃｈＭＯＳト
ランジスタ領域のＰ型埋込層４及びＰｃｈＭＯＳトラン
ジスタ領域の第３のＮ型埋込層５を有している。Ｂｉｐ
トランジスタ領域の第２のＮ型埋込層の上にはＮ型エピ
タキシャル層６を有し、ＮｃｈＭＯＳトランジスタ領域
のＰ型埋込層４の上にはＮ型エピタキシャル層２の中に
形成したＰウェル層７を有し、ＰｃｈＭＯＳトランジス
タ領域の第３のＮ型埋込層５の上にはＮ型エピタキシャ
ル層２の中に形成したＮウェル層８を有している。As shown in FIG. 1, the BiN of the low power supply voltage section is
In the MOS circuit portion, the first N-type is formed in the P-type silicon substrate 1.
A first N-type buried layer 2, a second N-type buried layer 3 in the Bip transistor region, a P-type buried layer 4 in the NchMOS transistor region, and a second N-type buried layer 4 in the NchMOS transistor region. It has three N-type buried layers 5. Bip
The N-type epitaxial layer 6 is provided on the second N-type buried layer in the transistor region, and the P-well formed in the N-type epitaxial layer 2 is provided on the P-type buried layer 4 in the NchMOS transistor region. The layer 7 is provided, and the N well layer 8 formed in the N type epitaxial layer 2 is provided on the third N type buried layer 5 in the PchMOS transistor region.
【００１３】Ｂｉｐトランジスタの分離はトレンチ９に
よって行われており、トレンチ９の深さは第１のＮ型埋
込層２よりも浅く、第２のＮ型埋込層３よりも深く形成
されている。本発明の構造では通常のＢｉｐトランジス
タ領域ではトレンチ９′によってＢｉｐトランジスタの
コレクタ電位は分離されるが、第１のＮ型埋込層内にあ
る低電源電圧部のＢｉＮＭＯＳ回路部分のＢｉｐトラン
ジスタはトレンチ９によってＢｉｐトランジスタのコレ
クタ電位は分離されず、コレクタ電位が共通になってし
まう。The isolation of the Bip transistor is performed by the trench 9, and the depth of the trench 9 is shallower than that of the first N-type buried layer 2 and deeper than that of the second N-type buried layer 3. There is. In the structure of the present invention, the collector potential of the Bip transistor is isolated by the trench 9'in the normal Bip transistor region, but the Bip transistor in the BiNMOS circuit portion of the low power supply voltage portion in the first N-type buried layer is a trench. The collector potential of the Bip transistor is not separated by 9 and the collector potential becomes common.
【００１４】図５に示すＢｉＣＭＯＳインバータ回路に
おいては、コレクタ共通では不具合が生じるが、図６に
示すＢｉＮＭＯＳインバータ回路においてはコレクタ共
通にしても何ら不具合は生じない。In the BiCMOS inverter circuit shown in FIG. 5, a problem occurs when the collector is shared, but in the BiNMOS inverter circuit shown in FIG. 6, even when the collector is shared, no problem occurs.
【００１５】またＢｉＮＭＯＳ回路全体を第１のＮ型埋
込層２の中に入れているために、ＢｉＮＭＯＳ回路全体
がＰ型基板から電気的に浮いており、低電源電圧にする
ことが可能である。ＢｉｐトランジスタとＮｃｈＭＯＳ
トランジスタとＰｃｈＭＯＳトランジスタを同一の第１
のＮ型埋込層内に入れているために従来例と比較してＰ
ウェル層７及びＰ型埋込層４と第１のＮ型埋込層３との
マージンを考慮することがないので、Ｂｉｐトランジス
タとＮｃｈＭＯＳトランジスタの距離を縮めることがで
き、高集積化を図ることができる。従来例に比較して面
積を約２０％程度減らすことができる。Further, since the entire BiNMOS circuit is placed in the first N-type buried layer 2, the entire BiNMOS circuit is electrically floating from the P-type substrate, and a low power supply voltage can be obtained. is there. Bip transistor and NchMOS
The transistor and the PchMOS transistor are the same first
Since it is placed in the N-type buried layer of
Since the margin between the well layer 7 and the P-type buried layer 4 and the first N-type buried layer 3 is not taken into consideration, the distance between the Bip transistor and the NchMOS transistor can be shortened to achieve high integration. You can The area can be reduced by about 20% as compared with the conventional example.
【００１６】図２（ａ）、（ｂ）は前記した第１の実施
例と、第１の実施例においてバイポーラトランジスタの
分離をＰＮ分離にした場合とを比較したものである。FIGS. 2 (a) and 2 (b) compare the above-described first embodiment with the case where the bipolar transistors are separated by PN in the first embodiment.
【００１７】図２（ａ）は第１のＮ型埋込層１の中のバ
イポーラトランジスタの分離をＰ−Ｎ分離にしたもので
あり、図２（ｂ）はバイポーラトランジスタをトレンチ
で分離したものである。FIG. 2A shows a bipolar transistor in the first N-type buried layer 1 separated by P-N, and FIG. 2B shows a bipolar transistor separated by a trench. Is.
【００１８】図２（ａ）に示すように、Ｐ−Ｎ分離では
Ｐ型シリコン基板１と第１のＮ型埋込層２と分離用Ｐ型
埋込層１５及び分離用Ｐウェル層１６でＰＮＰの寄生バ
イポーラができてしまうが、図２（ｂ）に示すようにト
レンチ分離では寄生バイポーラができないために、安定
した動作が得られる。As shown in FIG. 2A, in PN separation, the P-type silicon substrate 1, the first N-type buried layer 2, the separation P-type buried layer 15 and the separation P-well layer 16 are used. Although a parasitic bipolar of the PNP is formed, stable operation can be obtained because the parasitic bipolar cannot be formed by the trench isolation as shown in FIG. 2B.
【００１９】［第２の実施例］図３は本発明による第２
の実施例を説明するための半導体チップの断面図であ
る。[Second Embodiment] FIG. 3 shows a second embodiment of the present invention.
3 is a cross-sectional view of a semiconductor chip for explaining the example of FIG.
【００２０】図３を参照するに、第２の実施例では、第
１の実施例においてトレンチをトレンチ９の代わりに絶
縁膜１０を介してＮ型にドープした多結晶シリコン１１
で埋設した構造にして、絶縁分離用トレンチ１３と容量
用トレンチ１４を有している。容量用トレンチ１４の上
部をコレクタ引き出しＮ型層１２′の中に形成する。コ
レクタ引き出しＮ型層１２′はバイポーラトランジスタ
のコレクタ引き出しＮ型層と同時に形成している。Referring to FIG. 3, in the second embodiment, polycrystalline silicon 11 in which the trench is N-type doped via the insulating film 10 instead of the trench 9 in the first embodiment is used.
The structure has a trench 13 for insulation and a trench 14 for capacitance. The upper portion of the capacitor trench 14 is formed in the collector extraction N-type layer 12 '. The collector extraction N-type layer 12 'is formed at the same time as the collector extraction N-type layer of the bipolar transistor.
【００２１】容量用トレンチ１４は絶縁膜１０′をはさ
んでＮ型にドープされた多結晶シリコン１１′の電極と
コレクタ引き出しＮ型層１２′の電極があり、キャパシ
タを形成している。コレクタ引き出しＮ型層１２は第２
のＮ型埋込層３′及び第１のＮ型埋込層２と接続されて
おり、絶縁膜１０′のまわりをＮ型層が囲んでいる。キ
ャパシタの周囲を濃いＮ型層で囲んでいるので空乏層の
伸びを抑えることができ、大きな容量を得ることができ
る。The capacitor trench 14 has an electrode of polycrystalline silicon 11 'doped in N-type and an electrode of collector-extracting N-type layer 12' sandwiching the insulating film 10 ', and forms a capacitor. The collector extraction N-type layer 12 is the second
Of the N type buried layer 3'and the first N type buried layer 2, and the N type layer surrounds the insulating film 10 '. Since the periphery of the capacitor is surrounded by the thick N-type layer, the expansion of the depletion layer can be suppressed and a large capacitance can be obtained.
【００２２】またトレンチの底までＮ型層で囲んでいる
ので、Ｎ型層がトレンチの途中で終わっている場合と比
較してキャパシタの表面積を大きくすることができ、大
きな容量を得ることができる。Further, since the bottom of the trench is surrounded by the N-type layer, the surface area of the capacitor can be increased and a large capacitance can be obtained as compared with the case where the N-type layer ends in the middle of the trench. .
【００２３】図４は第２の実施例において容量用トレン
チ１４を有している第１のＮ型埋込層２′をＢｉｐ領域
の第１のＮ型埋込層２と分離したものである。In FIG. 4, the first N-type buried layer 2'having the capacitor trench 14 in the second embodiment is separated from the first N-type buried layer 2 in the Bip region. .
【００２４】図４において、この構造では容量トレンチ
１４のコレクタ引き出しＮ型層１２′の電位をＰ型シリ
コン基板１からもＢｉｐ領域のコレクタ電位からも独立
にできるという特徴を有している。In FIG. 4, this structure is characterized in that the potential of the collector extraction N-type layer 12 'of the capacitance trench 14 can be made independent of the P-type silicon substrate 1 and the collector potential of the Bip region.
【００２５】[0025]
【発明の効果】以上説明したように、本発明によれば、
Ｂｉｐトランジスタをトレンチで分離しているＢｉＣＭ
ＯＳ集積回路において、低電源電圧部のＢｉＮＭＯＳ回
路全体を第１のＮ型埋込層内に入れ、しかも第１のＮ型
埋込層内のＢｉｐトランジスタ間を分離しているトレン
チの深さを第１のＮ型埋込層より浅く、第２のＮ型埋込
層より深くしているので、通常のＢｉｐトランジスタを
分離しているトレンチと同時に形成することができ、必
要以上に深いトレンチを形成することがないために、製
造上も作りやすいという効果が得られる。As described above, according to the present invention,
BiCM in which Bip transistors are separated by trenches
In the OS integrated circuit, the entire BiNMOS circuit of the low power supply voltage portion is placed in the first N-type buried layer, and the depth of the trench separating the Bip transistors in the first N-type buried layer is increased. Since it is shallower than the first N-type buried layer and deeper than the second N-type buried layer, a normal Bip transistor can be formed at the same time as the separating trench, and a trench deeper than necessary is formed. Since it is not formed, there is an effect that it is easy to make in manufacturing.
【００２６】本発明によれば、また、従来例と比較して
ＢｉｐトランジスタとＮｃｈＭＯＳトランジスタの距離
を縮めることができるために、高集積化が図れる（従来
例と比較して面積の約２０％程度の縮小）という利点が
得られる。According to the present invention, since the distance between the Bip transistor and the NchMOS transistor can be shortened as compared with the conventional example, high integration can be achieved (about 20% of the area as compared with the conventional example. Reduction).
【００２７】本発明によれば、また、この構造でＢｉｐ
部の分離をＰ−Ｎ分離で形成したものと比較すると寄生
バイポーラトランジスタができないために、安定した動
作が得られる。According to the invention, also with this structure Bip
A stable operation can be obtained because a parasitic bipolar transistor cannot be formed as compared with the case where the parts are separated by P-N separation.
【００２８】特に、第２の実施例においては、Ｂｉｐ部
の絶縁分離用トレンチを形成するのと同一工程で容量用
トレンチを形成することができ、キャパシタを形成して
いる絶縁膜を濃いＮ型層で囲んでいるので空乏層の伸び
を抑えることができ、大きな容量を得ることができる。
またトレンチの底までＮ型層で囲んでいるのでＮ型層が
トレンチの途中で終わっている場合と比較してキャパシ
タの表面積を大きくすることができ、大きな容量を得る
ことができる。Particularly, in the second embodiment, the capacitance trench can be formed in the same step as the formation of the insulation isolation trench in the Bip portion, and the insulation film forming the capacitor can be formed into a dark N-type. Since the layers are surrounded by layers, the expansion of the depletion layer can be suppressed and a large capacitance can be obtained.
Further, since the bottom of the trench is surrounded by the N-type layer, the surface area of the capacitor can be increased and a large capacitance can be obtained as compared with the case where the N-type layer ends in the middle of the trench.
【図１】本発明による第１の実施例を示す断面図であ
る。FIG. 1 is a sectional view showing a first embodiment according to the present invention.
【図２】（ａ）、（ｂ）はＢｉｐ分離をＰ−Ｎ分離した
場合とトレンチ分離した場合との比較を示す概略図であ
る。2 (a) and 2 (b) are schematic diagrams showing a comparison between the case where the Bip separation is PN separation and the case where the Bip separation is trench separation.
【図３】本発明による第２の実施例を示す断面図であ
る。FIG. 3 is a sectional view showing a second embodiment according to the present invention.
【図４】本発明による第２の実施例の変形例を示す断面
図である。FIG. 4 is a sectional view showing a modification of the second embodiment according to the present invention.
【図５】ＢｉＣＭＯＳインバータの回路図である。FIG. 5 is a circuit diagram of a BiCMOS inverter.
【図６】ＢｉＮＭＯＳインバータの回路図である。FIG. 6 is a circuit diagram of a BiNMOS inverter.
【図７】１つの電源電圧を有する場合における従来例の
断面図である。FIG. 7 is a cross-sectional view of a conventional example having one power supply voltage.
【図８】２つの電源電圧を有する場合における従来例の
断面図である。FIG. 8 is a cross-sectional view of a conventional example having two power supply voltages.
【符号の説明】 １…Ｐ型シリコン基板 ２…第１のＮ型埋込層 ３、３′、３″…第２のＮ型埋込層 ４…Ｐ型埋込層 ５…第３のＮ型埋込層 ６…Ｎ型エピタキシャル層 ７…Ｐウェル層 ８…Ｎウェル層 ９、９′…トレンチ １０、１０′…絶縁膜 １１、１１′…Ｎ型多結晶シリコン １２、１２′…コレクタ引き出しＮ型層 １３…絶縁分離用トレンチ １４…容量用トレンチ １５…分離用Ｐ型埋込層 １６…分離用Ｐウェル層 ２１…ＰｃｈＭＯＳトランジスタ ２２…第１のＮｃｈＭＯＳトランジスタ ２３…第２のＮｃｈＭＯＳトランジスタ ２４…第３のＮｃｈＭＯＳトランジスタ ２５…第１のＮＰＮＢｉｐトランジスタ ２６…第２のＮＰＮＢｉｐトランジスタ ２７…第３のＮＰＮＢｉｐトランジスタ ２８…第４のＮｃｈＭＯＳトランジスタ[Explanation of reference numerals] 1 ... P-type silicon substrate 2 ... First N-type burying layer 3, 3 ', 3 "... Second N-type burying layer 4 ... P-type burying layer 5 ... Third N Type buried layer 6 ... N type epitaxial layer 7 ... P well layer 8 ... N well layer 9, 9 '... Trench 10, 10' ... Insulating film 11, 11 '... N type polycrystalline silicon 12, 12' ... Collector extraction N-type layer 13 ... Insulation isolation trench 14 ... Capacitance trench 15 ... Isolation P-type buried layer 16 ... Isolation P-well layer 21 ... PchMOS transistor 22 ... First NchMOS transistor 23 ... Second NchMOS transistor 24 ... Third NchMOS transistor 25 ... First NPNBip transistor 26 ... Second NPNBip transistor 27 ... Third NPNBip transistor 28 ... Fourth NchMOS transistor
Claims (3)
内に形成された第１のＮ型埋込層内にＢｉｐトランジス
タ領域の第２のＮ型埋込層を有し、前記Ｂｉｐトランジ
スタ領域の第２のＮ型埋込層の上にはＮ型エピタキシャ
ル層を有し、Ｂｉｐトランジスタの間の電気的分離が第
１のトレンチによって行われており、前記第１のトレン
チの深さが前記第１のＮ型埋込層よりも浅く、前記第２
のＮ型埋込層よりも深くなっていることを特徴とする半
導体装置。1. In a BiCMOS integrated circuit, a second N-type buried layer of a Bip transistor region is provided in a first N-type buried layer formed in a P-type substrate, and a second N-type buried layer of the Bip transistor region is provided. Above the N-type buried layer, an N-type epitaxial layer is provided, and the electrical isolation between the Bip transistors is performed by the first trench, and the depth of the first trench is the first trench. The second shallower than the N-type buried layer
The semiconductor device is characterized in that it is deeper than the N-type buried layer.
型埋込層内に絶縁膜を介してＮ型にドープした多結晶シ
リコンを埋設した第２のトレンチを有し、前記第２のト
レンチの上部をＮ型コレクタ層の中に形成し、前記第２
のトレンチの深さが前記第１のＮ型埋込層よりも浅く、
前記第２のＮ型埋込層よりも深くなっていることを更に
特徴とする請求項１に記載の半導体装置。2. The second N in the first N-type buried layer
A second trench having N-type doped polycrystalline silicon embedded in the type buried layer via an insulating film is formed, and an upper portion of the second trench is formed in the N type collector layer. Two
The depth of the trench is shallower than that of the first N-type buried layer,
The semiconductor device according to claim 1, further characterized by being deeper than the second N-type buried layer.
トランジスタ領域のＰ型埋込層及びＰｃｈＭＯＳトラン
ジスタ領域のＮ型埋込層を有し、前記ＮｃｈＭＯＳトラ
ンジスタ領域のＰ型埋込層の上にＰウェル層を有し、前
記ＰｃｈＭＯＳトランジスタ領域のＮ型埋込層の上にＮ
ウェル層を有し、低電源電圧を有するＢｉＮＭＯＳ回路
を構成することを更に特徴とする請求項２に記載の半導
体装置。3. An NchMOS in the first N-type buried layer
A P-type buried layer in the transistor region and an N-type buried layer in the PchMOS transistor region, a P-well layer on the P-type buried layer in the NchMOS transistor region, and an N-type buried layer in the PchMOS transistor region. N on the included layer
The semiconductor device according to claim 2, further comprising a BiNMOS circuit having a well layer and having a low power supply voltage.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04190412A JP3077396B2 (en) | 1992-07-17 | 1992-07-17 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP04190412A JP3077396B2 (en) | 1992-07-17 | 1992-07-17 | Semiconductor device |
Publications (2)
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| JPH0637264A true JPH0637264A (en) | 1994-02-10 |
| JP3077396B2 JP3077396B2 (en) | 2000-08-14 |
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ID=16257715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP04190412A Expired - Fee Related JP3077396B2 (en) | 1992-07-17 | 1992-07-17 | Semiconductor device |
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| JP (1) | JP3077396B2 (en) |
-
1992
- 1992-07-17 JP JP04190412A patent/JP3077396B2/en not_active Expired - Fee Related
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| JP3077396B2 (en) | 2000-08-14 |
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