JPH0637264A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0637264A JPH0637264A JP19041292A JP19041292A JPH0637264A JP H0637264 A JPH0637264 A JP H0637264A JP 19041292 A JP19041292 A JP 19041292A JP 19041292 A JP19041292 A JP 19041292A JP H0637264 A JPH0637264 A JP H0637264A
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Landscapes
- Bipolar Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 バイポーラトランジスタの分離をトレンチで
行っているＢｉＣＭＯＳ集積回路において、低電源電圧
部での高集積化を図る。 【構成】 低電圧電源部にＢｉＮＭＯＳ回路を使用した
ＢｉＮＭＯＳ回路において、バイポーラトランジスタ及
びＰチャネルＭＯＳトランジスタ及びＮチャンネルＭＯ
Ｓトランジスタを同一の第１のＮ型埋込層２の中に形成
し、Ｐ型基板との電気的分離をとる構造で、バイポーラ
トランジスタ分離を行っているトレンチ１３及び容量用
トレンチ１４の深さを第１のＮ型埋込層２よりも深く形
成し、第２のＮ型埋込層３よりも浅く形成し、容量用ト
レンチ１４の上部をコレクタＮ型層の中に形成してい
る。
行っているＢｉＣＭＯＳ集積回路において、低電源電圧
部での高集積化を図る。 【構成】 低電圧電源部にＢｉＮＭＯＳ回路を使用した
ＢｉＮＭＯＳ回路において、バイポーラトランジスタ及
びＰチャネルＭＯＳトランジスタ及びＮチャンネルＭＯ
Ｓトランジスタを同一の第１のＮ型埋込層２の中に形成
し、Ｐ型基板との電気的分離をとる構造で、バイポーラ
トランジスタ分離を行っているトレンチ１３及び容量用
トレンチ１４の深さを第１のＮ型埋込層２よりも深く形
成し、第２のＮ型埋込層３よりも浅く形成し、容量用ト
レンチ１４の上部をコレクタＮ型層の中に形成してい
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、ＢｉＣＭＯＳ集積回路の構造に関する。
に、ＢｉＣＭＯＳ集積回路の構造に関する。
【０００２】
【従来の技術】従来のＢｉｐトランジスタの分離をトレ
ンチで行っているＢｉＣＭＯＳ集積回路は、図７に示す
ように、Ｐ型シリコン基板１に第２のＮ型埋込層３及び
Ｐ型埋込層４及び第３のＮ型埋込層５を形成した後にＮ
型エピタキシャル層６を形成し、第２のＮ型埋込層３の
上のＮ型エピタキシャル層にＢｉｐトランジスタを形成
し、Ｐ型埋込層４の上のＮ型エピタキシャル層に形成し
たＰウェル層７にＮｃｈＭＯＳトランジスタを形成し、
第３のＮ型埋込層５の上のＮ型エピタキシャル層に形成
したＮウェル層８にＰｃｈＭＯＳトランジスタを形成し
ていた。
ンチで行っているＢｉＣＭＯＳ集積回路は、図７に示す
ように、Ｐ型シリコン基板１に第２のＮ型埋込層３及び
Ｐ型埋込層４及び第３のＮ型埋込層５を形成した後にＮ
型エピタキシャル層６を形成し、第２のＮ型埋込層３の
上のＮ型エピタキシャル層にＢｉｐトランジスタを形成
し、Ｐ型埋込層４の上のＮ型エピタキシャル層に形成し
たＰウェル層７にＮｃｈＭＯＳトランジスタを形成し、
第３のＮ型埋込層５の上のＮ型エピタキシャル層に形成
したＮウェル層８にＰｃｈＭＯＳトランジスタを形成し
ていた。
【０００３】しかしながら、ＬＳＩの高集積化と高速化
に伴い、ＣＭＯＳ部分のトランジスタゲート寸法がサブ
ミクロンの領域になってきて、電源電圧が５Ｖのままで
あると、トランジスタのホットキャリア耐性が著しく劣
化し、トランジスタ寿命が短くなるために、ＣＭＯＳ部
分は低い電源電圧が要求されている。
に伴い、ＣＭＯＳ部分のトランジスタゲート寸法がサブ
ミクロンの領域になってきて、電源電圧が５Ｖのままで
あると、トランジスタのホットキャリア耐性が著しく劣
化し、トランジスタ寿命が短くなるために、ＣＭＯＳ部
分は低い電源電圧が要求されている。
【０００４】一方、Ｂｉｐトランジスタは、高速動作を
考えると、電源電圧を下げると不利になってくる。この
ためにＢｉｐトランジスタとＭＯＳトランジスタを混載
している高速ＢｉＣＭＯＳ集積回路には２つの電源電圧
が要求される。
考えると、電源電圧を下げると不利になってくる。この
ためにＢｉｐトランジスタとＭＯＳトランジスタを混載
している高速ＢｉＣＭＯＳ集積回路には２つの電源電圧
が要求される。
【０００５】２つの電源電圧を有する従来のＢｉＣＭＯ
Ｓ集積回路は、図８に示すように、ＮｃｈＭＯＳトラン
ジスタ領域のＰウェル層７を第１のＮ型埋込層２の中に
形成し、Ｐ型基板１から電気的に浮かせている。Ｐｃｈ
ＭＯＳトランジスタ領域のＮウェル層８はもともとＰ型
基板から電気的に浮いている。
Ｓ集積回路は、図８に示すように、ＮｃｈＭＯＳトラン
ジスタ領域のＰウェル層７を第１のＮ型埋込層２の中に
形成し、Ｐ型基板１から電気的に浮かせている。Ｐｃｈ
ＭＯＳトランジスタ領域のＮウェル層８はもともとＰ型
基板から電気的に浮いている。
【０００６】従って、図８に示すような構造にすればＣ
ＭＯＳ部分はＰ型基板１から電気的に浮かせることがで
き、ＣＭＯＳ部分のみを低い電源電圧で使うことができ
る。
ＭＯＳ部分はＰ型基板１から電気的に浮かせることがで
き、ＣＭＯＳ部分のみを低い電源電圧で使うことができ
る。
【０００７】
【発明が解決しようとする課題】しかるに、従来のＢｉ
ｐトランジスタの分離をトレンチで行っている２つの電
源電圧を有するＢｉＣＭＯＳ集積回路は、低電圧電源を
有するＮｃｈＭＯＳトランジスタ領域のＰウェル層７を
第１のＮ型埋込層２の中に形成するために、Ｐウェル層
７及びＰ型埋込層４と第１のＮ型埋込層２とのマージン
をとらなければならないので、Ｂｉｐトランジスタ領域
とＮｃｈＭＯＳトランジスタ領域が近づけられず、Ｂｉ
ＣＭＯＳ集積回路の集積度が上げられないという課題が
あった。
ｐトランジスタの分離をトレンチで行っている２つの電
源電圧を有するＢｉＣＭＯＳ集積回路は、低電圧電源を
有するＮｃｈＭＯＳトランジスタ領域のＰウェル層７を
第１のＮ型埋込層２の中に形成するために、Ｐウェル層
７及びＰ型埋込層４と第１のＮ型埋込層２とのマージン
をとらなければならないので、Ｂｉｐトランジスタ領域
とＮｃｈＭＯＳトランジスタ領域が近づけられず、Ｂｉ
ＣＭＯＳ集積回路の集積度が上げられないという課題が
あった。
【０００８】本発明は従来の上記実情に鑑みて成された
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規な半導体
装置を提供することにある。
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規な半導体
装置を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るＢｉｐトランジスタの分離をトレンチ
で行っているＢｉＣＭＯＳ集積回路は、電源電圧の低い
部分ではＢｉＮＭＯＳ回路を使用し、このＢｉＮＭＯＳ
回路においてＰ型基板内に形成された第１の埋込内にＢ
ｉｐトランジスタ領域の第２のＮ型埋込層及びＮｃｈＭ
ＯＳトランジスタ領域のＰ型埋込層及びＰｃｈＭＯＳト
ランジスタ領域の第３のＮ型埋込層を有し、Ｂｉｐトラ
ンジスタ領域の第２のＮ型埋込層の上にはＮ型エピタキ
シャル層を有し、ＮｃｈＭＯＳトランジスタ領域のＰ型
埋込層の上にはＰウェル層を有し、Ｐｃｈトランジスタ
領域の第３のＮ型埋込層の上にはＮウェル層を有してお
り、Ｂｉｐトランジスタの分離を行っているトレンチの
深さを第１のＮ型埋込層よりも浅くして、第２のＮ型埋
込層よりも深くしている。
に、本発明に係るＢｉｐトランジスタの分離をトレンチ
で行っているＢｉＣＭＯＳ集積回路は、電源電圧の低い
部分ではＢｉＮＭＯＳ回路を使用し、このＢｉＮＭＯＳ
回路においてＰ型基板内に形成された第１の埋込内にＢ
ｉｐトランジスタ領域の第２のＮ型埋込層及びＮｃｈＭ
ＯＳトランジスタ領域のＰ型埋込層及びＰｃｈＭＯＳト
ランジスタ領域の第３のＮ型埋込層を有し、Ｂｉｐトラ
ンジスタ領域の第２のＮ型埋込層の上にはＮ型エピタキ
シャル層を有し、ＮｃｈＭＯＳトランジスタ領域のＰ型
埋込層の上にはＰウェル層を有し、Ｐｃｈトランジスタ
領域の第３のＮ型埋込層の上にはＮウェル層を有してお
り、Ｂｉｐトランジスタの分離を行っているトレンチの
深さを第１のＮ型埋込層よりも浅くして、第２のＮ型埋
込層よりも深くしている。
【００１０】
【実施例】次に、本発明をその好ましい各実施例につい
て図面を参照して具体的に説明する。
て図面を参照して具体的に説明する。
【００１１】［第１の実施例］図１は本発明による第１
の実施例を示す半導体チップの断面図である。
の実施例を示す半導体チップの断面図である。
【００１２】図１に示すように、低電源電圧部のＢｉＮ
ＭＯＳ回路の部分ではＰ型シリコン基板１内に第１のＮ
型埋込層２を有し、第１のＮ型埋込層２内にＢｉｐトラ
ンジスタ領域の第２のＮ型埋込層３及びＮｃｈＭＯＳト
ランジスタ領域のＰ型埋込層４及びＰｃｈＭＯＳトラン
ジスタ領域の第３のＮ型埋込層５を有している。Ｂｉｐ
トランジスタ領域の第２のＮ型埋込層の上にはＮ型エピ
タキシャル層６を有し、ＮｃｈＭＯＳトランジスタ領域
のＰ型埋込層４の上にはＮ型エピタキシャル層２の中に
形成したＰウェル層７を有し、ＰｃｈＭＯＳトランジス
タ領域の第３のＮ型埋込層５の上にはＮ型エピタキシャ
ル層２の中に形成したＮウェル層８を有している。
ＭＯＳ回路の部分ではＰ型シリコン基板１内に第１のＮ
型埋込層２を有し、第１のＮ型埋込層２内にＢｉｐトラ
ンジスタ領域の第２のＮ型埋込層３及びＮｃｈＭＯＳト
ランジスタ領域のＰ型埋込層４及びＰｃｈＭＯＳトラン
ジスタ領域の第３のＮ型埋込層５を有している。Ｂｉｐ
トランジスタ領域の第２のＮ型埋込層の上にはＮ型エピ
タキシャル層６を有し、ＮｃｈＭＯＳトランジスタ領域
のＰ型埋込層４の上にはＮ型エピタキシャル層２の中に
形成したＰウェル層７を有し、ＰｃｈＭＯＳトランジス
タ領域の第３のＮ型埋込層５の上にはＮ型エピタキシャ
ル層２の中に形成したＮウェル層８を有している。
【００１３】Ｂｉｐトランジスタの分離はトレンチ９に
よって行われており、トレンチ９の深さは第１のＮ型埋
込層２よりも浅く、第２のＮ型埋込層３よりも深く形成
されている。本発明の構造では通常のＢｉｐトランジス
タ領域ではトレンチ９′によってＢｉｐトランジスタの
コレクタ電位は分離されるが、第１のＮ型埋込層内にあ
る低電源電圧部のＢｉＮＭＯＳ回路部分のＢｉｐトラン
ジスタはトレンチ９によってＢｉｐトランジスタのコレ
クタ電位は分離されず、コレクタ電位が共通になってし
まう。
よって行われており、トレンチ９の深さは第１のＮ型埋
込層２よりも浅く、第２のＮ型埋込層３よりも深く形成
されている。本発明の構造では通常のＢｉｐトランジス
タ領域ではトレンチ９′によってＢｉｐトランジスタの
コレクタ電位は分離されるが、第１のＮ型埋込層内にあ
る低電源電圧部のＢｉＮＭＯＳ回路部分のＢｉｐトラン
ジスタはトレンチ９によってＢｉｐトランジスタのコレ
クタ電位は分離されず、コレクタ電位が共通になってし
まう。
【００１４】図５に示すＢｉＣＭＯＳインバータ回路に
おいては、コレクタ共通では不具合が生じるが、図６に
示すＢｉＮＭＯＳインバータ回路においてはコレクタ共
通にしても何ら不具合は生じない。
おいては、コレクタ共通では不具合が生じるが、図６に
示すＢｉＮＭＯＳインバータ回路においてはコレクタ共
通にしても何ら不具合は生じない。
【００１５】またＢｉＮＭＯＳ回路全体を第１のＮ型埋
込層２の中に入れているために、ＢｉＮＭＯＳ回路全体
がＰ型基板から電気的に浮いており、低電源電圧にする
ことが可能である。ＢｉｐトランジスタとＮｃｈＭＯＳ
トランジスタとＰｃｈＭＯＳトランジスタを同一の第１
のＮ型埋込層内に入れているために従来例と比較してＰ
ウェル層７及びＰ型埋込層４と第１のＮ型埋込層３との
マージンを考慮することがないので、Ｂｉｐトランジス
タとＮｃｈＭＯＳトランジスタの距離を縮めることがで
き、高集積化を図ることができる。従来例に比較して面
積を約２０％程度減らすことができる。
込層２の中に入れているために、ＢｉＮＭＯＳ回路全体
がＰ型基板から電気的に浮いており、低電源電圧にする
ことが可能である。ＢｉｐトランジスタとＮｃｈＭＯＳ
トランジスタとＰｃｈＭＯＳトランジスタを同一の第１
のＮ型埋込層内に入れているために従来例と比較してＰ
ウェル層７及びＰ型埋込層４と第１のＮ型埋込層３との
マージンを考慮することがないので、Ｂｉｐトランジス
タとＮｃｈＭＯＳトランジスタの距離を縮めることがで
き、高集積化を図ることができる。従来例に比較して面
積を約２０％程度減らすことができる。
【００１６】図２（ａ）、（ｂ）は前記した第１の実施
例と、第１の実施例においてバイポーラトランジスタの
分離をＰＮ分離にした場合とを比較したものである。
例と、第１の実施例においてバイポーラトランジスタの
分離をＰＮ分離にした場合とを比較したものである。
【００１７】図２（ａ）は第１のＮ型埋込層１の中のバ
イポーラトランジスタの分離をＰ−Ｎ分離にしたもので
あり、図２（ｂ）はバイポーラトランジスタをトレンチ
で分離したものである。
イポーラトランジスタの分離をＰ−Ｎ分離にしたもので
あり、図２（ｂ）はバイポーラトランジスタをトレンチ
で分離したものである。
【００１８】図２（ａ）に示すように、Ｐ−Ｎ分離では
Ｐ型シリコン基板１と第１のＮ型埋込層２と分離用Ｐ型
埋込層１５及び分離用Ｐウェル層１６でＰＮＰの寄生バ
イポーラができてしまうが、図２（ｂ）に示すようにト
レンチ分離では寄生バイポーラができないために、安定
した動作が得られる。
Ｐ型シリコン基板１と第１のＮ型埋込層２と分離用Ｐ型
埋込層１５及び分離用Ｐウェル層１６でＰＮＰの寄生バ
イポーラができてしまうが、図２（ｂ）に示すようにト
レンチ分離では寄生バイポーラができないために、安定
した動作が得られる。
【００１９】［第２の実施例］図３は本発明による第２
の実施例を説明するための半導体チップの断面図であ
る。
の実施例を説明するための半導体チップの断面図であ
る。
【００２０】図３を参照するに、第２の実施例では、第
１の実施例においてトレンチをトレンチ９の代わりに絶
縁膜１０を介してＮ型にドープした多結晶シリコン１１
で埋設した構造にして、絶縁分離用トレンチ１３と容量
用トレンチ１４を有している。容量用トレンチ１４の上
部をコレクタ引き出しＮ型層１２′の中に形成する。コ
レクタ引き出しＮ型層１２′はバイポーラトランジスタ
のコレクタ引き出しＮ型層と同時に形成している。
１の実施例においてトレンチをトレンチ９の代わりに絶
縁膜１０を介してＮ型にドープした多結晶シリコン１１
で埋設した構造にして、絶縁分離用トレンチ１３と容量
用トレンチ１４を有している。容量用トレンチ１４の上
部をコレクタ引き出しＮ型層１２′の中に形成する。コ
レクタ引き出しＮ型層１２′はバイポーラトランジスタ
のコレクタ引き出しＮ型層と同時に形成している。
【００２１】容量用トレンチ１４は絶縁膜１０′をはさ
んでＮ型にドープされた多結晶シリコン１１′の電極と
コレクタ引き出しＮ型層１２′の電極があり、キャパシ
タを形成している。コレクタ引き出しＮ型層１２は第２
のＮ型埋込層３′及び第１のＮ型埋込層２と接続されて
おり、絶縁膜１０′のまわりをＮ型層が囲んでいる。キ
ャパシタの周囲を濃いＮ型層で囲んでいるので空乏層の
伸びを抑えることができ、大きな容量を得ることができ
る。
んでＮ型にドープされた多結晶シリコン１１′の電極と
コレクタ引き出しＮ型層１２′の電極があり、キャパシ
タを形成している。コレクタ引き出しＮ型層１２は第２
のＮ型埋込層３′及び第１のＮ型埋込層２と接続されて
おり、絶縁膜１０′のまわりをＮ型層が囲んでいる。キ
ャパシタの周囲を濃いＮ型層で囲んでいるので空乏層の
伸びを抑えることができ、大きな容量を得ることができ
る。
【００２２】またトレンチの底までＮ型層で囲んでいる
ので、Ｎ型層がトレンチの途中で終わっている場合と比
較してキャパシタの表面積を大きくすることができ、大
きな容量を得ることができる。
ので、Ｎ型層がトレンチの途中で終わっている場合と比
較してキャパシタの表面積を大きくすることができ、大
きな容量を得ることができる。
【００２３】図４は第２の実施例において容量用トレン
チ１４を有している第１のＮ型埋込層２′をＢｉｐ領域
の第１のＮ型埋込層２と分離したものである。
チ１４を有している第１のＮ型埋込層２′をＢｉｐ領域
の第１のＮ型埋込層２と分離したものである。
【００２４】図４において、この構造では容量トレンチ
１４のコレクタ引き出しＮ型層１２′の電位をＰ型シリ
コン基板１からもＢｉｐ領域のコレクタ電位からも独立
にできるという特徴を有している。
１４のコレクタ引き出しＮ型層１２′の電位をＰ型シリ
コン基板１からもＢｉｐ領域のコレクタ電位からも独立
にできるという特徴を有している。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
Ｂｉｐトランジスタをトレンチで分離しているＢｉＣＭ
ＯＳ集積回路において、低電源電圧部のＢｉＮＭＯＳ回
路全体を第１のＮ型埋込層内に入れ、しかも第１のＮ型
埋込層内のＢｉｐトランジスタ間を分離しているトレン
チの深さを第１のＮ型埋込層より浅く、第２のＮ型埋込
層より深くしているので、通常のＢｉｐトランジスタを
分離しているトレンチと同時に形成することができ、必
要以上に深いトレンチを形成することがないために、製
造上も作りやすいという効果が得られる。
Ｂｉｐトランジスタをトレンチで分離しているＢｉＣＭ
ＯＳ集積回路において、低電源電圧部のＢｉＮＭＯＳ回
路全体を第１のＮ型埋込層内に入れ、しかも第１のＮ型
埋込層内のＢｉｐトランジスタ間を分離しているトレン
チの深さを第１のＮ型埋込層より浅く、第２のＮ型埋込
層より深くしているので、通常のＢｉｐトランジスタを
分離しているトレンチと同時に形成することができ、必
要以上に深いトレンチを形成することがないために、製
造上も作りやすいという効果が得られる。
【００２６】本発明によれば、また、従来例と比較して
ＢｉｐトランジスタとＮｃｈＭＯＳトランジスタの距離
を縮めることができるために、高集積化が図れる（従来
例と比較して面積の約２０％程度の縮小）という利点が
得られる。
ＢｉｐトランジスタとＮｃｈＭＯＳトランジスタの距離
を縮めることができるために、高集積化が図れる（従来
例と比較して面積の約２０％程度の縮小）という利点が
得られる。
【００２７】本発明によれば、また、この構造でＢｉｐ
部の分離をＰ−Ｎ分離で形成したものと比較すると寄生
バイポーラトランジスタができないために、安定した動
作が得られる。
部の分離をＰ−Ｎ分離で形成したものと比較すると寄生
バイポーラトランジスタができないために、安定した動
作が得られる。
【００２８】特に、第２の実施例においては、Ｂｉｐ部
の絶縁分離用トレンチを形成するのと同一工程で容量用
トレンチを形成することができ、キャパシタを形成して
いる絶縁膜を濃いＮ型層で囲んでいるので空乏層の伸び
を抑えることができ、大きな容量を得ることができる。
またトレンチの底までＮ型層で囲んでいるのでＮ型層が
トレンチの途中で終わっている場合と比較してキャパシ
タの表面積を大きくすることができ、大きな容量を得る
ことができる。
の絶縁分離用トレンチを形成するのと同一工程で容量用
トレンチを形成することができ、キャパシタを形成して
いる絶縁膜を濃いＮ型層で囲んでいるので空乏層の伸び
を抑えることができ、大きな容量を得ることができる。
またトレンチの底までＮ型層で囲んでいるのでＮ型層が
トレンチの途中で終わっている場合と比較してキャパシ
タの表面積を大きくすることができ、大きな容量を得る
ことができる。
【図１】本発明による第１の実施例を示す断面図であ
る。
る。
【図２】（ａ）、（ｂ）はＢｉｐ分離をＰ−Ｎ分離した
場合とトレンチ分離した場合との比較を示す概略図であ
る。
場合とトレンチ分離した場合との比較を示す概略図であ
る。
【図３】本発明による第２の実施例を示す断面図であ
る。
る。
【図４】本発明による第２の実施例の変形例を示す断面
図である。
図である。
【図５】ＢｉＣＭＯＳインバータの回路図である。
【図６】ＢｉＮＭＯＳインバータの回路図である。
【図７】１つの電源電圧を有する場合における従来例の
断面図である。
断面図である。
【図８】２つの電源電圧を有する場合における従来例の
断面図である。
断面図である。
【符号の説明】 １…Ｐ型シリコン基板 ２…第１のＮ型埋込層 ３、３′、３″…第２のＮ型埋込層 ４…Ｐ型埋込層 ５…第３のＮ型埋込層 ６…Ｎ型エピタキシャル層 ７…Ｐウェル層 ８…Ｎウェル層 ９、９′…トレンチ １０、１０′…絶縁膜 １１、１１′…Ｎ型多結晶シリコン １２、１２′…コレクタ引き出しＮ型層 １３…絶縁分離用トレンチ １４…容量用トレンチ １５…分離用Ｐ型埋込層 １６…分離用Ｐウェル層 ２１…ＰｃｈＭＯＳトランジスタ ２２…第１のＮｃｈＭＯＳトランジスタ ２３…第２のＮｃｈＭＯＳトランジスタ ２４…第３のＮｃｈＭＯＳトランジスタ ２５…第１のＮＰＮＢｉｐトランジスタ ２６…第２のＮＰＮＢｉｐトランジスタ ２７…第３のＮＰＮＢｉｐトランジスタ ２８…第４のＮｃｈＭＯＳトランジスタ
Claims (3)
- 【請求項１】 ＢｉＣＭＯＳ集積回路においてＰ型基板
内に形成された第１のＮ型埋込層内にＢｉｐトランジス
タ領域の第２のＮ型埋込層を有し、前記Ｂｉｐトランジ
スタ領域の第２のＮ型埋込層の上にはＮ型エピタキシャ
ル層を有し、Ｂｉｐトランジスタの間の電気的分離が第
１のトレンチによって行われており、前記第１のトレン
チの深さが前記第１のＮ型埋込層よりも浅く、前記第２
のＮ型埋込層よりも深くなっていることを特徴とする半
導体装置。 - 【請求項２】 前記第１のＮ型埋込層内の前記第２のＮ
型埋込層内に絶縁膜を介してＮ型にドープした多結晶シ
リコンを埋設した第２のトレンチを有し、前記第２のト
レンチの上部をＮ型コレクタ層の中に形成し、前記第２
のトレンチの深さが前記第１のＮ型埋込層よりも浅く、
前記第２のＮ型埋込層よりも深くなっていることを更に
特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記第１のＮ型埋込層内にＮｃｈＭＯＳ
トランジスタ領域のＰ型埋込層及びＰｃｈＭＯＳトラン
ジスタ領域のＮ型埋込層を有し、前記ＮｃｈＭＯＳトラ
ンジスタ領域のＰ型埋込層の上にＰウェル層を有し、前
記ＰｃｈＭＯＳトランジスタ領域のＮ型埋込層の上にＮ
ウェル層を有し、低電源電圧を有するＢｉＮＭＯＳ回路
を構成することを更に特徴とする請求項２に記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04190412A JP3077396B2 (ja) | 1992-07-17 | 1992-07-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04190412A JP3077396B2 (ja) | 1992-07-17 | 1992-07-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0637264A true JPH0637264A (ja) | 1994-02-10 |
| JP3077396B2 JP3077396B2 (ja) | 2000-08-14 |
Family
ID=16257715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04190412A Expired - Fee Related JP3077396B2 (ja) | 1992-07-17 | 1992-07-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3077396B2 (ja) |
-
1992
- 1992-07-17 JP JP04190412A patent/JP3077396B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3077396B2 (ja) | 2000-08-14 |
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