JPH09508497A

JPH09508497A - Ｍｏｓ制御形サイリスタ

Info

Publication number: JPH09508497A
Application number: JP7520365A
Authority: JP
Inventors: シュランゲンオットーハインリッヒ
Original assignee: ダイムラー−ベンツアクチエンゲゼルシャフト
Priority date: 1994-02-01
Filing date: 1995-01-28
Publication date: 1997-08-26
Also published as: DE4402877A1; WO1995021460A1; EP0742957A1; EP0742957B1; US5856683A; DE59505519D1; DE4402877C2

Abstract

(57)【要約】本発明は、ＭＯＳゲートによりスイッチング可能な電力用半導体素子に関する。この電力用半導体素子には、並置され並列接続されてサイリスタ構造を形成する多数の単位セルを有する半導体本体が設けられている。この単位セルは、アノードと隣接するｐ形エミッタゾーン、それに続く低濃度でドーピングされたｎ形ベースゾーン、その上に続くｐ形ベースゾーン、およびそれに続くｎ形エミッタゾーンから成る。この単位セルのｎ形エミッタゾーンへ２つ１組でｐ⁺形ゾーン（５ａ，５ｂ）が埋め込まれており、これらのｐ⁺形ゾーンは、それらの間に位置するｎ形領域とその上に配置された絶縁ゲートとともにラテラルｐチャネルＭＯＳＦＥＴを形成する。エミッタゾーン（４）にはフローティングコンタクト（Ｋ′）が設けられており、これは同時に、ソースとして用いられるｐ⁺形領域の電力を形成している。ドレインとして用いられるｐ⁺形領域は外側のカソード（Ｋ）と接続されており、これはｎ形エミッタゾーンと接触していない。ｐ形ベースゾーン（３）の表面領域およびそれらの間に位置するｎ形エミッタゾーン（４ｂ）の領域により、絶縁領域とともに別のＭＯＳＦＥＴが形成される。第２のＭＯＳＦＥＴのゲート電極はカソード金属化部といっしょに形成される。ＭＯＳＦＥＴの降伏電圧は互いの所定の関係にある。

Description

【発明の詳細な説明】ＭＯＳ制御形サイリスタ本発明は、ＭＯＳゲートによりスイッチング可能な電力用半導体素子に関する。この電力用半導体素子には、並置され並列接続されてサイリスタ構造を形成する多数の単位セルを有する半導体本体が設けられており、該単位セルは、アノードと隣接するｐ形エミッタゾーン、それに続く低濃度でドーピングされたｎ形ベースゾーン、その上に続くｐ形ベースゾーン、およびそれに続くｎ形エミッタゾーンから成り、該ｎ形エミッタゾーンへ２つ１組でｐ⁺形ゾーンが埋め込まれており、該ｐ⁺形ゾーンは、それらの間に位置するｎ形領域とその上に配置された絶縁ゲートとともに第１のラテラルｐチャネルＭＯＳＦＥＴを形成し、エミッタゾーン周縁部に位置するドレイン領域は、ｎ形エミッタゾーンと接触していない外側のカソードと接続されているとともに、内側に位置するソース領域にはフローティングコンタクトが設けられていて、該フローティングコンタクトは同時にｎ形エミッタゾーンと接触しており、外側のカソードと接触しているｐ＋形ゾーン、ｐ形ベースゾーンの表面領域、およびそれらの間に位置するｎ形エミッタゾーンの領域から、絶縁ゲートとともに第２のｐチャネルＭＯＳＦＥＴが形成される。このような電力用半導体素子はドイツ連邦共和国特許出願公開第４１２６４９１号公報から公知である。この電力用半導体素子の場合、サイリスタのｎ形エミッタゾーンにｐチャネルＭＯＳＦＥＴが集積されており、このＭＯＳＦＥＴは、ソースおよびドレイン領域として埋め込まれた２つのｐ⁺形ゾーンと、ｎ導電形の中間領域の上に配置されたＭＯＳゲートにより形成される。ｎ形エミッタゾーンの周縁部におかれたドレインのｐ⁺形ゾーンは接触電極としてのカソードと接続されており、ソースのｐ⁺形ゾーンおよびｎ形エミッタゾーンの隣接部分には、フローティングメタルコンタクトが設けられている。そしてこのメタルコンタクトによってＭＯＳＦＥＴとサイリスタがオーミックに接続されていて、それらは直列に配置されている。第２のｐチャネルＭＯＳＦＥＴＭ２は、表面に導かれたサイリスタのｐ形ベース、カソードと接触しているｎ形エミッタゾーン周縁部のｐ⁺領域、およびその間に位置するｎ形エミッタゾーンの一部分、ならびにその上に配置された絶縁ゲートＧ２により形成される。この素子をターンオフにするため、サイリスタと直列に設けられたＭＯＳＦＥＴＭ１が遮断され、同時にＭＯＳＦＥＴＭ２が導通され、これによりサイリスタのｐ形ベースからカソードへのバイパスが形成される。このためには、両方のＭＯＳＦＥＴのゲートをそれぞれ異なるゲート信号で制御しなければならない。ターンオフに際して良好なターンオフ特性および大きな安全動作領域（ＳＯＡ）を得るため、両方のゲート信号は時間およびそれらの絶対値に関して相互間で著しく精確に調整されていなければならない。ゲート信号の相関関係における障害により安全動作領域が低減され、素子がたやすく破損してしまう。また、著しく複雑なドライバエレクトロニクスも必要とされるため、それぞれ異なるが相互間で調整しなければならない制御信号により２つのゲートを介してターンオフを行うことは、たとえばＩＧＢＴのような他の素子に比べ実践において大きな欠点となることを意味する。さらに欠点として挙げられるのは、この素子は電流の飽和を伴う特性曲線を有していないことでもあり、すなわち電流は電圧の増加とともに飽和値へ向かおうとはしない。つまり負荷の短絡時、電流はこの素子自体によっては制限されず、したがって短絡時の破損を防止するため保護装置を前置接続しなければならない。このことは、ゲート端子の一方とカソード端子を外部で相互に接続したときにもあてはまる。ゲート−カソード回路の内部抵抗に起因して、殊にポリシリコンゲートによって、急速な電流および電圧上昇時にゲートはカソード電位に保たれなくなる。換言すれば、この素子は短絡に強くない。ドイツ連邦共和国特許出願公開第４１２６４９１号公報により公知の素子をスイッチオンするため、サイリスタを点弧する目的で外部から制御される第３のＭＯＳＦＥＴが集積されている。エンハンスメント形（自己阻止形ないし”ノーマリオフ形”）のｎチャネルＭＯＳＦＥＴとして構成されているこのＭＯＳＦＥＴによって、スイッチオン状態においてサイリスタのｎ形エミッタゾーンがｎ形ベースと接続される。この素子をターンオンするためには、第１および第３のＭＯＳＦＥＴが導通され第２のＭＯＳＦＥＴが遮断される。このようなスイッチオンのために十分でなければならないゲートによって、ドライバエレクトロニクスに対する所要コストがいっそう高まる。電界効果制御形半導体電力素子（以下ではやはり素子と称する）は、電力用ＭＯＳＦＥＴおよび絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）の形態で、すでに大量に実践で使用されている。ＭＯＳＦＥＴの順方向電圧は、導電率変調が欠けるためこのＭＯＳＦＥＴに対し選定された阻止電圧が増えるにつれて上昇し、その結果、ＭＯＳＦＥＴは約５００Ｖまでしか用いられない。ＩＧＢＴは、バイポーラ素子として３００Ｖよりも大きい阻止電圧において、ＭＯＳＦＥＴよりも良好な順方向特性を有している。しかしながら、ドイツ連邦共和国特許出願公開第４１２６４９１号公報による素子のようなＭＯＳ制御形サイリスタと比べて、ＩＧＢＴの順方向特性は約６００Ｖの阻止能力よりも上では劣化する。それというのは、その順方向特性および逆方向特性はバイポーラトランジスタ（サイリスタではない）により決定されるからである。したがってチップ面積あたりのスイッチング可能な電流は、ドイツ連邦共和国特許出願公開第４１２６４９１号公報による素子の場合よりも小さい。しかしＩＧＢＴの利点は、電力用ＭＯＳＦＥＴのようにＩＧＢＴもゲートを介してスイッチオン／オフが可能であり、電流飽和特性をもつ特性曲線を有していることである。また、次のような特別なＭＯＳ制御形サイリスタ（ＭＣＴ）も知られている。すなわちこのＭＯＳ制御形サイリスタは、ｎ形エミッタゾーンに集積されたＭＯＳＦＥＴを有しており、このＭＯＳＦＥＴによりスイッチオン時にｐ形ベースからカソードへのバイパスが開かれ、これにより素子がターンオフされる。しかしこの素子のターンオフ特性は電流のフィラメンティング（線条化）により損なわれる。ＭＣＴの順方向特性曲線は通常のサイリスタのターンオン特性曲線と同じであり、つまりＭＣＴの順方向特性曲線は電流飽和をもっていない。したがってＭＣＴも”短絡に強い”特性ではなく、このことはたとえばＩＧＢＴに比して著しい欠点とみなされる。しかしとりわけ、電流のフィラメンティングによって、ＭＣＴを実践で普及するに至らなかった。 Baliga および共同研究者による論文において、”Emitter-Switched-Thyristo r”ないしＥＳＴと称される別のＭＯＳ制御形サイリスタについて記載されている（IEEE Trans．Electron Devices 38（1991），p.1619 参照）。ＥＳＴの場合、サイリスタのｐ形ベースに、サイリスタ構造体と直列に配置されたＭＯＳＦＥＴが集積されている。ＭＯＳＦＥＴの遮断によりＥＳＴが遮断する。この素子の欠点は、カソードと接触した寄生的なサイリスタを含んでいることである。このサイリスタのターンオンを防止するために、ｐ形ベースがｎ形エミッタといっしょにカソード金属化部により接触されており、つまりカソードと短絡している。しかしその結果、フローティング状態にあるメインのサイリスタも短絡個所からかなりの間隔になるまで連動を阻止されることになる。したがって個別素子はかなり大きな横方向の寸法を有していなけれならず、その結果、半導体面積あたりで達成可能なＭＯＳチャネル幅ひいては面積あたりのスイッチング可能な電流も著しく抑えられている。前置接続されたＭＯＳＦＥＴにより、特性曲線は漠然と電流制限を表している。このことはほとんどはっきりとは示されない。それというのはＭＯＳＦＥＴは通常の動作条件では、著しく高い電圧を可能にするｐ形ベースとｎ形ベースの接合部が実質的に阻止状態になりはじめるまえにすでに、降伏状態になるからである。したがって本発明の課題は、冒頭で述べた形式のＭＯＳ制御形電力用半導体素子において、ただ１つのゲートによりターンオフすることができ電流飽和特性をもつ特性曲線を有するように構成することにある。さらにこの場合、上記の電力用半導体素子を、そのゲートによりスイッチオンもできるように構成するつもりである。本発明によればこの課題は、外側のカソードとフローティングコンタクトとの間の第１のラテラルｐチャネルＭＯＳＦＥＴの降伏電圧は、第２のＭＯＳＦＥＴにおける閾値の絶対値を２Ｖよりも大きく上回り、第２のＭＯＳＦＥＴのゲート電極はカソード金属化部によりいっしょに形成されるかまたは該カソード金属化部により覆われることにより解決される。この電力用半導体素子は、カソードに対し正またはフローティングカソードに対しゼロまたは正であるゲート電圧によりターンオフされる。この場合、ＭＯＳＦＥＴやＩＧＢＴにおいても用いられているような簡単な制御回路だけしか必要ない。このことは実践での使用にとって著しく大きな利点である。しかもこの電力用半導体素子は広い逆方向電圧範囲に適しており、小さい順方向電圧で面積あたりに高い電流を投入することができ、電流飽和をもつ特性曲線を有している。１つの電力用半導体素子においては、単位セルの一部分でｎ形ベースゾーンの表面領域、ｎ形エミッタゾーン、およびそれらの間にあるｐ形ベースゾーンの表面領域が絶縁ゲートとともに１つのｎチャネルＭＯＳＦＥＴを形成してるが、このような電力用半導体素子は本発明によれば次のように構成されている。すなわち、ｎチャネルＭＯＳＦＥＴはデプレション形であり、デプレション形のＭＯＳＦＥＴにおける閾値電圧の絶対値は、第１のｐチャネルＭＯＳＦＥＴの降伏電圧よりも少なくとも２Ｖだけ小さく、さらにデプレション形のＭＯＳＦＥＴのゲート電極はカソード金属化部によりいっしょに形成されるかまたはそれに覆われる。この電力用半導体素子は、第１のＭＯＳＦＥＴのゲートにおける負の電圧によりスイッチオンされ、したがってただ１つの外側のゲートによりスイッチオンもスイッチオフも行える。スイッチオンのためには負のゲート電圧が加えられ、スイッチオフのためにはゲートがフローティングカソードの電位におかれるかまたはカソードに対し正になるよう調整される。このようにして、たとえばＩＧＢＴのようなその他のＭＯＳ素子と同じように簡単な制御回路で間に合う素子が得られる。チップ面積あたりで投入可能な電流は、公知の素子よりも著しく大きくかつ順方向電圧は小さい。しかもこの素子は高い逆方向電圧に適している。これに対して、ドイツ連邦共和国特許出願公開第４１２６４９１号公報により公知の半導体素子の場合には、スイッチオンのために第１および第３のＭＯＳＦＥＴを導通させ、かつ第２のＭＯＳＦＥＴを遮断しておかなければならない。たとえばドイツ連邦共和国特許出願公開第４１２６４９１号公報第７欄第２１〜２５行に記載されているように、このためには種々のＭＯＳＦＥＴに対しそれぞれ異なるゲート信号が必要とされる。請求項３〜６には本発明のその他の好適な実施形態が示されている。次に、図面に示された実施例に基づき本発明を詳細に説明する。それらの実施例には本発明のその他の詳細な点、特徴および利点が示されている。図１は、ターンオフ用に構成された形態の電力用半導体素子の単位セル（ノーマルセル）を示す図である。図２は、図１による電力用半導体素子をターンオフ時の電位値とともに示す図である。図３は、ターンオフ用にもターンオン用に構成された通常の単位セルを有する電力用半導体素子を示す図である。図１の横断面で示されているように、電力用半導体素子の半導体本体はｐｎｐｎサイリスタ構造体を有している。これはアノードＡに隣接するｐ形エミッタゾーン１、それに続いて低濃度でドーピングされたｎ形ベースゾーン２、その上に続くｐ形ベースゾーン３（ｐ形ベースとも称する）、さらにそこに埋め込まれたｎ形エミッタゾーン４から成り、このｎ形エミッタゾーンは図面に対し垂直方向で有利にはストライプ状に形成されている。さらにこのｎ形エミッタゾーンは有利には、高濃度でドーピングされた中央領域４ａと低濃度でドーピングされた側方領域４ｂとに分けられている。ゾーン４の各側方領域にはそれぞれ１対の高濃度でドーピングされたｐ⁺形ゾーン５ａ，５ｂが埋め込まれており、これらのゾーンはｎ形エミッタゾーンの周縁部と平行に延在している。ｐ⁺形ゾーンの各対は、ｎ形ゾーン４の中間領域およびその上に配置された絶縁ゲートＧといっしょに、ｐチャネルＭＯＳＦＥＴＭ１を形成している。ｎ形エミッタゾーンには、高濃度でドーピングされた中央領域４ａ内にフローティング状態にあるカソード金属化部Ｋ′が設けられており、この金属化部は各ｐ＋形ゾーン対において内側に位置するｐ⁺形ストライプ５ａともオーミックに接触している。ｎ形エミッタゾーン４の周縁部に位置するｐ⁺形ストライプ５ｂは金属層Ｋと接触しており、この金属層は素子の外側のカソードとして用いられ、ｎ形エミッタゾーン４とは接触していない。このカソードにはカソード端子ＫＡが設けられている。ＭＯＳＦＥＴ（Ｍ１）は、フローティングカソードＫ′の下のサイリスタ構造体と直列に配置されている。順方向またはスイッチング方向において、アノードＡは外側のカソードＫに対し正になるよう極性づけられている。図１には、カソードと接触しているｐ⁺形ゾーン５ｂとｐ形ベース３との間に第２のＭＯＳＦＥＴ領域Ｍ２が示されている。図１ではＳｉＯ₂として記されている誘電体により絶縁されたＭＯＳＦＥＴＭ２のゲートは、カソード金属化部といっしょに形成されるかまたはそれに覆われる。まずはじめに、順方向状態からのターンオフについて説明する。順方向電流が流れるのは、ＭＯＳＦＥＴＭ１のソース電極を成すフローティングカソードＫ ′に対しゲートＧの電位が負であり、ソース領域を成すＭＯＳＦＥＴ（Ｍ１）のゾーン５ａとドレイン領域を成すゾーン５ｂとの間に、ｐ導電形の反転チャネルが形成されたときだけである。フローティングカソードＫ′からカソードＫへ流れるホール流は、他方の方向でＫ′からの同じ大きさの電子流として続いて流れていき、サイリスタ構造体の中へ入る。ターンオフするためにゲート電圧は絶対値に関して、閾値電圧Ｖ_Tよりも低い値たとえば０まで低減され、その結果、ソース領域５ａとドレイン領域５ｂの間のｐチャネルは消滅する。このことでＫ′ からはもはや電子はサイリスタへは流れ込まない。しかしながら、依然として多数の過剰な電荷キャリアが構造体中に存在しており、ｎ形ベース領域とｐ形ベース領域との間にあり単独で高いオフ電圧を受け入れることのできるｐｎ接合部Ｊ₂ はまだ遮断されないので、この素子は別の措置を講じなければ、たとえば１２ＶであるＭＯＳＦＥＴＭ１の順方向電圧よりも小さい電圧に対してしか遮断しないことになる。再結合により消滅する時間を電荷キャリアが有することになる著しく緩慢な電圧上昇の場合にのみ、より高い電圧に対する遮断が可能になる。しかし、通常の比較的高い電圧とスイッチング速度であると、ＭＯＳＦＥＴは降伏状態にされ、サイリスタ構造体１，２，３，４ａへは完全に電流が供給され、その際、素子における電圧はＭＯＳＦＥＴの降伏電圧だけ高められる。いっそう高い電圧に対し急速な電圧上昇において遮断できるようにする目的で、本発明による素子はＭＯＳＦＥＴＭ２を有しており、このＭＯＳＦＥＴのケートはカソード金属化部といっしょに形成される。ＭＯＳＦＥＴＭ２の機能を明らかにする目的で、図２における構造体にはターンオフ時点の電位に関する値が示されており、このときアノードはすでにカソードに対し１００Ｖの電圧を有することになる。示されている値は、ｐｎ接合部により形成される電圧を伴わない外側の電位に対してあてはまるものであり、その際、カソードＫの電位はゼロにセットされている。ターンオフするためゲートＧはソースＫ′の電位におかれており、ソース領域５ａとドレイン領域５ｂはもはやｐチャネルを介して接続されていないので、Ｋ′とＫとの間においてこの実例では８Ｖとなる電圧が形成される。この電圧のため、ドレイン領域５ｂとｎ形エミッタゾーン４ｂとの間のｐｎ接合部Ｊ₄は逆方向に極性づけられる。そしてＭＯＳＦＥＴＭ２の閾値電圧が比較的小さいと（たとえば４Ｖであると）、ｐ⁺形領域５ｂとｐ形ベース領域との間のｎ形ゾーンの上にｐチャネルが形成される。それというのはＭ２のゲートは半導体に対し負に極性づけられているからである。フローティング状態にあるカソードＫ′からはもはや、その下に位置するサイリスタ構造体へは電子流が流れ込まないので、中央領域におけるｐ形ベース３もｎ形エミッタゾーン４と同じ電位におかれている。側方の領域では、電圧はいくらか低くたとえば７Ｖである。その理由は、ｐ形ベース３およびｎ形ベースゾーン２では電荷キャリアが減少し、空間電荷領域（ＲＬＺ）が形成されるため、ホールがその中へカソードＫへのチャネルを介して流れ込むからである。これまで述べてきた動作に対する前提条件として、外部で制御されｐｎ接合部Ｊ₄を介して求められるＭＯＳＦＥＴＭ１の降伏電圧Ｖ_Br（Ｍ１）は、ＭＯＳＦＥＴＭ２の閾値電圧Ｖ_T（Ｍ２）よりも大きく設定される。つまり、ゲートとソースの短絡によりＭＯＳＦＥＴＭ１のチャネルを消滅させることで、一方ではフローティングカソードＫ′からサイリスタへの電子流が遮断されるが、他方ではＭＯＦＥＴＭ２におけるｐチャネルが自動的に形成され、このことでホールのためのカソードへの電流経路が形成される。良導電性のｐチャネルがＭＯＳＦＥＴＭ２に生じるようにする目的で、ＭＯＳＦＥＴＭ１の降伏電圧Ｖ_Br（Ｍ１）がＭ２の閾値Ｖ_T（Ｍ２）を少なくとも２Ｖだけ上回るようにすべきである。この場合、１０Ｖの差のあるのが好適である。Ｍ１の遮断時にＭＯＳＦＥＴＭ２を迅速に導通させるために、Ｍ２の閾値電圧Ｖ_T（Ｍ２）は小さく選定され、有利には１Ｖ〜５Ｖの範囲内で選定される。閾値電圧Ｖ_T（Ｍ２）は１Ｖよりも小さくてはならない。その理由は、さもないと素子のオン状態においてすでにｐ形ベースとカソードとの間にバイパスが生じてしまうからである。小さい閾値電圧になるようにするためには、ゲート材料として硼素でドーピングされたポリシリコンを用いるのが好適であり、したがってこれによりＭＯＳＦＥＴＭ２において、有利には酸化物の上にじかに設けられたゲートが形成され、図１による実施例ではこのゲートはさらにカソード金属化部で覆われている。オン状態つまりフローティングカソードＫ′に対しゲートの電圧が負であるときの素子の特性曲線は、電圧の上昇に伴ってほぼ一定の電流の領域へ移行し、この領域はＭＯＳＦＥＴＭ１とは異なり著しく高い電圧まで延びている。その際、ターンオフについて示されている図２の場合と同様に、ＭＯＳＦＥＴＭ１における電圧がＭＯＳＦＥＴＭ２の閾値電圧を超えるとただちに、内部のＭＯＳＦＥＴＭ２にｐチャネルが形成される。この時点から、電流のいっそう上昇したバイパスによってｎｐｎトランジスタ（４ａ，３，２）の実効電流増幅率（α npn,eff）が著しく減少し、その結果、サイリスタは飽和状態から出て、中央のｐｎ接合部Ｊ₂が電圧を受け取る。この場合、特性曲線は（ｐ形エミッタゾーン１、ｎ形ベースゾーン２およびｐ形ベース３から成る）ｐｎｐトランジスタにより決定され、このトランジスタはＭＯＳＦＥＴＭ１からの一定のベース電流により制御され、そのコレクタ電流は能動範囲では電圧とともに著しく上昇することはない。このコレクタ電流の一部分は（ｎ形エミッタゾーン４、ｐ形ベース３およびｎ形ベースゾーン２から成る）ｎｐｎ部分トランジスタの制御には必要とされないが、このコレクタ電流の一部分は内部のＭＯＳＦＥＴＭ２のｐチャネルを通ってカソードへ流れ、ＭＯＳＦＥＴＭ１の電流といっしょに素子全体の電流を生じさせる。したがって、これはもはや電圧とともに著しく上昇することはない。短絡時、ほぼ一定の電流であるこの特性曲線範囲に動作点が入り、ゲート電圧を閾値電圧よりも小さくすることでそこから素子をターンオフする。図１および図２による素子を、いわゆるカスケード接続回路の集積とみなすことができ、これによってたとえば大電力用ＧＴＯの迅速なターンオフを僅かな制御電力で行うことができ、このことは直列に位置する低電圧のＭＯＳＦＥＴを遮断し、ゲート電圧としてそこに形成される電圧によりＧＴＯがターンオフされることにより行われる。しかしながら、別個のカスケード接続回路が用いられることはあまりない。それというのは、ＧＴＯに加えて必要とされる素子のために一般にコスト的に好適でなく、しかも多くのスペースを必要とするからである。本発明によるモノリシックな集積は、この点で著しく好適である。別の利点は、障害を受けにくく、さらに漂遊インダクタンスが存在しないことである。電力用半導体素子を（順）阻止状態からターンオン状態へスイッチインするためには、直列に配置されたＭＯＳＦＥＴＭ１を導通させるだけでは、サイリスタがその後も引き続きターンオフ状態のままであることから、一般に不十分である。順方向それ自体では阻止状態にないサイリスタ構造の場合のみ、図１および図２に示されている形式の素子をスイッチオンできる。しかしこの種のサイリスタ構造は高速な素子の場合にはほとんど達成不可能であり、殊に、ダイナミック特性を改善するためアノード側のエミッタ−ベース接合部Ｊ₁がショートされている場合には存在しない。したがって、その構造にさらにサイリスタを点弧するためのメカニズムを設ける必要がある。付加的なゲートを設けることなくＭＯＳＦＥＴＭ１が導通されるとただちに、半導体の構造により点弧の達成される単位セルを有する装置構成が、図３に示されている。点弧装置（点弧用単位セル）を備えたこの単位セルは図中、隣り合う点弧用単位セルの一部分といっしよに左側に設けられており、右に向かって通常のセルが続いており、このセルはターンオフだけしか行えない。カソード金属化部はやはりゲートとフローティングカソードの上を延在しており、それらのゲートおよびフローティングカソードは、通常はシリコン酸化物から成る中間層によって絶縁されている。点弧用単位セルの特徴は、図３に示されているように、その周縁部においてｎ形ベース２が表面まで延びており、ｐ形ベース３が表面のところで終端していることである。しかしｐ形ベースの表面領域にはｎ形チャネル６がドーピングされており、これによってｎ形エミッタゾーン４がｎ形ベース２と接続され、絶縁ゲートといっしょにデプレション形のｎチャネルＭＯＳＦＥＴＭ３が形成される。この場合、ゲートはカソード電位におかれており、図示の実施形態では同時に、ゲート酸化物をいっしょに覆うカソード金属化部によって表されている。そして外側のゲートＧにおける負の電圧により、カソードＫをフローティングカソードＫ′を介してサイリスタ構造体と接続するｐチャネルが領域５ａと５ｂの間に形成されると、内部のＭＯＳＦＥＴＭ３のｎチャネル６を介して電子流がｎ形ベースゾーンへ流れ、点弧用単位セルのサイリスタが点弧される。この場合、ターンオンされた状態はｐ形ベースおよびｎ形ベースにおける横方向の電流により公知のようにして次の単位セルへと伝播していくため、セルの低いパーセンテージ部分しか点弧構造を有する必要がない。この点弧用単位セルによっても、阻止能力およびターンオフ特性は損なわれない。つまり外側のＭＯＳＦＥＴＭ１のｐチャネルがゲートＧとＫ′の短絡により消滅させられてしまうと、図２によるターンオフの説明のところで述べたように、ｐ形ベースの電位はカソードＫに対し正の値へと上昇する。Ｋに対する電位差がＭＯＳＦＥＴＭ３の閾値電圧Ｖ_T（Ｍ３）を超えるとただちに、ＭＯＳＦＥＴＭ３のｎチャネルは消滅する。なぜならばＭＯＳＦＥＴＭ３のゲートＫは半導体に対し負に極性づけられているからである。このことでｎ形ベース２とｎ形エミッタゾーン４との間の接続が遮断され、ｎ形ベースとｐ形ベースとの間のｐｎ接合部Ｊ₂は完全に阻止可能になる。閾値電圧Ｖ_T（Ｍ３）を絶対値に関して上回れるようにするためには、ＭＯＳＦＥＴＭ２の場合のようにＭＯＳＦＥＴＭ１の降伏電圧Ｖ_Br（Ｍ１）よりも閾値電圧を小さくする必要がある。小さい閾値電圧とＭＯＳＦＥＴの著しく高い降伏電圧の条件は、ｎ形エミッタゾーン４における領域４ｂのドーピングおよびｐｎ接合部Ｊ₄におけるドーピング勾配により、様々なやり方で理論的に実現できる。他方、ゾーン５ｂ，４ｂ、３により形成される寄生トランジスタの作用を抑圧するために、ならびに突き抜け現象（パンチスルー）を回避する目的で、ゾーン４ｂのドーピングを過度に低濃度で行ってはならない。全体的なドーピングのために、この領域が５＊１０¹³／ｃｍ²〜５＊１０¹⁴／ｃｍ²であると好適であることが判明した。これまでの実施例の場合、外部で制御される電界効果トランジスタＭ１は、基板の反転すなわちｎ形エミッタゾーン４の反転によりチャネルの形成されるエンハンスメント形のＭＯＳＦＥＴであった。しかしＭＯＳＦＥＴＭ１をデプレション形のＭＯＳＦＥＴとすることもできる。つまりデプレション形の場合、領域５ａと５ｂの間にｐドーピングによりつまりゲート電圧が加わっていなくてもｐチャネルがすでに存在しており、これは正のゲート電圧により消滅させることのできるものである。この場合、本発明のその他の構成は変更されないままである。ゲートに電圧が加わっていなければ、この素子はターンオン状態であり、ＧとＫ′の間における正の電圧によりターンオフにされる。また実施例では、実践において一般に好まれるｐゾーンとｎゾーンの具体的な順序が採用されていた。しかしｐ導電形とｎ導電形を取り替えることでも、反転された素子として特定の適用事例のために望ましい機能的な素子が得られる。反転した構造の有する利点は、サイリスタと直列に配置されたＭＯＳＦＥＴＭ１もＭＯＳＦＥＴＭ２もこの場合にはｎチャネルＭＯＳＦＥＴである点にあり、ｎチャネルＭＯＳＦＥＴはｐチャネルＭＯＳＦＥＴよりも著しく僅かなチャネル抵抗しか有していない点である。他方、サイリスタのスイッチング特性は、この場合にはアノード側から遮断されることで劣化し、このことで同等の安全動作領域であれば、低濃度でドーピングされたいっそう厚いベースが必要とされる。

【手続補正書】特許法第１８４条の８【提出日】１９９６年２月８日【補正内容】ドイツ連邦共和国特許出願公開第４１２６４９１号公報により公知の素子をスイッチオンするため、サイリスタを点弧する目的で外部から制御される第３のＭＯＳＦＥＴが集積されている。エンハンスメント形（自己阻止形ないし”ノーマリオフ形”）のｎチャネルＭＯＳＦＥＴとして構成されているこのＭＯＳＦＥＴによって、スイッチオン状態においてサイリスタのｎ形エミッタゾーンがｎ形ベースと接続される。この素子をターンオンするためには、第１および第３のＭＯＳＦＥＴが導通され第２のＭＯＳＦＥＴが遮断される。このようなスイッチオンのために十分でなければならないゲートによって、ドライバエレクトロニクスに対する所要コストがいっそう高まる。ドイツ連邦共和国特許出願公開第４３１０６０６号公報から、ｐ導電形のエミッタ層、ｎ導電形のベース層、ｐ導電形のベース層、およびｎ導電形のエミッタ層を有するＧＴＯサイリスタが公知である。この場合、ｐ導電形のベース層の上には、ｎ導電形のエミッタ層のすぐ近くに付加的なｎ導電形の層が形成されている。その上には付加的なｐ⁺導電形の層が形成されており、この層はｎ導電形のエミッタ層まで延びている。ｎ導電形のエミッタ層と付加的なｐ⁺導電形の層は、電位の固定されていない電極を介して接続されている。装置の不安定なスイッチングを引き起こすことになる寄生的なトランジスタないしサイリスタを回避するために、第１のＦＥＴ（ＴＲｌａ）と第２のＦＥＴ（ＴＲ２ａ）が集積されている。このことでサイリスタの確実なターンオフが可能になる。ヨーロッパ特許出願公開第０４３３８２４５号公報から、ターンオフ可能な電力用半導体素子が知られている。ターンオフの際の電流のフィラメンティング（線条化）に対し安定性を高める目的で、非線形のエミッタ−ベース安定抵抗が、エミッタ領域とそれに属する金属化部との間の半導体基板に組み込まれている。この場合、著しく高い電圧で急速な電圧上昇のときにターンオフを可能にする措置は講じられていない。電界効果制御形半導体電力素子（以下ではやはり素子と称する）は、電力用ＭＯＳＦＥＴおよび絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）の形態で、すでに大量に実践で使用されている。ＭＯＳＦＥＴの順方向電圧は、導電率変調が欠けるためこのＭＯＳＦＥＴに対し選定された阻止電圧が増えるにつれて上昇し、その結果、ＭＯＳＦＥＴは約５００Ｖまでしか用いられない。ＩＧＢＴは、バイポーラ素子として３００Ｖよりも大きい阻止電圧において、ＭＯＳＦＥＴよりも良好な順方向特性を有している。しかしながら、ドイツ連邦共和国特許出願公開第４１２６４９１号公報による素子のようなＭＯＳ制御形サイリスタと比べて請求の範囲１．並置され並列接続されてサイリスタ構造を形成する多数の単位セルを有する半導体本体が設けられており、該単位セルは、アノードと隣接するｐ形エミッタゾーン（１）、それに続く低濃度でドーピングされたｎ形ベースゾーン（２）、その上に続くｐ形ベースゾーン（３）、およびそれに続くｎ形エミッタゾーン（４）から成り、該ｎ形エミッタゾーンへ２つ１組でｐ⁺形ゾーンが埋め込まれており、該ｐ⁺形ゾーンは、それらの間に位置するｎ形領域とその上に配置された絶縁ゲート（Ｇ）とともに第１のラテラルｐチャネルＭＯＳＦＥＴ（Ｍ１）を形成し、エミッタゾーン周縁部に位置するドレイン領域は、ｎ形エミッタゾーンと接触していない外側のカソード（Ｋ）と接続されているとともに、内側に位置するソース領域にはフローティングコンタクト（Ｋ′）が設けられていて、該フローティングコンタクトは同時にｎ形エミッタゾーン（４）と接触しており、外側のカソード（Ｋ）と接触しているｐ＋形ゾーン（５ｂ）、ｐ形ベースゾーン（３）の表面領域、およびそれらの間に位置するｎ形エミッタゾーン（４ｂ）の領域から、絶縁ゲートとともに第２のｐチャネルＭＯＳＦＥＴ（Ｍ２）が形成される、ＭＯＳゲートによりスイッチング可能な電力用半導体素子において、外側のカソード（Ｋ）とフローティングコンタクト（Ｋ′）との間の第１のラテラルｐチャネルＭＯＳＦＥＴ（Ｍ１）の降伏電圧は、第２のＭＯＳＦＥＴ（Ｍ２）における閾値の絶対値を２Ｖよりも大きく上回り、第２のＭＯＳＦＥＴ（Ｍ２）のゲート電極はカソード金属化部によりいっしょに形成されるかまたは該カソード金属化部により覆われることを特徴とする、ＭＯＳゲートによりスイッチング可能な電力用半導体素子。

───────────────────────────────────────────────────── 【要約の続き】により、絶縁領域とともに別のＭＯＳＦＥＴが形成される。第２のＭＯＳＦＥＴのゲート電極はカソード金属化部といっしょに形成される。ＭＯＳＦＥＴの降伏電圧は互いの所定の関係にある。

Claims

【特許請求の範囲】１．並置され並列接続されてサイリスタ構造を形成する多数の単位セルを有する半導体本体が設けられており、該単位セルは、アノードと隣接するｐ形エミッタゾーン（１）、それに続く低濃度でドーピングされたｎ形ベースゾーン（２）、その上に続くｐ形ベースゾーン（３）、およびそれに続くｎ形エミッタゾーン（４）から成り、該ｎ形エミッタゾーンへ２つ１組でｐ⁺形ゾーンが埋め込まれており、該ｐ⁺形ゾーンは、それらの間に位置するｎ形領域とその上に配置された絶縁ゲート（６）とともに第１のラテラルｐチャネルＭＯＳＦＥＴ（Ｍ１）を形成し、エミッタゾーン周縁部に位置するドレイン領域は、ｎ形エミッタゾーンと接触していない外側のカソード（Ｋ）と接続されているとともに、内側に位置するソース領域にはフローティングコンタクト（Ｋ′）が設けられていて、該フローティングコンタクトは同時にｎ形エミッタゾーン（４）と接触しており、外側のカソード（Ｋ）と接触しているｐ＋形ゾーン（５ｂ）、ｐ形ベースゾーン（３）の表面領域、およびそれらの間に位置するｎ形エミッタゾーン（４ｂ）の領域から、絶縁ゲート（Ｇ２）とともに第２のｐチャネルＭＯＳＦＥＴ（Ｍ２）が形成される、ＭＯＳゲートによりスイッチング可能な電力用半導体素子において、外側のカソード（Ｋ）とフローティングコンタクト（Ｋ′）との間の第１のラテラルｐチャネルＭＯＳＦＥＴ（Ｍ１）の降伏電圧は、第２のＭＯＳＦＥＴ（Ｍ２）における閾値の絶対値を２Ｖよりも大きく上回り、第２のＭＯＳＦＥＴ（Ｍ２）のゲート電極はカソード金属化部によりいっしょに形成されるかまたは該カソード金属化部により覆われることを特徴とする、ＭＯＳゲートによりスイッチング可能な電力用半導体素子。２．単位セルの一部分でｎ形ベースゾーン（２）の表面領域、ｎ形エミッタゾーン（４ｂ）およびそれらの間に位置するｐ形ベースゾーン（３）の表面領域が、絶縁領域とともにｎチャネルＭＯＳＦＥＴ（Ｍ３）を形成し、ｎチャネルＭＯＳＦＥＴ（Ｍ３）はデプレション形であり、デプレション形の該ｎチャネルＭＯＳＦＥＴ（Ｍ３）における閾値電圧の絶対値は、第１のｐチャネルＭＯＳＦＥＴの降伏電圧よりも少なくとも２Ｖだけ小さく、前記ｎチャネルＭＯＳＦＥＴ（Ｍ３）のゲート電極はカソード金属化部といっしょに形成されるかまたは該カソード金属化部により覆われる、請求項１記載の電力用半導体素子。３．第２のＭＯＳＦＥＴ（Ｍ２）とｎチャネルＭＯＳＦＥＴ（Ｍ３）の閾値電圧は１Ｖ〜５Ｖの範囲にある、請求項１または２記載の電力用半導体素子。４．ｎ形エミッタゾーン（４）はフローティングカソードコンタクト（Ｋ′）の下の領域（４ａ）で、ＭＯＳＦＥＴ（Ｍ１，Ｍ２，Ｍ３）の降伏電圧および閾値電圧を定めるその他の領域（４ｂ）よりも高い濃度でドーピングされている、請求項１〜３のいずれか１項記載の電力用半導体素子。５．ｎ形エミッタゾーン（４）のその他の領域（４ｂ）における全体的なドーピングは、５×１０¹³／ｃｍ²〜５×１０¹⁴／ｃｍ²の範囲にある、請求項４記載の電力用半導体素子。６．各ゾーン（１，２，３，４）および領域のドーピング形がそれぞれ相補的なドーピング形で置き換えられている、請求項１〜５のいずれか１項記載の反転された電力用半導体素子。