JPH0637603A - Maximum periodic system generating circuit - Google Patents
Maximum periodic system generating circuitInfo
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- JPH0637603A JPH0637603A JP4189051A JP18905192A JPH0637603A JP H0637603 A JPH0637603 A JP H0637603A JP 4189051 A JP4189051 A JP 4189051A JP 18905192 A JP18905192 A JP 18905192A JP H0637603 A JPH0637603 A JP H0637603A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、スペクトル拡散通信方
式にて拡散符号を発生するのに使用される最大周期系列
発生回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a maximum period sequence generation circuit used for generating a spread code in a spread spectrum communication system.
【０００２】[0002]
【従来の技術】従来、最大周期系列発生回路は、特にラ
ンダム性を必要とした通信装置において、疑似雑音信号
を発生させるために用いられている。2. Description of the Related Art Conventionally, a maximum period sequence generation circuit has been used to generate a pseudo noise signal especially in a communication device which requires randomness.
【０００３】図３（ａ），（ｂ）に、従来の最大周期系
列発生回路を例示する。最大周期系列は、巡回符号の一
種であり、この符号のうち最大の周期を持つものをい
う。この系列の発生は原子多項式ｆ（ｘ）により定義さ
れ、これを実現するには、遅延素子Ｘ０ないしＸｎと排
他的論理和回路３０とで構成することができる。この原
子多項式は、全ての字数ｎに共通して次の多項式ｆ
（ｘ）により発生することが可能である。3 (a) and 3 (b) illustrate a conventional maximum period sequence generation circuit. The maximum cycle sequence is a type of cyclic code, and refers to the code having the maximum cycle among these codes. The generation of this series is defined by the atomic polynomial f (x), and in order to realize this, it can be constituted by the delay elements X0 to Xn and the exclusive OR circuit 30. This atomic polynomial is the following polynomial f common to all the number n of characters.
(X) can occur.
【０００４】ｆ（ｘ）＝１＋ｘn （ｎ＝３，４，５，６
…）この多項式を回路実現したのが図３（ａ）である。
また、この系列の長さはＬ＝２n-1 で与えられ、最大周
期系列発生回路を構成する遅延素子の個数によって決定
される。F (x) = 1 + x n (n = 3, 4, 5, 6
(3) A circuit implementation of this polynomial is shown in FIG.
The length of this sequence is given by L = 2 n -1 and is determined by the number of delay elements forming the maximum period sequence generation circuit.
【０００５】図３（ｂ）には、ｎ＝３の最大周期系列発
生回路を例示する。ここで用いられる遅延素子Ｘ０，Ｘ
１，Ｘ２は右シフトレジスタを用い、１クロックごとに
右へデータがシフトする。シフトレジスタＸ０，Ｘ１，
Ｘ２の各出力値は、表１に示すようになる。FIG. 3 (b) shows an example of a maximum period sequence generation circuit for n = 3. Delay elements X0 and X used here
1 and X2 use right shift registers to shift data to the right every clock. Shift registers X0, X1,
The output values of X2 are as shown in Table 1.
【０００６】[0006]
【表１】 [Table 1]
【０００７】[0007]
【発明が解決しようとする課題】この従来の最大周期系
列発生回路では、系列の周期が一定であり、系列周期を
変化させる手段を持っていない。このため、系列のラン
ダム性を更に必要とする通信装置の場合、この一定の周
期性がランダム性を損ない不都合を生じる。例えばスペ
クトル拡散通信方式に於いては、送信側でスペクトルの
拡散に使用された最大周期系列を、その系列の周期を知
ることが可能であれば、ある程度予測することが可能と
なる。特に周期が短い系列である場合には、最大周期系
列の種類が限られているために、試行錯誤法によっても
信号の解読が可能であり、秘話性を確保し難くなる。In this conventional maximum period sequence generation circuit, the sequence period is constant and there is no means for changing the sequence period. For this reason, in the case of a communication device that further requires the randomness of the sequence, this constant periodicity impairs the randomness, which causes a disadvantage. For example, in a spread spectrum communication system, it is possible to predict the maximum period sequence used for spread spectrum on the transmitting side to some extent if the period of the sequence can be known. Especially in the case of a series having a short cycle, since the types of the maximum cycle series are limited, it is possible to decode the signal by a trial and error method, and it becomes difficult to secure confidentiality.
【０００８】[0008]
【課題を解決するための手段】本発明の最大周期系列発
生回路は、系列長を指示する制御信号に応じて帰還タッ
プの接断を選択切替えして、発生する最大周期系列の長
さを変化する可変長最大周期系列発生回路と、所定の長
さをもつ最大周期系列を発生し前記制御信号として送出
する系列長決定回路と、該系列長決定回路から送出され
る前記制御信号により前記可変長最大周期系列発生回路
を制御する制御回路と、前記可変長最大周期系列発生回
路が出力する最大周期系列を監視してその系列が終了し
たときに前記系列長決定回路に対して次の前記制御信号
の送出を要求する監視回路とを備えている。A maximum period sequence generation circuit of the present invention changes the length of a maximum period sequence to be generated by selectively switching connection / disconnection of a feedback tap according to a control signal indicating a sequence length. A variable length maximum period sequence generating circuit, a sequence length determining circuit for generating a maximum period sequence having a predetermined length and transmitting it as the control signal, and the variable length by the control signal transmitted from the sequence length determining circuit. A control circuit for controlling the maximum period sequence generating circuit, and a control signal next to the sequence length determining circuit for monitoring the maximum period sequence output by the variable length maximum period sequence generating circuit and ending the sequence. Monitoring circuit for requesting the transmission of
【０００９】[0009]
【実施例】次に、本発明に付いて図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【００１０】図１は本発明の一実施例を示すブロック図
であり、系列長決定回路１は最大周期発生回路より構成
され、この系列長決定回路１から出力される符号は制御
回路２に入力される。制御回路２では、可変長最大周期
系列発生回路３の帰還タップを制御する制御信号を発生
し可変長最大周期発生回路３に出力する。可変長最大周
期系列発生回路３では、制御回路２から出力された制御
信号に応じて帰還タップを選択し、可変長最大周期系列
発生回路３を構成する遅延素子の段数を変更して、最大
周期系列を発生し出力する。この可変長最大周期系列発
生回路３からの出力系列を監視回路にて監視し、系列が
終了したときに系列長決定回路１に対して次の符号の出
力を要求する信号４を出力する。FIG. 1 is a block diagram showing an embodiment of the present invention. A sequence length determination circuit 1 is composed of a maximum period generation circuit, and a code output from this sequence length determination circuit 1 is input to a control circuit 2. To be done. The control circuit 2 generates a control signal for controlling the feedback tap of the variable length maximum period series generation circuit 3 and outputs it to the variable length maximum period generation circuit 3. In the variable length maximum period sequence generation circuit 3, the feedback tap is selected according to the control signal output from the control circuit 2, and the number of stages of the delay elements constituting the variable length maximum period sequence generation circuit 3 is changed to obtain the maximum period. Generate and output a sequence. The output circuit from the variable length maximum period sequence generating circuit 3 is monitored by the monitoring circuit, and when the sequence is completed, the sequence length determining circuit 1 outputs the signal 4 requesting the output of the next code.
【００１１】図２は本実施例の構成を示す回路図であ
る。同図に於いて、系列長決定回路１は、３段の遅延素
子Ｘ０，Ｘ１，Ｘ２と、遅延素子Ｘ１の出力と遅延素子
Ｘ３の出力との排他的論理和を取る論理回路１０とから
なるｎ＝３の最大周期系列発生器である。ここから発生
される符号は２n −１でｎ＝３であるから７種類のコー
ドが発生される。ここで遅延素子Ｘ０，Ｘ１，Ｘ２の各
遅延量は、出力すべき最大周期系列の長さと等しくして
ある。FIG. 2 is a circuit diagram showing the configuration of this embodiment. In the figure, the sequence length determination circuit 1 is composed of three stages of delay elements X0, X1 and X2, and a logic circuit 10 that takes the exclusive OR of the output of the delay element X1 and the output of the delay element X3. It is a maximum periodic sequence generator with n = 3. Since the codes generated from this are 2 n −1 and n = 3, seven kinds of codes are generated. Here, each delay amount of the delay elements X0, X1, X2 is set to be equal to the length of the maximum period sequence to be output.
【００１２】３段の遅延素子Ｘ１，Ｘ２，Ｘ３の出力コ
ードを、表２に示す入出力動作を持つデコーダ回路５に
入力する。このデコーダから出力される信号は、アンド
ゲート１１ないし１８を制御して最大周期系列発生回路
の帰還タップの接段を決定する。この帰還タップの接段
は、系列長決定回路１からの符号によって変化するた
め、最大周期系列発生回路から発生される系列の長さも
変化する。The output codes of the three-stage delay elements X1, X2 and X3 are input to the decoder circuit 5 having the input / output operation shown in Table 2. The signal output from this decoder controls AND gates 11 to 18 to determine the connection stage of the feedback tap of the maximum period sequence generation circuit. Since the connection stage of this feedback tap changes depending on the code from the sequence length determination circuit 1, the length of the sequence generated from the maximum period sequence generation circuit also changes.
【００１３】[0013]
【表２】 [Table 2]
【００１４】可変長最大周期系列発生回路３は、ｆ
（Ｄ）＝１＋Ｄn 型の関数を持つ回路であり、ｎ個の遅
延素子Ｄ０〜Ｄ８と、排他的論理和を演算する論理回路
２０〜２７とから構成される。本実施例では、遅延素子
は９段で構成しており、周期長２n −１は５１１であ
る。The variable-length maximum period sequence generation circuit 3 uses f
The circuit has a function of (D) = 1 + D n type, and includes n delay elements D0 to D8 and logic circuits 20 to 27 that perform an exclusive OR. In this embodiment, the delay element has nine stages and the cycle length 2 n −1 is 511.
【００１５】監視回路は、最大周期系列が巡回符号であ
ることに着目し、各段の出力を監視し、それぞれの値が
初期値となったときに、１系列終了とみなして系列長決
定回路１にそれを知らせる機能を持つ。なお、本実施例
では各遅延素子の初期値は全て１とする。この回路は、
ディクリメント回路８、オアゲート９、比較回路７から
構成され、このうちディクリメント回路８及びオアゲー
ト９は帰還段数がｎ〈９である場合、上段の遅延素子の
出力をマスクするために用いられる。すなわち、デコー
ダ回路１からの出力から１を引き（ディクリメント）、
この結果を各遅延素子から出力される上位６ビット出力
とそれぞれのビットにつきオア演算を実施し、各段の遅
延素子出力をマスクする。その後、遅延素子Ｄ０〜Ｄ９
の各ビットごとに初期値と比較し、一致しておればパル
スを系列長決定回路１に送る。このようにすれば、最大
周期系列発生回路の構成が帰還タップにより変化して
も、最大周期系列発生に関係の無い遅延出力に対しマス
クすることができる。Paying attention to the fact that the maximum period sequence is a cyclic code, the monitoring circuit monitors the output of each stage, and when each value becomes an initial value, it is considered as one sequence end and the sequence length determination circuit It has the function of notifying it to 1. In this embodiment, the initial values of the delay elements are all 1. This circuit
It is composed of a decrement circuit 8, an OR gate 9 and a comparison circuit 7. Of these, the decrement circuit 8 and the OR gate 9 are used to mask the output of the delay element in the upper stage when the number of feedback stages is n <9. That is, 1 is subtracted from the output from the decoder circuit 1 (decrement),
The result is subjected to an OR operation for each of the upper 6 bits output from each delay element and each bit, and the delay element output of each stage is masked. After that, the delay elements D0 to D9
Each bit of is compared with the initial value, and if they match, a pulse is sent to the sequence length determination circuit 1. By doing so, even if the configuration of the maximum period sequence generation circuit is changed by the feedback tap, it is possible to mask the delayed output that is not related to the maximum period sequence generation.
【００１６】このように構成された最大周期系列発生回
路は、ｆ（Ｄ，ｎ）＝１＋Ｄn の関数で示され、変数Ｄ
の他に変数ｎを持ち、この変数ｎが最大周期系列の１周
期毎に系列長決定回路１により決定されるので、最大周
期系列の長さは１系列終了ごとに変化されることにな
る。The maximum period sequence generating circuit configured as described above is represented by a function of f (D, n) = 1 + D n , and the variable D
In addition to the above, there is a variable n, and this variable n is determined by the sequence length determination circuit 1 for each cycle of the maximum period sequence, so the length of the maximum period sequence is changed at the end of each sequence.
【００１７】[0017]
【発明の効果】以上説明したように本発明によれば、系
列長も最大周期系列により変化させるので、その系列の
持つ周期から系列の種類を予測することは著しく困難と
なり、また系列の繰り返し周期によるランダム性の低下
を防止することができる。As described above, according to the present invention, since the sequence length is also changed according to the maximum period sequence, it becomes extremely difficult to predict the type of the sequence from the period of the sequence, and the repetition period of the sequence. It is possible to prevent the randomness from being deteriorated.
【図１】本発明の実施例のブロック図。FIG. 1 is a block diagram of an embodiment of the present invention.
【図２】本発明の実施例の回路図。FIG. 2 is a circuit diagram of an embodiment of the present invention.
【図３】（ａ）及び（ｂ）は従来回路の回路図。3A and 3B are circuit diagrams of a conventional circuit.
１ 系列長決定回路 ２ 制御回路 ３ 可変長最大周期系列発生回路 ４ 監視回路 ５ デコーダ ６ オア回路 ７ 比較回路 ８ ディクレメント回路 ９ オアゲート １０，２０〜２７ 論理回路 ３０ 排他的論理和回路 Ｘ０〜Ｘｎ，Ｄ０〜Ｄ８ 遅延素子 DESCRIPTION OF SYMBOLS 1 sequence length determination circuit 2 control circuit 3 variable length maximum period sequence generation circuit 4 monitoring circuit 5 decoder 6 OR circuit 7 comparison circuit 8 decrement circuit 9 OR gate 10, 20 to 27 logic circuit 30 exclusive OR circuit X0 to Xn, D0-D8 delay element
Claims (1)
タップの接断を選択切替えして、発生する最大周期系列
の長さを変化する可変長最大周期系列発生回路と、 所定の長さをもつ最大周期系列を発生し前記制御信号と
して送出する系列長決定回路と、 該系列長決定回路から送出される前記制御信号により前
記可変長最大周期系列発生回路を制御する制御回路と、 前記可変長最大周期系列発生回路が出力する最大周期系
列を監視してその系列が終了したときに前記系列長決定
回路に対して次の前記制御信号の送出を要求する監視回
路とを備えている最大周期系列発生回路。1. A variable length maximum period sequence generation circuit for changing the length of a maximum period sequence generated by selectively switching the connection / disconnection of a feedback tap according to a control signal indicating a sequence length, and a predetermined length. A sequence length determination circuit for generating a maximum period sequence having the following, and transmitting it as the control signal; a control circuit for controlling the variable length maximum period sequence generation circuit by the control signal transmitted from the sequence length determination circuit; A maximum cycle including a monitoring circuit that monitors the maximum cycle sequence output by the long-maximum cycle sequence generation circuit and requests the sequence length determination circuit to send the next control signal when the sequence ends Sequence generator circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4189051A JPH0637603A (en) | 1992-07-16 | 1992-07-16 | Maximum periodic system generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4189051A JPH0637603A (en) | 1992-07-16 | 1992-07-16 | Maximum periodic system generating circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0637603A true JPH0637603A (en) | 1994-02-10 |
Family
ID=16234473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4189051A Withdrawn JPH0637603A (en) | 1992-07-16 | 1992-07-16 | Maximum periodic system generating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0637603A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7092979B1 (en) | 1999-07-10 | 2006-08-15 | Samsung Electronics Co., Ltd. | Random data generator and scrambler using the same, and method therefore |
-
1992
- 1992-07-16 JP JP4189051A patent/JPH0637603A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7092979B1 (en) | 1999-07-10 | 2006-08-15 | Samsung Electronics Co., Ltd. | Random data generator and scrambler using the same, and method therefore |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |