JPH0638235B2 - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH0638235B2 JPH0638235B2 JP61189693A JP18969386A JPH0638235B2 JP H0638235 B2 JPH0638235 B2 JP H0638235B2 JP 61189693 A JP61189693 A JP 61189693A JP 18969386 A JP18969386 A JP 18969386A JP H0638235 B2 JPH0638235 B2 JP H0638235B2
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- 230000003139 buffering effect Effects 0.000 claims description 2
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- 230000004044 response Effects 0.000 claims description 2
- 238000001514 detection method Methods 0.000 description 13
- 230000004913 activation Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
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- 238000000034 method Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Advance Control (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプログラムで動作するパイプライン制
御の情報処理装置に関し，特にデバグ割込みを可能とす
る情報処理装置に関する。
御の情報処理装置に関し，特にデバグ割込みを可能とす
る情報処理装置に関する。
従来，上記のような情報処理装置においては，デバグ要
因検出タイミングとデバグ割込みタイミングは時間的開
きが少なかったので，デバグ割込みに関して命令に対応
するマイクロプログラムは意識する必要が無かったが，
今日クロックの高速化に併い，パイプラインのパイプ段
数が増加し，デバグ要因検出タイミングとデバグ割込み
タイミングの時間的開きが大きくなってきたので，命令
に対応して動作するマイクロプログラムがデバグ割込み
に関して意識しなければならなくなってきた。
因検出タイミングとデバグ割込みタイミングは時間的開
きが少なかったので，デバグ割込みに関して命令に対応
するマイクロプログラムは意識する必要が無かったが，
今日クロックの高速化に併い，パイプラインのパイプ段
数が増加し，デバグ要因検出タイミングとデバグ割込み
タイミングの時間的開きが大きくなってきたので，命令
に対応して動作するマイクロプログラムがデバグ割込み
に関して意識しなければならなくなってきた。
上記のように命令に対応して動作するマイクロプログラ
ムがデバグ割込みに関して意識すると，マイクロプログ
ラムステップの増加や命令の実行性能の低下を招くとい
う問題が発生した。
ムがデバグ割込みに関して意識すると，マイクロプログ
ラムステップの増加や命令の実行性能の低下を招くとい
う問題が発生した。
したがって本発明はパイプラインの段数が大きい場合に
おいてもデバグ割込みに関して意識しなくて済む情報処
理装置を提供しようとするものである。
おいてもデバグ割込みに関して意識しなくて済む情報処
理装置を提供しようとするものである。
本発明の情報処理装置，マイクロプログラム方式で動作
するパイプライン制御の情報処理装置であって，一連の
ソフト命令を逐次実行するとき，システムがデバグ状態
であることを示すデバグ状態表示手段と，ソフト命令に
関するデバグ要因を検出するデバグ要因検出手段と，シ
ステムがデバグ状態の時，デバグ割込みを有効とするデ
バグ要因に対応したデバグ割込みマスク手段と，前記デ
バグ状態表示手段，前記デバグ要因検出手段及び前記デ
バグ割込みマスク手段から得たパイプラインの上位ステ
ージのデバグ情報を複数の前記ソフト命令に関してバッ
ファしうるデバグ情報バッファ手段と，パイプラインの
下位ステージで前記デバグ情報バッファ手段の保持する
前記デバグ情報に応答してデバグ割込みを発生するデバ
グ割込み手段とを有している。
するパイプライン制御の情報処理装置であって，一連の
ソフト命令を逐次実行するとき，システムがデバグ状態
であることを示すデバグ状態表示手段と，ソフト命令に
関するデバグ要因を検出するデバグ要因検出手段と，シ
ステムがデバグ状態の時，デバグ割込みを有効とするデ
バグ要因に対応したデバグ割込みマスク手段と，前記デ
バグ状態表示手段，前記デバグ要因検出手段及び前記デ
バグ割込みマスク手段から得たパイプラインの上位ステ
ージのデバグ情報を複数の前記ソフト命令に関してバッ
ファしうるデバグ情報バッファ手段と，パイプラインの
下位ステージで前記デバグ情報バッファ手段の保持する
前記デバグ情報に応答してデバグ割込みを発生するデバ
グ割込み手段とを有している。
上記のような構成により、パイプラインの上位ステージ
で検出したデバグ割込み要因をバッファしておき、パイ
プラインの下位ステージで、バッファ内のデバグ割込み
要因の情報により、命令の実行を停止させることが出来
る。
で検出したデバグ割込み要因をバッファしておき、パイ
プラインの下位ステージで、バッファ内のデバグ割込み
要因の情報により、命令の実行を停止させることが出来
る。
次に，本発明について図面を参照して詳細に説明する。
第２図は本発明の一実施例による情報処理装置の概要を
示すブロック図である。
示すブロック図である。
デバグ状態表示レジスタ１はシステムがデバグ状態であ
ることを示す信号を保持するレジスタであり，デバグ要
因検出回路２はデバグ要因を検出するデバグ要因検出回
路であり，デバグ割込みマスクレジスタ３は前記デバグ
要因検出回路で検出したデバグ要因に対応して，その有
効性を条件ずけるマスク信号を保持する複数のビットか
ら成るレジスタである。
ることを示す信号を保持するレジスタであり，デバグ要
因検出回路２はデバグ要因を検出するデバグ要因検出回
路であり，デバグ割込みマスクレジスタ３は前記デバグ
要因検出回路で検出したデバグ要因に対応して，その有
効性を条件ずけるマスク信号を保持する複数のビットか
ら成るレジスタである。
デバグ情報バッファレジスタファイル４は前記デバグ状
態表示レジスタ１の保持する信号と，前記デバグ要因検
出回路２で検出したデバグ要因と，前記デバグ割込みマ
スクレジスタ３の保持するマスク信号とから得られるデ
バグ情報をバッファする複数のワードより構成されるレ
ジスタファイルである。そしてデバグ割込み回路５は前
記デバグ情報バッファレジスタファイル４の保持するデ
バグ情報によりデバグ割込みを発生する制御回路であ
る。
態表示レジスタ１の保持する信号と，前記デバグ要因検
出回路２で検出したデバグ要因と，前記デバグ割込みマ
スクレジスタ３の保持するマスク信号とから得られるデ
バグ情報をバッファする複数のワードより構成されるレ
ジスタファイルである。そしてデバグ割込み回路５は前
記デバグ情報バッファレジスタファイル４の保持するデ
バグ情報によりデバグ割込みを発生する制御回路であ
る。
第１図は第２図に示した情報処理装置をさらに詳細に示
した本発明の一実施例の構成図で，特に第２図中のデバ
グ情報バッファレジスタファイル４とデバグ割込み回路
５について詳細に記載したものである。また第１図では
機能的なユニットに分割して表現している。この第１図
におけるデバグ状態表示レジスタ１とデバグ要因検出手
段２とデバグ割込みマスクレジスタ３とデバグ情報バッ
ファレジスタファイル４とは，第２図中に示したものに
それぞれ対応している。なおデバグ情報バッファレジス
タファイル４及びデバグ割込回路５はデバグ割込み制御
ユニットを構成する。
した本発明の一実施例の構成図で，特に第２図中のデバ
グ情報バッファレジスタファイル４とデバグ割込み回路
５について詳細に記載したものである。また第１図では
機能的なユニットに分割して表現している。この第１図
におけるデバグ状態表示レジスタ１とデバグ要因検出手
段２とデバグ割込みマスクレジスタ３とデバグ情報バッ
ファレジスタファイル４とは，第２図中に示したものに
それぞれ対応している。なおデバグ情報バッファレジス
タファイル４及びデバグ割込回路５はデバグ割込み制御
ユニットを構成する。
第１図において命令ユニット１０は，一連のソフト命令
やそのオペランドを格納する主記憶装置（図示せず）か
ら対象とする命令を取出し，この命令の解読およびオペ
ランド取出しを行う。この命令ユニット１０は命令の先
取り動作を行う先行制御部とも呼ばれ，システムのデバ
グ状態を示すデバグ状態表示レジスタ１と，命令取出
し，オペランド取出し，オペランド格納などに関するデ
バグ要因を検出するデバグ要因検出回路２と，デバグ割
込みマスク信号を保持する複数のビットからなるデバグ
割込みマスクレジスタ３と，ソフト命令に対応したマイ
クロプログラムの先頭アドレスを生成し該マイクロプロ
グラムを開始させる起動信号ｓｔを発生する命令起動回
路１１とから構成される。
やそのオペランドを格納する主記憶装置（図示せず）か
ら対象とする命令を取出し，この命令の解読およびオペ
ランド取出しを行う。この命令ユニット１０は命令の先
取り動作を行う先行制御部とも呼ばれ，システムのデバ
グ状態を示すデバグ状態表示レジスタ１と，命令取出
し，オペランド取出し，オペランド格納などに関するデ
バグ要因を検出するデバグ要因検出回路２と，デバグ割
込みマスク信号を保持する複数のビットからなるデバグ
割込みマスクレジスタ３と，ソフト命令に対応したマイ
クロプログラムの先頭アドレスを生成し該マイクロプロ
グラムを開始させる起動信号ｓｔを発生する命令起動回
路１１とから構成される。
デバグ状態レジスタ１の保持するデバグ状態信号ｄｅは
信号線１０１を介して出力される。デバグ要因検出回路
２で検出されたデバグ要因信号ｄ０，ｄ１，ｄ２はそれ
ぞれ信号線１０２，103，１０４を介して出力される。
レジスタ３の保持するデバグマスクｍ０，ｍ１，ｍ２は
それぞれ信号線１０６，１０７，１０８を介して出力さ
れる。
信号線１０１を介して出力される。デバグ要因検出回路
２で検出されたデバグ要因信号ｄ０，ｄ１，ｄ２はそれ
ぞれ信号線１０２，103，１０４を介して出力される。
レジスタ３の保持するデバグマスクｍ０，ｍ１，ｍ２は
それぞれ信号線１０６，１０７，１０８を介して出力さ
れる。
命令起動回路１１の発生する命令に対応したマイクロプ
ログラムの先頭アドレスＩａは信号線１１１を介して出
力され，その起動信号Ｓｔは信号線１０９を介して出力
される。ここでデバグ要因検出回路２で検出するデバグ
要因信号ｄ０，ｄ１，ｄ２は該起動信号Ｓｔに同期して
いるものとする。レズスタ１，３の保持する信号はマイ
クロプログラムによりロードされるものとする。
ログラムの先頭アドレスＩａは信号線１１１を介して出
力され，その起動信号Ｓｔは信号線１０９を介して出力
される。ここでデバグ要因検出回路２で検出するデバグ
要因信号ｄ０，ｄ１，ｄ２は該起動信号Ｓｔに同期して
いるものとする。レズスタ１，３の保持する信号はマイ
クロプログラムによりロードされるものとする。
制御記憶ユニット２０は，複数のマイクロ命令語を格納
し，一連のマイクロプログラムを逐次実行することがで
きる。また，制御記憶ユニット２０は，命令ユニット１
０からもソフト命令に対応したマイクロプログラムの第
１ステップのアドレスを与えられ，逐次演算処理を制御
することができる。
し，一連のマイクロプログラムを逐次実行することがで
きる。また，制御記憶ユニット２０は，命令ユニット１
０からもソフト命令に対応したマイクロプログラムの第
１ステップのアドレスを与えられ，逐次演算処理を制御
することができる。
アドレス回路２１はアドレスレジスタ２２の入力信号を
選択する回路で命令起動時命令ユニット２から出力され
る命令に対応するマイクロプログラムの先頭アドレスＩ
ａを選択し信号線２０３を介してアドレスレジスタ２２
に与える。アドレスレジスタ２２は制御記憶２３にアド
レスを与えるレジスタであり，保持するアドレスａｄは
信号線２０３を介して制御記憶２３に与えられる。
選択する回路で命令起動時命令ユニット２から出力され
る命令に対応するマイクロプログラムの先頭アドレスＩ
ａを選択し信号線２０３を介してアドレスレジスタ２２
に与える。アドレスレジスタ２２は制御記憶２３にアド
レスを与えるレジスタであり，保持するアドレスａｄは
信号線２０３を介して制御記憶２３に与えられる。
制御記憶２３は複数のマイクロ命令語を格納するメモリ
で，アドレスａｄに対応するマイクロ命令語を信号線２
０１，２０４を介して出力する。信号線２０１を介して
出力される信号は現マイクロ命令語の次に実行されるマ
イクロ命令語のアドレスＮaである。２０４を介して出
力される信号は制御レジスタ２４に出力される。制御レ
ジスタ２４の保持する制御信号は信号線２０５，２０６
を介してデバグ割込み回路５，実行ユニット３０を制御
する。
で，アドレスａｄに対応するマイクロ命令語を信号線２
０１，２０４を介して出力する。信号線２０１を介して
出力される信号は現マイクロ命令語の次に実行されるマ
イクロ命令語のアドレスＮaである。２０４を介して出
力される信号は制御レジスタ２４に出力される。制御レ
ジスタ２４の保持する制御信号は信号線２０５，２０６
を介してデバグ割込み回路５，実行ユニット３０を制御
する。
実行ユニット３０は，複数の演算ステージを有するパイ
プライン化された演算部で，制御記憶ユニット２０によ
ってその演算動作が制御される。この実行ユニット３０
における演算動作は，演算パイプラインの最後の演算ス
テージが終了することによって実行が完了する。
プライン化された演算部で，制御記憶ユニット２０によ
ってその演算動作が制御される。この実行ユニット３０
における演算動作は，演算パイプラインの最後の演算ス
テージが終了することによって実行が完了する。
デバグ割込み制御ユニット内のデバグ情報バッファレジ
スタファイル４は，複数のワードから成るレジスタファ
イル４１と，デバグ情報Ｄ０，Ｄ１，Ｄ２の書込みアド
レスを指定する書込みアドレスレジスタ４２と，デバグ
情報Ｄ０，Ｄ１，Ｄ２の読出しアドレスを指定する読出
しアドレスレジスタ４３とから構成されている。書込み
アドレスレジスタ４２と読出しアドレスレジスタ４３は
ホールド信号が解除されると現在保持している値に１を
加算する機能を有する。バッファレジスタファイル４１
が格納するデバグ情報Ｄ０，Ｄ1，Ｄ２は，デバグ状態
表示レジスタ１の保持するデバグ状態信号ｄｅとデバグ
要因検出回路が検出するデバグ要因信号ｄ０，ｄ１，ｄ
２とデバグ割込みマスクレジスタ３が保持するデバグ割
込みマスク信号ｍ０，ｍ１，ｍ２とから生成され，信号
線４０５，４０６，４０７を介してバッファレジスタフ
ァイル４１に与えられる。ここでデバグ情報Ｄ０，
Ｄ１，Ｄ２とデバグ状態信号ｄｅ，デバグ要因信号
ｄ０，ｄ１，ｄ２，デバグ割込みマスク信号ｍ０，
ｍ１，ｍ２との関係は次式の通りである。
スタファイル４は，複数のワードから成るレジスタファ
イル４１と，デバグ情報Ｄ０，Ｄ１，Ｄ２の書込みアド
レスを指定する書込みアドレスレジスタ４２と，デバグ
情報Ｄ０，Ｄ１，Ｄ２の読出しアドレスを指定する読出
しアドレスレジスタ４３とから構成されている。書込み
アドレスレジスタ４２と読出しアドレスレジスタ４３は
ホールド信号が解除されると現在保持している値に１を
加算する機能を有する。バッファレジスタファイル４１
が格納するデバグ情報Ｄ０，Ｄ1，Ｄ２は，デバグ状態
表示レジスタ１の保持するデバグ状態信号ｄｅとデバグ
要因検出回路が検出するデバグ要因信号ｄ０，ｄ１，ｄ
２とデバグ割込みマスクレジスタ３が保持するデバグ割
込みマスク信号ｍ０，ｍ１，ｍ２とから生成され，信号
線４０５，４０６，４０７を介してバッファレジスタフ
ァイル４１に与えられる。ここでデバグ情報Ｄ０，
Ｄ１，Ｄ２とデバグ状態信号ｄｅ，デバグ要因信号
ｄ０，ｄ１，ｄ２，デバグ割込みマスク信号ｍ０，
ｍ１，ｍ２との関係は次式の通りである。
Ｄ0＝ｄｅ・ｄ0・ｍ0 Ｄ1＝ｄｅ・ｄ1・ｍ1 Ｄ2＝ｄｅ・ｄ2・ｍ2 書込みアドレスレジスタ４２の書込みアドレスWPは信号
線４０１を介してバッファレジスタファイル４１に与え
られ，WPに１を加算したアドレスは信号線４０２を介し
て書込みアドレスレジスタ４２に与えられる。読出しア
ドレスレジスタ４３の読出しアドレスRPは信号線４０３
を介してバッファレジスタファイル４１に与えられ，RP
に１加算したアドレスは信号線４０４を介して読出しア
ドレスレジスタ４３に与えられる。
線４０１を介してバッファレジスタファイル４１に与え
られ，WPに１を加算したアドレスは信号線４０２を介し
て書込みアドレスレジスタ４２に与えられる。読出しア
ドレスレジスタ４３の読出しアドレスRPは信号線４０３
を介してバッファレジスタファイル４１に与えられ，RP
に１加算したアドレスは信号線４０４を介して読出しア
ドレスレジスタ４３に与えられる。
デバグ割込み制御ユニット内のデバグ割込み回路５にお
いて，レジスタ５１，５２は制御信号を保持し伝搬する
１ビットのレジスタである。信号線２０５を介して出力
される制御レジスタ２４の信号Ｅbは，命令に対応する
マイクロプログラムの最後のマイクロプログラム語が発
行する命令の実行終了を指示する信号である。信号Ｅb
を受けたレジスタ５１は信号線４１１を介して信号Ｅc
をレジスタ５２に与える。レジスタ５２の保持する信号
をＥdとする。履歴レジスタ５４はデバグ割込み発生
時，そのデバグ要因を保持し，履歴するレジスタで，入
力信号Ｄa，Ｄb，Ｄcは信号線４１４，４１５，４１６
を介して与えられる。Ｄa,Ｄb,Ｄcと信号線４０８，４
０９，４１０，４１３を介して与えられる信号ｄ0′，
ｄ1′，ｄ2′，Ｅd′との関係は次式の通りである。
いて，レジスタ５１，５２は制御信号を保持し伝搬する
１ビットのレジスタである。信号線２０５を介して出力
される制御レジスタ２４の信号Ｅbは，命令に対応する
マイクロプログラムの最後のマイクロプログラム語が発
行する命令の実行終了を指示する信号である。信号Ｅb
を受けたレジスタ５１は信号線４１１を介して信号Ｅc
をレジスタ５２に与える。レジスタ５２の保持する信号
をＥdとする。履歴レジスタ５４はデバグ割込み発生
時，そのデバグ要因を保持し，履歴するレジスタで，入
力信号Ｄa，Ｄb，Ｄcは信号線４１４，４１５，４１６
を介して与えられる。Ｄa,Ｄb,Ｄcと信号線４０８，４
０９，４１０，４１３を介して与えられる信号ｄ0′，
ｄ1′，ｄ2′，Ｅd′との関係は次式の通りである。
Ｄa＝Ｅd′・ｄ0′ Ｄb＝Ｅd′・ｄ1′ Ｄc＝Ｅd′・ｄ2′ ここでｄ0′＝バッファレジスタファイル４１にバッフ
ァされた信号ｄ0 ｄ1′＝バッファレジスタファイル４１にバッファされ
た信号ｄ1 ｄ2′＝バッファレジスタファイル４１にバッファされ
た信号ｄ2 Ｅd′＝Ｅｄ である。
ァされた信号ｄ0 ｄ1′＝バッファレジスタファイル４１にバッファされ
た信号ｄ1 ｄ2′＝バッファレジスタファイル４１にバッファされ
た信号ｄ2 Ｅd′＝Ｅｄ である。
履歴レジスタ５４の保持するデバグ割込み要因履歴
Ｈ0，Ｈ1，Ｈ2は信号線４２４を介して実行ユニット３
０に与えられ，マイクロプログラムが参照できるように
なっている。レジスタ５５の入力信号Ｄabcは信号線４
１７によって与えられ，ＤabcとＤa，Ｄb，Ｄcとの関係
は次式の通りである。
Ｈ0，Ｈ1，Ｈ2は信号線４２４を介して実行ユニット３
０に与えられ，マイクロプログラムが参照できるように
なっている。レジスタ５５の入力信号Ｄabcは信号線４
１７によって与えられ，ＤabcとＤa，Ｄb，Ｄcとの関係
は次式の通りである。
Ｄabc＝Ｄa＋Ｄb＋Ｄc レジスタ５５はデバグ割込み信号をパルス化するための
１ビットのレジスタである。レジスタ５５の保持する信
号をＤdとする。
１ビットのレジスタである。レジスタ５５の保持する信
号をＤdとする。
レジスタ５６，５７は制御信号を保持し伝搬する１ビッ
トのレジスタである。レジスタ５６の入力信号Ｄeは信
号線４１８を介して与えられる。制御信号Ｄeは前記レ
ジスタ５５の保持するＤdによってパルス化される。
トのレジスタである。レジスタ５６の入力信号Ｄeは信
号線４１８を介して与えられる。制御信号Ｄeは前記レ
ジスタ５５の保持するＤdによってパルス化される。
Ｄe＝Ｄd・(Ｄa＋Ｄb＋Ｄc) レジスタ５６の保持する制御信号Ｄeは信号線４２０を
介してレジスタ５７に与えられる。レジスタ57の保持す
る制御信号をＤfとする。フリップフロップ（ＦＦ）５
３の保持する信号Ｖは制御記憶レジスタ２４の保持する
制御信号の有効状態を示す。フリップフロップ５３のセ
ット，リセット条件は次式の通りである。
介してレジスタ５７に与えられる。レジスタ57の保持す
る制御信号をＤfとする。フリップフロップ（ＦＦ）５
３の保持する信号Ｖは制御記憶レジスタ２４の保持する
制御信号の有効状態を示す。フリップフロップ５３のセ
ット，リセット条件は次式の通りである。
セット（SET）＝Ｄf リセット（RST）＝Ｄe＝Ｄd・(Ｄa+Ｄb+Ｄc) 制御記憶ユニット２０とデバグ割込み制御ユニット（４
と５）内のレジスタのホールド条件は次の通りである。
と５）内のレジスタのホールド条件は次の通りである。
(1) アドレスレジスタ２２： (2) 制御レジスタ２４： (3) レジスタ５１： (4) レジスタ５２：“θ” (5) レジスタ５４：Ｄd (6) レジスタ５５：Ｄd (7) レジスタ５６：“θ” (8) レジスタ５７：“θ” “θ”はホールド条件なし示す制御ユニット２０内のア
ドレス回路２１は信号線１１１を介して命令ユニット１
０内の命令起動回路１１より命令に対応するマイクロプ
ログラムの先頭アドレスＩaを与えられ，信号線２０１
を介して制御記憶２３から現マイクロ命令語の次に実行
すべきマイクロ命令語のアドレスＮaを与えられる。こ
のアドレス回路２１は信号線１１０，４２０を介して与
えられる信号Ｓｔ，Ｄeによって出力信号が決定され
る。アドレス回路２１の真理値表を次に示す。
ドレス回路２１は信号線１１１を介して命令ユニット１
０内の命令起動回路１１より命令に対応するマイクロプ
ログラムの先頭アドレスＩaを与えられ，信号線２０１
を介して制御記憶２３から現マイクロ命令語の次に実行
すべきマイクロ命令語のアドレスＮaを与えられる。こ
のアドレス回路２１は信号線１１０，４２０を介して与
えられる信号Ｓｔ，Ｄeによって出力信号が決定され
る。アドレス回路２１の真理値表を次に示す。
この表でＰaはアドレス回路２１が発生する。該アドレ
ス回路２１の出力信号Ａaは信号線２０２を介してアド
レスレジスタ２２に与えられる。
ス回路２１の出力信号Ａaは信号線２０２を介してアド
レスレジスタ２２に与えられる。
なお，第１図においてレジスタやフリップフロップの条
件信号に付してある略称は，次の意味を示している。
件信号に付してある略称は，次の意味を示している。
ＨＬＤ：ホールド ＲＳＴ：リセット ＳＥＴ：セット 次に，以上のように構成された本実施例の情報処理装置
の動作を第３図のタイムチャートを用いて説明する。第
３図において，クロックサイクルはｔ1からｔ12へと進
んで行くものとする。この情報処理装置の制御記憶ユニ
ット２０と実行ユニット３０とを合せたパイプラインの
段数を６とし，ステージ名をそれぞれＳ１，Ｓ２，Ｓ
３，Ｓ４，Ｓ５，Ｓ６とする。ソフト命令Ａはマイクロ
命令語ａで構成され，ソフト命令Ｂはマイクロ命令語ｂ
1，ｂ2，ｂ3，ｂ4，ｂ5から成るマイクロプログラムに
よって構成されているものとする。
の動作を第３図のタイムチャートを用いて説明する。第
３図において，クロックサイクルはｔ1からｔ12へと進
んで行くものとする。この情報処理装置の制御記憶ユニ
ット２０と実行ユニット３０とを合せたパイプラインの
段数を６とし，ステージ名をそれぞれＳ１，Ｓ２，Ｓ
３，Ｓ４，Ｓ５，Ｓ６とする。ソフト命令Ａはマイクロ
命令語ａで構成され，ソフト命令Ｂはマイクロ命令語ｂ
1，ｂ2，ｂ3，ｂ4，ｂ5から成るマイクロプログラムに
よって構成されているものとする。
クロックサイクルｔ0において，ソフト命令Ａに対応す
るマイクロ命令語ａが命令起動回路１１の信号Ｉa，St
によって起動される。命令Ａに関するデバグ要因はデバ
グ検出回路２によって検出されなかったものとする。マ
イクロ命令語ａの制御信号は順次ステージＳ１，Ｓ２，
Ｓ３，Ｓ４，Ｓ５，Ｓ６と実行して，命令Ａとしての動
作を完了する。
るマイクロ命令語ａが命令起動回路１１の信号Ｉa，St
によって起動される。命令Ａに関するデバグ要因はデバ
グ検出回路２によって検出されなかったものとする。マ
イクロ命令語ａの制御信号は順次ステージＳ１，Ｓ２，
Ｓ３，Ｓ４，Ｓ５，Ｓ６と実行して，命令Ａとしての動
作を完了する。
クロックサイクルｔ1において，ソフト命令Ｂに対応す
るマイクロプログラムの先頭アドレスｂ1が起動され
る。この時レジスタ１の保持するデバグ状態信号deはデ
バグ状態を示し，レジスタ３の保持するデバグマスクｍ
0，ｍ1，ｍ2はデバグ要因が有効であることを示してい
るものとする。さらにこの時，命令Ｂに関するデバグ要
因がデバグ要因検出回路１１によって検出され，デバグ
情報Ｄ0，Ｄ1，Ｄ2はＤ0，Ｄ1，Ｄ2＝０，０，１であっ
たとし，バッファ４１のワードＰ＋１に０，０，１が格
納される。書込みレジスタ４２は命令起動信号Stによっ
て＋1加算され，命令Ａに関するデバグ情報はバッファ
４１のワードＰ，命令Ｂに関するデバグ情報はバッファ
４１のワードＰ＋１に格納されるものとする。読出しレ
ジスタ４３はＳ４ステージのレジスタ５２の制御信号Ｅ
dによって＋1加算される。クロックサイクルｔ1で起動
された命令Ｂに対応するマイクロプログラムを構成する
マイクロ命令語ｂ1，ｂ2，ｂ3，ｂ4，ｂ5 は順次パイ
プラインの各ステージを実行していく。
るマイクロプログラムの先頭アドレスｂ1が起動され
る。この時レジスタ１の保持するデバグ状態信号deはデ
バグ状態を示し，レジスタ３の保持するデバグマスクｍ
0，ｍ1，ｍ2はデバグ要因が有効であることを示してい
るものとする。さらにこの時，命令Ｂに関するデバグ要
因がデバグ要因検出回路１１によって検出され，デバグ
情報Ｄ0，Ｄ1，Ｄ2はＤ0，Ｄ1，Ｄ2＝０，０，１であっ
たとし，バッファ４１のワードＰ＋１に０，０，１が格
納される。書込みレジスタ４２は命令起動信号Stによっ
て＋1加算され，命令Ａに関するデバグ情報はバッファ
４１のワードＰ，命令Ｂに関するデバグ情報はバッファ
４１のワードＰ＋１に格納されるものとする。読出しレ
ジスタ４３はＳ４ステージのレジスタ５２の制御信号Ｅ
dによって＋1加算される。クロックサイクルｔ1で起動
された命令Ｂに対応するマイクロプログラムを構成する
マイクロ命令語ｂ1，ｂ2，ｂ3，ｂ4，ｂ5 は順次パイ
プラインの各ステージを実行していく。
マイクロ命令語ｂ5はクロックサイクルｔ9の時ステージ
Ｓ４に存在し，この時のレジスタ５２の保持する命令Ｂ
の最後のマイクロ命令語であることを示す制御信号Ｅd
によってバッファ４１のデバグ情報Ｄ0′，Ｄ1′，
Ｄ2′が読出されデバグ割込みタイミングが発生し，フ
リップフロップ５３をリセットし，デバグ割込制御が始
まる。この時デバグ割込み要因がレジスタ５４に履歴さ
れる。
Ｓ４に存在し，この時のレジスタ５２の保持する命令Ｂ
の最後のマイクロ命令語であることを示す制御信号Ｅd
によってバッファ４１のデバグ情報Ｄ0′，Ｄ1′，
Ｄ2′が読出されデバグ割込みタイミングが発生し，フ
リップフロップ５３をリセットし，デバグ割込制御が始
まる。この時デバグ割込み要因がレジスタ５４に履歴さ
れる。
クロックサイクルｔ10にデバグ割込み処理を行う一連の
マイクロプログラムの先頭アドレスＰaがアドレスレジ
スタ２２に設定され，クロックサイクルｔ11において該
アドレスＰaに対応するマイクロ命令語が制御レジスタ
２４に設定されると同時にフリップフロップ５３がセッ
トされ，クロックサイクルｔ12以降からデバグ割込み処
理を行う一連のマイクロプログラムが動作を開始する。
マイクロプログラムの先頭アドレスＰaがアドレスレジ
スタ２２に設定され，クロックサイクルｔ11において該
アドレスＰaに対応するマイクロ命令語が制御レジスタ
２４に設定されると同時にフリップフロップ５３がセッ
トされ，クロックサイクルｔ12以降からデバグ割込み処
理を行う一連のマイクロプログラムが動作を開始する。
以上説明したように本発明は，ソフト命令の実行開始時
にデバグ情報をデバグバッファに格納し，その内容を使
ってデバグ割込み制御を行うことにより，パイプライン
の段数が大きい場合においても、たとえデバグ状態やデ
バグマスクを変更するような命令であっても，命令開始
時のデバグ状態，デバグ要因，デバグマスクを意識する
ことなく本来処理すべき命令の実行動作が行なえるとい
う効果がある。
にデバグ情報をデバグバッファに格納し，その内容を使
ってデバグ割込み制御を行うことにより，パイプライン
の段数が大きい場合においても、たとえデバグ状態やデ
バグマスクを変更するような命令であっても，命令開始
時のデバグ状態，デバグ要因，デバグマスクを意識する
ことなく本来処理すべき命令の実行動作が行なえるとい
う効果がある。
第１図は本発明の一実施例を示す情報処理装置のブロッ
ク図，第２図は第１図に示した情報処理装置の概要を示
すブロック図，第３図は第２図に示した情報処理装置の
動作タイミングを示すタイムチャートである。 記号の説明：１はデバグ状態表示レジスタ，２はデバグ
要因検出回路，３はデバグ割込みマスクレジスタ，４は
デバグ情報バッファレジスタファイル，５はデバグ割込
み回路，１０は命令ユニット，１１は命令起動回路，２
０は制御記憶ユニット，２１はアドレス回路，２２はア
ドレスレジスタ，２３は制御記憶，２４は制御レジス
タ，３０は実行ユニット，４１はバッファレジスタファ
イル，４２は書込みアドレスレジスタ，４３は読出しア
ドレスレジスタ，５１，５２，５５，５６，５７はレジ
スタ，５３はフリップフロップ（FF），５４は履歴レジ
スタをそれぞれ示している。
ク図，第２図は第１図に示した情報処理装置の概要を示
すブロック図，第３図は第２図に示した情報処理装置の
動作タイミングを示すタイムチャートである。 記号の説明：１はデバグ状態表示レジスタ，２はデバグ
要因検出回路，３はデバグ割込みマスクレジスタ，４は
デバグ情報バッファレジスタファイル，５はデバグ割込
み回路，１０は命令ユニット，１１は命令起動回路，２
０は制御記憶ユニット，２１はアドレス回路，２２はア
ドレスレジスタ，２３は制御記憶，２４は制御レジス
タ，３０は実行ユニット，４１はバッファレジスタファ
イル，４２は書込みアドレスレジスタ，４３は読出しア
ドレスレジスタ，５１，５２，５５，５６，５７はレジ
スタ，５３はフリップフロップ（FF），５４は履歴レジ
スタをそれぞれ示している。
Claims (1)
- 【請求項１】マイクロプログラム方式で動作しデバグ割
込みを可能とするパイプライン制御の情報処理装置にお
いて、一連のソフト命令を逐次実行するとき、システム
がデバグ状態であることを示すデバグ状態表示手段と、
前記ソフト命令に関するデバグ要因を検出するデバグ要
因検出手段と、システムがデバグ状態の時、デバグ割込
みを有効とするデバグ要因に対応したデバグ割込みマス
ク手段と、前記デバグ状態表示手段、前記デバグ要因検
出手段及び前記デバグ割込みマスク手段から得た前記パ
イプラインの上位ステージのデバグ情報を複数の前記ソ
フト命令に関してバッファし得るデバグ情報バッファ手
段と、前記パイプラインの下位ステージで前記デバグ情
報バッファ手段の保持する前記デバグ情報に応答してデ
バグ割込みを発生するデバグ割込み手段とを有する情報
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61189693A JPH0638235B2 (ja) | 1986-08-14 | 1986-08-14 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61189693A JPH0638235B2 (ja) | 1986-08-14 | 1986-08-14 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6346543A JPS6346543A (ja) | 1988-02-27 |
| JPH0638235B2 true JPH0638235B2 (ja) | 1994-05-18 |
Family
ID=16245605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61189693A Expired - Lifetime JPH0638235B2 (ja) | 1986-08-14 | 1986-08-14 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638235B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56129950A (en) * | 1980-03-07 | 1981-10-12 | Hitachi Ltd | Information processor |
| JPS56143059A (en) * | 1980-04-04 | 1981-11-07 | Fujitsu Ltd | Interruption stop system |
-
1986
- 1986-08-14 JP JP61189693A patent/JPH0638235B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6346543A (ja) | 1988-02-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |