JPH0277940A - データ処理装置 - Google Patents
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- JPH0277940A JPH0277940A JP22877788A JP22877788A JPH0277940A JP H0277940 A JPH0277940 A JP H0277940A JP 22877788 A JP22877788 A JP 22877788A JP 22877788 A JP22877788 A JP 22877788A JP H0277940 A JPH0277940 A JP H0277940A
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- register
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置に係り、特にスカシにおける分
岐処理の高速化を図るデータ処理装置に関する。
岐処理の高速化を図るデータ処理装置に関する。
近年、スーパーコンピュータにおいて、ベクトル処理の
みならずスカシ処理を高速化することが重要になってい
る。特にスカシ処理における分岐処理の占める割合は１
／４〜１／３に達すると考えられており１分岐処理の高
速化が極めて重要である。
みならずスカシ処理を高速化することが重要になってい
る。特にスカシ処理における分岐処理の占める割合は１
／４〜１／３に達すると考えられており１分岐処理の高
速化が極めて重要である。
一方、スカシ処理プロセッサ（以下略してスカシプロセ
ッサという）において命令パイプラインのピッチを細か
くしていくと終には命令アドレス生成も１命令単位では
出来なくなる。このような極限の命令実行状態では、命
令語長は１種類に限定されかつ複数の命令が１ブロツク
なる単位で実行されるような制御になる。即ち、１マシ
ンサイクルに複数の命令を同時にデコードするような命
令並列パイプライン制御になる。
ッサという）において命令パイプラインのピッチを細か
くしていくと終には命令アドレス生成も１命令単位では
出来なくなる。このような極限の命令実行状態では、命
令語長は１種類に限定されかつ複数の命令が１ブロツク
なる単位で実行されるような制御になる。即ち、１マシ
ンサイクルに複数の命令を同時にデコードするような命
令並列パイプライン制御になる。
このような命令専行制御方式の一例として、「多重命令
パイプライン方式」が提唱されている（村上、福田、末
吉、富田、情報処理学会研究報告、 ８８−ＣＡ−６９
，ｐ、ｐ、２５〜３２）。
パイプライン方式」が提唱されている（村上、福田、末
吉、富田、情報処理学会研究報告、 ８８−ＣＡ−６９
，ｐ、ｐ、２５〜３２）。
この方式はスカラ処理を高速化するには効果があるが９
分岐命令の出現頻度が高くなると効果が減少していく、
多重命令パイプラインにはその命令処理方式に合致した
分岐処理方式が必要である。
分岐命令の出現頻度が高くなると効果が減少していく、
多重命令パイプラインにはその命令処理方式に合致した
分岐処理方式が必要である。
命令列をブロックに分割し、１ブロツクを複数の命令で
構成し、１マシンサイクルで実行するような制御をとる
と、分岐処理はブロック外へ分岐する場合とブロック内
に分岐する場合とに分けられるようになる。ブロック外
へ分岐する場合は従来の１マシンサイクルに１命令を処
理する場合と同様に制御できる。しかし、ブロック内へ
分岐する場合は従来の方法で制御すると１ブロツク内に
１命令しか置けなくなり、多重命令パイプラインの効果
が減少する。この欠点を除去するためには分岐処理を単
純に多重命令パイプラインで実行するのではなく、分岐
処理と同じ結果をうるような断制御方式を多重命令パイ
プラインで実施する。
構成し、１マシンサイクルで実行するような制御をとる
と、分岐処理はブロック外へ分岐する場合とブロック内
に分岐する場合とに分けられるようになる。ブロック外
へ分岐する場合は従来の１マシンサイクルに１命令を処
理する場合と同様に制御できる。しかし、ブロック内へ
分岐する場合は従来の方法で制御すると１ブロツク内に
１命令しか置けなくなり、多重命令パイプラインの効果
が減少する。この欠点を除去するためには分岐処理を単
純に多重命令パイプラインで実行するのではなく、分岐
処理と同じ結果をうるような断制御方式を多重命令パイ
プラインで実施する。
分岐結果として、
（１）命令列の実行スキップ、
（２）命令列の再実行が考えられる。
この２動作を１ブロツクの命令列内で実行できるように
制御すればよい。１ブロツク内の分岐制御の本質を簡単
に示すため、１ブロツク内の命令による命令書替を禁止
する。
制御すればよい。１ブロツク内の分岐制御の本質を簡単
に示すため、１ブロツク内の命令による命令書替を禁止
する。
本発明の目的は多重命令パイプラインの如き１マシンサ
イクル毎に複数の命令を同時にデコードし実行していく
ような制御をとるスカラプロセッサにおける分岐処理の
高速化を図るデータ処理装置を提供することにある。
イクル毎に複数の命令を同時にデコードし実行していく
ような制御をとるスカラプロセッサにおける分岐処理の
高速化を図るデータ処理装置を提供することにある。
上記目的を達成するために、分岐条件を保持するマスク
レジスタを設ける。このレジスタは従来の条件コードが
レジスタとして独立し、かつ複数になったものである。
レジスタを設ける。このレジスタは従来の条件コードが
レジスタとして独立し、かつ複数になったものである。
上記マスクレジスタの内容によって、命令を実行する場
合と無効命令として実行することを識別するフィールド
（以下フィールド／）と、命令の実行後の処理を示すフ
ィールド（以下フィールドα）を設ける。
合と無効命令として実行することを識別するフィールド
（以下フィールド／）と、命令の実行後の処理を示すフ
ィールド（以下フィールドα）を設ける。
命令語長を１種類にする。
以上のアーキテクチャ上の工夫、の他に、フィールドＩ
の値とマスクレジスタの値によって命令を無効化する論
理部、フィールドαの値によって完了した命令を複数の
命令レジスタ中にマスクレジスタの値が完了するまで保
持し、かつこれを適切なタイミングでとり出す論理部を
設ける。
の値とマスクレジスタの値によって命令を無効化する論
理部、フィールドαの値によって完了した命令を複数の
命令レジスタ中にマスクレジスタの値が完了するまで保
持し、かつこれを適切なタイミングでとり出す論理部を
設ける。
前記アーキテクチャ上の工夫とハードウェアの動作を説
明するために具体的な命令の表現形を与えて説明する。
明するために具体的な命令の表現形を与えて説明する。
第２図で示したフォーマットは多重命令パイプラインに
適合する命令フォーマットの一列である。
適合する命令フォーマットの一列である。
フィールド２００，２０２，２０１はそれぞれオペレー
ション、オペランド、マスクフィールドを表す、マスク
フィールドを！、α、ｙのサブフィールドに分ける。サ
ブフィールドＩが１′の時ｙフィールドで指定されたマ
スクレジスタの値が１′の時命令を実行し、０′の時命
令を無効命令にする。サブフィールドＩが０′の時マス
クレジスタの値が何んであっても命令を実行する。サブ
フィールドαが１１′の時ｙフィールドで指定されたマ
スクレジスタの値が１０′の時命令を実行し、１′の時
無効命令とする。サブフィールドＩとαの値が共に１１
′であるとき指定例外とする（共に１０′の時はマスク
レジスタを引用しない通常の命令である）。
ション、オペランド、マスクフィールドを表す、マスク
フィールドを！、α、ｙのサブフィールドに分ける。サ
ブフィールドＩが１′の時ｙフィールドで指定されたマ
スクレジスタの値が１′の時命令を実行し、０′の時命
令を無効命令にする。サブフィールドＩが０′の時マス
クレジスタの値が何んであっても命令を実行する。サブ
フィールドαが１１′の時ｙフィールドで指定されたマ
スクレジスタの値が１０′の時命令を実行し、１′の時
無効命令とする。サブフィールドＩとαの値が共に１１
′であるとき指定例外とする（共に１０′の時はマスク
レジスタを引用しない通常の命令である）。
命令列はブロックに区分されるが、ブロックの切れ目は
単なる命令フェッチ動作の単位を意味するのではなく、
サブフィールドａが１′の命令のｙフィールドで指示さ
れたマスクレジスタの値が１′になるまで当該ブロック
内のａフィールドが１′の命令を実行するように完了条
件を判定する単位を示す。またＯ８から見た割込みの単
位でもある。ここでは動作の説明を簡約化するため、１
ブロツクに置けるαフィールド１１／ の命令で指定で
きるマスクレジスタは１種類にする。
単なる命令フェッチ動作の単位を意味するのではなく、
サブフィールドａが１′の命令のｙフィールドで指示さ
れたマスクレジスタの値が１′になるまで当該ブロック
内のａフィールドが１′の命令を実行するように完了条
件を判定する単位を示す。またＯ８から見た割込みの単
位でもある。ここでは動作の説明を簡約化するため、１
ブロツクに置けるαフィールド１１／ の命令で指定で
きるマスクレジスタは１種類にする。
また１ブロツク内でαフィールドで指定されているマス
クレジスタの値を定義する命令がない時。
クレジスタの値を定義する命令がない時。
指定例外にする。αフィールドを用いた一例を示す。
区ｄｄ（ａ＝１１’ 、ＭＲＯ）ＦＲＯ←ＦＲＬ＋Ａ
（＜７１ｄ＜ｚ＝ＧＲ１０） ・・・■Ｌｅ４ｆ（ａ＝
ゝ１’ 、ＭＲＯ）ＭＲＯ←ン／ （ＦＲＯ≧０）・・
・■ ａｄｄ（ａ＝ゝ１’ 、ＭＲＯ）ＯＲＩＯ十Ｆ１１′・
・・■ ル、ρ
・・・・・・・・・・・・■■はＦＲＩと命名された
レジスタの内容にインデックスレジスタＧＲＩＯが示す
Ａ領域の内容を加算してＦＲＯレジスタに代入すること
を示す。
（＜７１ｄ＜ｚ＝ＧＲ１０） ・・・■Ｌｅ４ｆ（ａ＝
ゝ１’ 、ＭＲＯ）ＭＲＯ←ン／ （ＦＲＯ≧０）・・
・■ ａｄｄ（ａ＝ゝ１’ 、ＭＲＯ）ＯＲＩＯ十Ｆ１１′・
・・■ ル、ρ
・・・・・・・・・・・・■■はＦＲＩと命名された
レジスタの内容にインデックスレジスタＧＲＩＯが示す
Ａ領域の内容を加算してＦＲＯレジスタに代入すること
を示す。
■はＦＲＯの内容が０以上か否かをチエツクして０以上
ならばマスクレジスタＭＲＯを１′にセットする。
ならばマスクレジスタＭＲＯを１′にセットする。
■はインデックスレジスタ０ＲＩＯの更新を行う。
■は１ブロツクに含まれる命令数を合わせるために入れ
た命令である（もし１ブロツク３命令ならばなくてもよ
い）。
た命令である（もし１ブロツク３命令ならばなくてもよ
い）。
■〜■の命令列はマスクレジスタＭＲＯが１′になるま
で繰り返して実行され、分岐命令で構成したＤ○ループ
と同様のデータ処理を行う。
で繰り返して実行され、分岐命令で構成したＤ○ループ
と同様のデータ処理を行う。
ｆフィールドを用いた一例としては。
Ｌａｊｒ （／ ＝ ’Ｏ’ ） ＭＲ１←
＜／（ＦＲＯ≧０）・・・・・・・■ｔｄｄ （／＝
’１’ 、ＭＲＩ）ＦＲＩ←ＦＲ１＋Ａ （ｉｎｄ＜χ
＝ＧＲ１Ｏ）・・・■５ｕｂｔｒａｃｔ （／ ＝ ’
１’ 、 ＭＨＩ） ＦＲ２←ＦＲ２−Ａ （＜ｎｄ４
！ｚ＝ＧＲ１ｏ）＋＊＋■ａｄｄ （／＝ ’１’ 、
ＭＲＩ）ＦＲ３４−ＦＲ３＋Ａ （＜ｙＬｄ＜ｚ＝ＦＲ
１０） ・・・■。
＜／（ＦＲＯ≧０）・・・・・・・■ｔｄｄ （／＝
’１’ 、ＭＲＩ）ＦＲＩ←ＦＲ１＋Ａ （ｉｎｄ＜χ
＝ＧＲ１Ｏ）・・・■５ｕｂｔｒａｃｔ （／ ＝ ’
１’ 、 ＭＨＩ） ＦＲ２←ＦＲ２−Ａ （＜ｎｄ４
！ｚ＝ＧＲ１ｏ）＋＊＋■ａｄｄ （／＝ ’１’ 、
ＭＲＩ）ＦＲ３４−ＦＲ３＋Ａ （＜ｙＬｄ＜ｚ＝ＦＲ
１０） ・・・■。
がある。最初の■でマスクレジスタＭＨＩが１０′にセ
ットされると、■〜■の命令を無効命令とし、ＭＲＩが
１′にセットされると実行する。即ち■の直後に分岐命
令を置いた場合と同様の処理を行う。
ットされると、■〜■の命令を無効命令とし、ＭＲＩが
１′にセットされると実行する。即ち■の直後に分岐命
令を置いた場合と同様の処理を行う。
以下９本発明の一実施例を図面を用いて詳細に説明する
。第１図は本発明のデータ処理装置の概略ブロック図で
ある。第１図において１００は命令レジスタ、１０１は
デコーダ部、１０２はレジスタ群、１０３はマスクレジ
スタ群、１０４はスイッチング回路、１０５命令実行判
定部、１０６は演算器である。点線１０７で囲まれた論
理部は多重命令パイプラインの多重炭分存在する。演算
器１０６は命令によって書込レジスタが１０２側のレジ
スタが指定されている場合パス１７０上に結果を出力す
る。一方、書込レジスタがマスクレジスタ１０３である
とパス１７１側に結果を出力する。出力結果には書込レ
ジスタ番号が付けられ、この情報によってそれぞれスイ
ッチング回路１１０．１１１によって目的のレジスタに
書込が行われる。
。第１図は本発明のデータ処理装置の概略ブロック図で
ある。第１図において１００は命令レジスタ、１０１は
デコーダ部、１０２はレジスタ群、１０３はマスクレジ
スタ群、１０４はスイッチング回路、１０５命令実行判
定部、１０６は演算器である。点線１０７で囲まれた論
理部は多重命令パイプラインの多重炭分存在する。演算
器１０６は命令によって書込レジスタが１０２側のレジ
スタが指定されている場合パス１７０上に結果を出力す
る。一方、書込レジスタがマスクレジスタ１０３である
とパス１７１側に結果を出力する。出力結果には書込レ
ジスタ番号が付けられ、この情報によってそれぞれスイ
ッチング回路１１０．１１１によって目的のレジスタに
書込が行われる。
命令のパイプラインは命令レジスタ１００までが゛Ｆ′
、レジスタ１１２〜１１６までがｌＤ′。
、レジスタ１１２〜１１６までがｌＤ′。
レジスタ１１７〜１２０までが′Ｅ′、レジスタ群１０
２・（又は１０３）の書込みまでがＷ′で全部で４段で
ある。この段数は何段であってもかまわない。
２・（又は１０３）の書込みまでがＷ′で全部で４段で
ある。この段数は何段であってもかまわない。
命令レジスタ１００にセットされた信号はデコーダ１０
１で解読される。パス１５０上には演算動作を規定する
オーダ、／フィールド情報、演算結果の書込レジスタ番
号が送出される。パス１６２上にはαフィールド情報、
パス１６３上にはレジスタ群１０２又はマスクレジスタ
１０３を読出した被演算データが送出される。パス１５
０上の信号は命令実行判定回路１０５で処理されパス１
５５上に演算器１０６文は第４図のアドレスアダー４０
０への指示信号が送出される。パス１６３上に送出され
た信号はスイッチング回路１０４に作用し被演算データ
をパス１５７゜１５８上に送出する。マスクレジスタ１
０３を読出したデータはパス１６０上に送出され、命令
実行判定回路１０５に送られる。
１で解読される。パス１５０上には演算動作を規定する
オーダ、／フィールド情報、演算結果の書込レジスタ番
号が送出される。パス１６２上にはαフィールド情報、
パス１６３上にはレジスタ群１０２又はマスクレジスタ
１０３を読出した被演算データが送出される。パス１５
０上の信号は命令実行判定回路１０５で処理されパス１
５５上に演算器１０６文は第４図のアドレスアダー４０
０への指示信号が送出される。パス１６３上に送出され
た信号はスイッチング回路１０４に作用し被演算データ
をパス１５７゜１５８上に送出する。マスクレジスタ１
０３を読出したデータはパス１６０上に送出され、命令
実行判定回路１０５に送られる。
図面の簡約化を行うため数種類の信号を１本の信号線で
表わすことがある。概略ブロック図では１本であっても
、詳細ブロック図では複数の信号線に分かれる時、信号
線を示す番号にα＋ ｂｙ ｃ・・・等の添字をつける
。
表わすことがある。概略ブロック図では１本であっても
、詳細ブロック図では複数の信号線に分かれる時、信号
線を示す番号にα＋ ｂｙ ｃ・・・等の添字をつける
。
第３図は第１図の命令レジスタ１００に命令をセットす
るための論理部（命令読出論理部）のブロック図である
。第３図において、レジスタ３００には命令語長の几倍
がセットされている。
るための論理部（命令読出論理部）のブロック図である
。第３図において、レジスタ３００には命令語長の几倍
がセットされている。
ここで几は多重命令パイプラインの多重度である。
初め第１図の命令デコーダ１０１からユーザプログラム
の先頭アドレスがパス１５４を介してレジスタ３０２に
セットされる。プログラムのスタートはＯ８が行う。Ｏ
８がレジスタ３０２に主記憶上のデータをセットする特
権命令を発行して上記処理が行われる。プログラムの先
頭アドレスはパス３６０．３−６１を通ってバッファス
トレイジに送られる。バッファストレイジから読出され
た命令は第１図のパス１７５を経由して命令レジスタ１
００にセットされる。読出された命令に対応してアドバ
ンス信号がパス１７６上にバッファストレイジから送ら
れる。アドバンス信号は命令パイプラインのＦ、Ｄ、Ｅ
、Ｗステージ毎にレジスタ３１０〜３１３にセットされ
ていく。論理回路３１４はレジスタ３０２．命令レジス
タ１００のセット信号を作る論理部である。パス１５９
上に前記セット信号が送出されると、パス３６１上の命
令アドレスとレジスタ３００上のデータが加算器３０１
で加算されパス１５４上に送出されていた次命令アドレ
スがレジスタ３０２にセットされる。
の先頭アドレスがパス１５４を介してレジスタ３０２に
セットされる。プログラムのスタートはＯ８が行う。Ｏ
８がレジスタ３０２に主記憶上のデータをセットする特
権命令を発行して上記処理が行われる。プログラムの先
頭アドレスはパス３６０．３−６１を通ってバッファス
トレイジに送られる。バッファストレイジから読出され
た命令は第１図のパス１７５を経由して命令レジスタ１
００にセットされる。読出された命令に対応してアドバ
ンス信号がパス１７６上にバッファストレイジから送ら
れる。アドバンス信号は命令パイプラインのＦ、Ｄ、Ｅ
、Ｗステージ毎にレジスタ３１０〜３１３にセットされ
ていく。論理回路３１４はレジスタ３０２．命令レジス
タ１００のセット信号を作る論理部である。パス１５９
上に前記セット信号が送出されると、パス３６１上の命
令アドレスとレジスタ３００上のデータが加算器３０１
で加算されパス１５４上に送出されていた次命令アドレ
スがレジスタ３０２にセットされる。
レジスタ３０３には例外発生時の割込処理ルーチンの先
頭アドレスが格納されている。パス５５０．５５１上に
指定例外等が検出されたことを示す信号が発行されると
、ＯＲ回路３０４でこれらの検出信号が集められセレク
タ３０５に作用する。セレクタ３０５はレジスタ３０３
の出力をパス３６１に接続し、ユーザプログラムの処理
から割込処理ルーチンの処理に移行する。この時レジス
タ３０２のアドレスはレジスタ３０６にセットされる。
頭アドレスが格納されている。パス５５０．５５１上に
指定例外等が検出されたことを示す信号が発行されると
、ＯＲ回路３０４でこれらの検出信号が集められセレク
タ３０５に作用する。セレクタ３０５はレジスタ３０３
の出力をパス３６１に接続し、ユーザプログラムの処理
から割込処理ルーチンの処理に移行する。この時レジス
タ３０２のアドレスはレジスタ３０６にセットされる。
割込処理ルーチン内で処理を完了し再びユーザプログラ
ムへ制御を移す時、第１図のデコーダ１０１からオペコ
ードを解読したパス１５０σ上の信号をセレクタ３０５
に作用させてパス３６０とパス３６１を接続させる。レ
ジスタ３０６に退避したアドレスはパス３６７経出でい
ったんバッファストレイジに送られ、そこからパス１５
４経出でレジスタ３０２にセットされる。
ムへ制御を移す時、第１図のデコーダ１０１からオペコ
ードを解読したパス１５０σ上の信号をセレクタ３０５
に作用させてパス３６０とパス３６１を接続させる。レ
ジスタ３０６に退避したアドレスはパス３６７経出でい
ったんバッファストレイジに送られ、そこからパス１５
４経出でレジスタ３０２にセットされる。
この方法は一例であって、レジスタ３０２のアドレスを
第１図のレジスタ群１０２に送り退避回復処理を行うこ
ともできる。この場合はパス３６７のシンク先を第１図
のスイッチング回路１１０とし、パス１５７をレジスタ
３０２にまで接続する。
第１図のレジスタ群１０２に送り退避回復処理を行うこ
ともできる。この場合はパス３６７のシンク先を第１図
のスイッチング回路１１０とし、パス１５７をレジスタ
３０２にまで接続する。
第４図はオペランドで規定されたアドレスをバッファス
トレイジへ発行するアドレスアダ一部のブロック図であ
る。アドレスアダーの動作は命令パイプラインのＥステ
ージで行われる。パス１５７．８上に送出されたレジス
タ群１０２を読み出したデータはレジスタ４０１〜４０
４にセットされ加算器４００に入力され、オペランドア
ドレスを生成する。このアドレスはパス４５ｏ。
トレイジへ発行するアドレスアダ一部のブロック図であ
る。アドレスアダーの動作は命令パイプラインのＥステ
ージで行われる。パス１５７．８上に送出されたレジス
タ群１０２を読み出したデータはレジスタ４０１〜４０
４にセットされ加算器４００に入力され、オペランドア
ドレスを生成する。このアドレスはパス４５ｏ。
４５１を経由してバッファストレイジに送られる。
第５図は第１図のデコーダ１０１のブロック図である。
命令レジスタ１００にセットされた命令をＯＰ、／、α
、ｙ、Ｒ１〜Ｒ３フィールド分ける。それぞれオペコー
ド、／、α、ｙサブフィールド、３つのオペランドフィ
ールドである。オペコードはパス５５５を経由してＲＡ
Ｍ５００を引用し、演算器又はアドレスアダー用のオー
ダ情報を生成する。これらの情報はレジスタ５０１にセ
ットされる。ここでレジスタ５０１６部にはマスクレジ
スタに値をセットする命令の時に１′がセットされると
する。レジスタ５０１８部の出力はαサブフィールドの
値とＡＮＤ回路５０２で論理積がとられる。ＡＮＤ回路
５０２は第１図のデコーダ１０１に対応してい゛る。複
数のＡＮＤ回路５０２の出力はＯＲ回路５０３で論理和
がとられ、インバータ５０４で反転されてパス５５０上
に送出される。パス５５０上の信号は、１ブロック内に
αサブフィールドが１′である（即ちくりかえし実行さ
れる命令がある）とき、マスクレジスタに値をセットす
る命令が存在しない時゛１′になる。該信号は指定例外
の一条件を検出している。
、ｙ、Ｒ１〜Ｒ３フィールド分ける。それぞれオペコー
ド、／、α、ｙサブフィールド、３つのオペランドフィ
ールドである。オペコードはパス５５５を経由してＲＡ
Ｍ５００を引用し、演算器又はアドレスアダー用のオー
ダ情報を生成する。これらの情報はレジスタ５０１にセ
ットされる。ここでレジスタ５０１６部にはマスクレジ
スタに値をセットする命令の時に１′がセットされると
する。レジスタ５０１８部の出力はαサブフィールドの
値とＡＮＤ回路５０２で論理積がとられる。ＡＮＤ回路
５０２は第１図のデコーダ１０１に対応してい゛る。複
数のＡＮＤ回路５０２の出力はＯＲ回路５０３で論理和
がとられ、インバータ５０４で反転されてパス５５０上
に送出される。パス５５０上の信号は、１ブロック内に
αサブフィールドが１′である（即ちくりかえし実行さ
れる命令がある）とき、マスクレジスタに値をセットす
る命令が存在しない時゛１′になる。該信号は指定例外
の一条件を検出している。
ｙサブフィールドのマスクレジスタ番号は比較回路５０
６によって他の命令レジスタのｙサブフィールドのマス
クレジスタ番号と比較される。両者が一致すると出力゛
１′が得られる。該出力は反転されてのちＡＮＤ回路５
０７で論理積がとられ、ＯＲ回路５０８で論理和がとら
れる。ＡＮＤ回路５０７には命令のαサブフィールドが
１′であるか否かの情報が入力される。ＯＲ回路５０８
の出力は１ブロツク内でαフィールド゛１′の命令で異
ったマスクレジスタを引用した時゛１′になる。パス５
５１上の信号は指定例外の一条件を検出している。
６によって他の命令レジスタのｙサブフィールドのマス
クレジスタ番号と比較される。両者が一致すると出力゛
１′が得られる。該出力は反転されてのちＡＮＤ回路５
０７で論理積がとられ、ＯＲ回路５０８で論理和がとら
れる。ＡＮＤ回路５０７には命令のαサブフィールドが
１′であるか否かの情報が入力される。ＯＲ回路５０８
の出力は１ブロツク内でαフィールド゛１′の命令で異
ったマスクレジスタを引用した時゛１′になる。パス５
５１上の信号は指定例外の一条件を検出している。
！、α、ｙサブフィールド、Ｒ１〜Ｒ３フィールド上の
データはいったんラッチされて後、それぞれパス１５０
（Ｌ、１６２，１６３ｃ、１５０ｃ。
データはいったんラッチされて後、それぞれパス１５０
（Ｌ、１６２，１６３ｃ、１５０ｃ。
１６３α、ｂ上に送出される。
第６図は第１図の命令実行判定回路１０５のブロック図
である。第６図において、パス１６０α上にマスクレジ
スタの値が読出されると、パス１５０ｃＬ上のｆサブフ
ィールドの続出結果とＡＮＤ回路６００で論理積がとら
れる。この結果は！サブフィールドが１′である命令が
実行されるか否かを示している０次に、レジスタ６０１
の出力はインバータ６０２で反転され、パス１６２上の
αサブフィールドのデータとＡＮＤ回路６０３で論理積
がとられる。この結果はαサブフィールドが１′の命令
が実行されるか否かを示している。！サブフィールドが
０′の時マスクレジスタの値によらず命令を実行する。
である。第６図において、パス１６０α上にマスクレジ
スタの値が読出されると、パス１５０ｃＬ上のｆサブフ
ィールドの続出結果とＡＮＤ回路６００で論理積がとら
れる。この結果は！サブフィールドが１′である命令が
実行されるか否かを示している０次に、レジスタ６０１
の出力はインバータ６０２で反転され、パス１６２上の
αサブフィールドのデータとＡＮＤ回路６０３で論理積
がとられる。この結果はαサブフィールドが１′の命令
が実行されるか否かを示している。！サブフィールドが
０′の時マスクレジスタの値によらず命令を実行する。
このためレジスタ６０４の出力をインバータ６０５で反
転しＯＲ回＠６０６に入力する。同回路にはＩサブフィ
ールドが１′の時の実行条件、αサブフィールドが１′
の時の実行条件がそれぞれパス６５１，６５２を通って
入力される。パス１５５α上には命令を実行するオーダ
信号が送出される。この信号がＯ′の時命令を無効命令
として処理する。すなわち第１，４図の演算器、アドレ
スアダーに無動作がパス１５５によって指示される。
転しＯＲ回＠６０６に入力する。同回路にはＩサブフィ
ールドが１′の時の実行条件、αサブフィールドが１′
の時の実行条件がそれぞれパス６５１，６５２を通って
入力される。パス１５５α上には命令を実行するオーダ
信号が送出される。この信号がＯ′の時命令を無効命令
として処理する。すなわち第１，４図の演算器、アドレ
スアダーに無動作がパス１５５によって指示される。
レジスタ６０４．６０７の出力が共に１′の時即ち！、
αサブフィールドが共に１′の時は指定例外信号をパス
６５０上に送出する。この信号は第３図のＯＲ回路３０
４に送られる。
αサブフィールドが共に１′の時は指定例外信号をパス
６５０上に送出する。この信号は第３図のＯＲ回路３０
４に送られる。
第７図は第１図のスイッチング回路１０４のブロック図
である。第７図においてレジスタ７００はマスクレジス
タの１つである。レジスタ７００の出力はセレクタ７０
１，７０２に送られ、パス１６３．１６４上の信号によ
って、命令によって指定されたマスクレジスタの出力が
選択されパス１６０ａ、ｂ上に送り出される。
である。第７図においてレジスタ７００はマスクレジス
タの１つである。レジスタ７００の出力はセレクタ７０
１，７０２に送られ、パス１６３．１６４上の信号によ
って、命令によって指定されたマスクレジスタの出力が
選択されパス１６０ａ、ｂ上に送り出される。
第８図は第３図の論理回路３１４のブロック図である。
パス１６２，１７２経由に第１図１０１のデコーダから
αサブフィールドのデータが送られて来る。パス１５２
，１５３経由に第１図の演算器１０６からマスクレジス
タのデータが送られて来る。本論理回路はＷステージで
動作するとし。
αサブフィールドのデータが送られて来る。パス１５２
，１５３経由に第１図の演算器１０６からマスクレジス
タのデータが送られて来る。本論理回路はＷステージで
動作するとし。
αサブフィールドを用いない命令では演算器のマスク側
出力（パス１７１側）を０′にする。
出力（パス１７１側）を０′にする。
第８図において、ＡＮＤ回路８００，８０１はαサブフ
ィールドを用いる（即ち該フィールドが１′）命令がマ
スクレジスタの値が１′になって完了する条件を検出す
る。ＡＮＤ回路８０ｏ。
ィールドを用いる（即ち該フィールドが１′）命令がマ
スクレジスタの値が１′になって完了する条件を検出す
る。ＡＮＤ回路８０ｏ。
８０１は第１図の命令レジスタ１００に対応して在る。
該回路の出力はＯＲ回路８０２で論理和がとられ、ＡＮ
Ｄ回路８０３に出力が送出される。
Ｄ回路８０３に出力が送出される。
ＯＲ回路８０４はαサブフィールドを用いない命令のみ
の場合があるか否かを判定する。ＯＲ回路８０４の出力
はＡＮＤ回路８０３に入力されると同時に反転されてＯ
Ｒ回路８０５に入力される。
の場合があるか否かを判定する。ＯＲ回路８０４の出力
はＡＮＤ回路８０３に入力されると同時に反転されてＯ
Ｒ回路８０５に入力される。
パス８５０上の信号は１′の時αサブフィールドが１１
′であってマスクレジスタが１′になった時を示してい
る。パス８５１上の信号が１１′の時αサブフィールド
が１ブロツク内の全命令が０′である場合を示している
。両者の論理和がとられてパス８５２上に次ブロックの
命令列を読出す指示信号が生成される。パス３５０は命
令がＷステージに入っていることを示す信号を伝播して
いる。ＡＮＤ回路８０６は命令パイプラインとのステー
ジ合せのために設けられている。
′であってマスクレジスタが１′になった時を示してい
る。パス８５１上の信号が１１′の時αサブフィールド
が１ブロツク内の全命令が０′である場合を示している
。両者の論理和がとられてパス８５２上に次ブロックの
命令列を読出す指示信号が生成される。パス３５０は命
令がＷステージに入っていることを示す信号を伝播して
いる。ＡＮＤ回路８０６は命令パイプラインとのステー
ジ合せのために設けられている。
パス１５９上の信号は第１図の命令レジスタ１００をセ
ットしたり、第３図のレジスタ３０２をセットするため
に用いられる。
ットしたり、第３図のレジスタ３０２をセットするため
に用いられる。
本発明によれば、１マシンサイクルで複数の命令を実行
する制御方式を採るデータ処理装置で、１マシンサイク
ルで実行される命令列を１ブロツクというとき、１ブロ
ツク内で行われる分岐処理を、命令実行処理に作用する
マスクデータという概念で高速に処理できる。また、マ
スクデータをマスクレジスタなるプログラムでアクセス
可能な複数のレジスタに保持することにより分岐条件の
設定を分岐命令から自由に離すことが可能になる。
する制御方式を採るデータ処理装置で、１マシンサイク
ルで実行される命令列を１ブロツクというとき、１ブロ
ツク内で行われる分岐処理を、命令実行処理に作用する
マスクデータという概念で高速に処理できる。また、マ
スクデータをマスクレジスタなるプログラムでアクセス
可能な複数のレジスタに保持することにより分岐条件の
設定を分岐命令から自由に離すことが可能になる。
さらに、１ブロツク内で繰り返し実行するようなループ
構造のプログラムを命令レジスタ上に命令列を保持して
実行することができる。この効果によって主記憶、バッ
ファストレイジなどに命令フェッチ動作を行わずに処理
を行うことができ、従来の分岐高速化方式よりも格段に
高速のループ処理が可能になるという効果が得られる。
構造のプログラムを命令レジスタ上に命令列を保持して
実行することができる。この効果によって主記憶、バッ
ファストレイジなどに命令フェッチ動作を行わずに処理
を行うことができ、従来の分岐高速化方式よりも格段に
高速のループ処理が可能になるという効果が得られる。
４、図面の簡単な説明 −
第１図は本発明のデータ処理装置の概略ブロック図、第
２図は命令フォーマット図、第３図は命令読出論理部の
ブロック図、第４図はアドレスアダ一部のブロック図、
第５図はデコーダ部のブロック図、第６図は命令実行判
定回路のブロック図、第７図はスイッチング回路のブロ
ック図、第８図は第３図の論理回路３１４のブロック図
である。
２図は命令フォーマット図、第３図は命令読出論理部の
ブロック図、第４図はアドレスアダ一部のブロック図、
第５図はデコーダ部のブロック図、第６図は命令実行判
定回路のブロック図、第７図はスイッチング回路のブロ
ック図、第８図は第３図の論理回路３１４のブロック図
である。
１００・・・命令レジスタ。
１０１・・・デコーダ、
１０２・・・（汎用／浮動小数点）レジスタ群、１０３
・・・マスクレジスタ群、 １０５・・・命令実行判定回路、 １０６・・・演算器、 ３０１・・・加算器。
・・・マスクレジスタ群、 １０５・・・命令実行判定回路、 １０６・・・演算器、 ３０１・・・加算器。
５０６・・・比較回路。
晃／ＩＥＩ
尾２０
弗す圀
第６ｆｊＥＪ
８６目
第７目
Claims (1)
- 【特許請求の範囲】 １、命令の実行を複数のステージに分けて実行するデー
タ処理装置において、複数の命令の論理的に同一のステ
ージを同一のタイミングで実行することを特徴とするデ
ータ処理装置。 ２、請求項１において、命令実行方式に作用する複数の
レジスタを備え、命令のフィールドに該レジスタの内容
によって命令実行を行うか否かの選択、あるいは命令実
行後に再度命令を実行するか否かの選択を行う領域を持
つことを特徴とするデータ処理装置。 ３、請求項２において、レジスタの内容と命令の特定フ
ィールドとの論理積によってデータ処理装置の１タイミ
ングで実行される複数の命令列の完了条件を生成するこ
とを特徴とするデータ処理装置。 ４、請求項１において、データ処理装置の１タイミング
で実行される命令列の例外を並列に検出し、これを契機
として割込処理部に制御を渡すことを特徴とするデータ
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22877788A JPH0277940A (ja) | 1988-09-14 | 1988-09-14 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22877788A JPH0277940A (ja) | 1988-09-14 | 1988-09-14 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0277940A true JPH0277940A (ja) | 1990-03-19 |
Family
ID=16881682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22877788A Pending JPH0277940A (ja) | 1988-09-14 | 1988-09-14 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0277940A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0728639A (ja) * | 1993-07-13 | 1995-01-31 | Nec Corp | マイクロプロセッサ |
| WO1998033115A1 (en) * | 1997-01-24 | 1998-07-30 | Mitsubishi Denki Kabushiki Kaisha | A data processor |
| US6112299A (en) * | 1997-12-31 | 2000-08-29 | International Business Machines Corporation | Method and apparatus to select the next instruction in a superscalar or a very long instruction word computer having N-way branching |
| KR101337438B1 (ko) * | 2012-12-24 | 2013-12-05 | (주)비젼알에프텍 | 위상 지연 보상 장치 및 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5199427A (ja) * | 1975-02-27 | 1976-09-02 | Hitachi Ltd | |
| JPS5269538A (en) * | 1975-12-08 | 1977-06-09 | Fujitsu Ltd | Interruption control system for information processing unit |
| JPS5362439A (en) * | 1976-11-16 | 1978-06-03 | Nec Corp | Data producing unit |
| JPS62175831A (ja) * | 1986-01-30 | 1987-08-01 | Fujitsu Ltd | タグ付きパイプライン制御方式 |
-
1988
- 1988-09-14 JP JP22877788A patent/JPH0277940A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5199427A (ja) * | 1975-02-27 | 1976-09-02 | Hitachi Ltd | |
| JPS5269538A (en) * | 1975-12-08 | 1977-06-09 | Fujitsu Ltd | Interruption control system for information processing unit |
| JPS5362439A (en) * | 1976-11-16 | 1978-06-03 | Nec Corp | Data producing unit |
| JPS62175831A (ja) * | 1986-01-30 | 1987-08-01 | Fujitsu Ltd | タグ付きパイプライン制御方式 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0728639A (ja) * | 1993-07-13 | 1995-01-31 | Nec Corp | マイクロプロセッサ |
| WO1998033115A1 (en) * | 1997-01-24 | 1998-07-30 | Mitsubishi Denki Kabushiki Kaisha | A data processor |
| US6484253B1 (en) | 1997-01-24 | 2002-11-19 | Mitsubishi Denki Kabushiki Kaisha | Data processor |
| US6112299A (en) * | 1997-12-31 | 2000-08-29 | International Business Machines Corporation | Method and apparatus to select the next instruction in a superscalar or a very long instruction word computer having N-way branching |
| KR101337438B1 (ko) * | 2012-12-24 | 2013-12-05 | (주)비젼알에프텍 | 위상 지연 보상 장치 및 방법 |
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