JPH0638485B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH0638485B2 JPH0638485B2 JP58095727A JP9572783A JPH0638485B2 JP H0638485 B2 JPH0638485 B2 JP H0638485B2 JP 58095727 A JP58095727 A JP 58095727A JP 9572783 A JP9572783 A JP 9572783A JP H0638485 B2 JPH0638485 B2 JP H0638485B2
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- JP
- Japan
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- semiconductor memory
- insulating film
- capacitor
- transistor
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体メモリに係り、特に平面面積を増大する
ことなく大容量を実現し、大規模化に適する１トランジ
スタ型ダイナミツクランダムアクセスメモリに関する。
ことなく大容量を実現し、大規模化に適する１トランジ
スタ型ダイナミツクランダムアクセスメモリに関する。
ＭＯＳダイナミツクメモリは１９７０年初頭に１Ｋｂの
ダイナミツクランダムアクセスメモリ（以下ｄＲＡＭと
略す）が発売されてから、３年に４倍の大規模化が達成
されてきた。しかるに、このメモリチツプを入れるパツ
ケージは、主に１６ピンＤＩＰ（デユアルインランパツ
ケージ）が用いられてきており、チツプを入れるキヤビ
テイサイズも制限されていることから、メモリチツプも
４倍の大規模化に伴なつてもたかだか１．４倍程度にし
か増大していない。（またｄＲＡＭは大量に用いられる
ことから、コスト面でもチツプ増大をおさえる必要があ
る。）従つて、１記憶容量単位たる１ビツト分のメモリ
セル面積も大きく減少しており、４倍の大規模化に伴な
つて、約1/3に微小化している。キヤパシタ容量ＣはＣ
＝εＡ／Ｔｉ（ここでε：絶縁膜の誘電率、Ａ：キヤパ
シタ面積、Ｔｉ：絶縁膜厚）で表わされるので、面積Ａ
が１／３になればεとＴが同じである限りＣもまた１／
３になる。記憶容量としての信号量Ｓは、貯えられる電
荷量ＱＳに比例しており、ＱＳはＣと記憶電圧ＶＳとの
積であることから、Ａが小さくなれば比例してＱＳも小
さくなり、信号Ｓはそれに伴なつて小さくなる。
ダイナミツクランダムアクセスメモリ（以下ｄＲＡＭと
略す）が発売されてから、３年に４倍の大規模化が達成
されてきた。しかるに、このメモリチツプを入れるパツ
ケージは、主に１６ピンＤＩＰ（デユアルインランパツ
ケージ）が用いられてきており、チツプを入れるキヤビ
テイサイズも制限されていることから、メモリチツプも
４倍の大規模化に伴なつてもたかだか１．４倍程度にし
か増大していない。（またｄＲＡＭは大量に用いられる
ことから、コスト面でもチツプ増大をおさえる必要があ
る。）従つて、１記憶容量単位たる１ビツト分のメモリ
セル面積も大きく減少しており、４倍の大規模化に伴な
つて、約1/3に微小化している。キヤパシタ容量ＣはＣ
＝εＡ／Ｔｉ（ここでε：絶縁膜の誘電率、Ａ：キヤパ
シタ面積、Ｔｉ：絶縁膜厚）で表わされるので、面積Ａ
が１／３になればεとＴが同じである限りＣもまた１／
３になる。記憶容量としての信号量Ｓは、貯えられる電
荷量ＱＳに比例しており、ＱＳはＣと記憶電圧ＶＳとの
積であることから、Ａが小さくなれば比例してＱＳも小
さくなり、信号Ｓはそれに伴なつて小さくなる。
雑音電圧をＮとすれば信号対雑音比（Ｓ／Ｎ比）はＳの
減少に伴なつて小さくなり、回路動作上大きな問題とな
る。従つて通常はＡの減少分をＴｉの減少で補つてきて
おり、４Ｋｂ，１６Ｋｂ，６４ＫｂとｄＲＡＭが大規模
化されるに伴ない、絶縁膜としてのＳｉＯ2膜の典型的
な厚さＴｉは、１００ｎｍ，７５ｎｍ，５０ｎｍと小さ
くなつてきた。
減少に伴なつて小さくなり、回路動作上大きな問題とな
る。従つて通常はＡの減少分をＴｉの減少で補つてきて
おり、４Ｋｂ，１６Ｋｂ，６４ＫｂとｄＲＡＭが大規模
化されるに伴ない、絶縁膜としてのＳｉＯ2膜の典型的
な厚さＴｉは、１００ｎｍ，７５ｎｍ，５０ｎｍと小さ
くなつてきた。
さらに最近、パツケージなどに含まれる重金属（Ｕ，Ｔ
ｈ等）から放射されるα粒子によつてＳｉ基板内に約２
００ｆＣの電荷が発生して、これが雑音となることが確
認され高信頼動作上信号量としての電荷もほぼ２００ｆ
Ｃ以下にすることが困難となつてきた。
ｈ等）から放射されるα粒子によつてＳｉ基板内に約２
００ｆＣの電荷が発生して、これが雑音となることが確
認され高信頼動作上信号量としての電荷もほぼ２００ｆ
Ｃ以下にすることが困難となつてきた。
従つて絶縁膜をさらに加速して薄くすることが実行され
ており、この場合には絶縁膜の絶縁破壊が問題となつて
きた。ＳｉＯ2膜の絶縁耐圧電界は、最大１０7Ｖ／cmで
あり、従つて１０ｎｍのＳｉＯ2膜は１０Ｖ印加によつ
てほとんど永久破壊を起すか、あるいは劣化する。また
永久破壊を起さないまでも最大電界付近で使用すること
は、長期信頼上大きな問題である。
ており、この場合には絶縁膜の絶縁破壊が問題となつて
きた。ＳｉＯ2膜の絶縁耐圧電界は、最大１０7Ｖ／cmで
あり、従つて１０ｎｍのＳｉＯ2膜は１０Ｖ印加によつ
てほとんど永久破壊を起すか、あるいは劣化する。また
永久破壊を起さないまでも最大電界付近で使用すること
は、長期信頼上大きな問題である。
本発明の目的はこれらのメモリセルの微小化に伴なうα
粒子による擾乱、Ｓ／Ｎ比の悪化、絶縁耐圧の問題の深
刻化に対処し、メモリセルを微小化してもなお絶縁膜厚
を減少することなく、キヤパシタ面積Ａを保つか、ある
いは増大できる方法を提供することである。
粒子による擾乱、Ｓ／Ｎ比の悪化、絶縁耐圧の問題の深
刻化に対処し、メモリセルを微小化してもなお絶縁膜厚
を減少することなく、キヤパシタ面積Ａを保つか、ある
いは増大できる方法を提供することである。
本発明の骨子は、ＳｉＯ2等の絶縁膜上に形成されたキ
ヤパシタ電極を凹部のある形状（たとえばくし型状や、
孔や溝を形成したもの）にすることにより平面面積を増
大することなく電極面積を増大することにある。これに
より、絶縁膜を薄くしてその絶縁膜の破壊、劣化の恐れ
を増大させることなしに所望のキヤパシタ容量を得るこ
とができる。
ヤパシタ電極を凹部のある形状（たとえばくし型状や、
孔や溝を形成したもの）にすることにより平面面積を増
大することなく電極面積を増大することにある。これに
より、絶縁膜を薄くしてその絶縁膜の破壊、劣化の恐れ
を増大させることなしに所望のキヤパシタ容量を得るこ
とができる。
第１図は１トランジスタ型ｄＲＡＭメモリセルの構成図
を示すものであり、電荷を貯えるキヤパシタ１とスイツ
チトランジスタ２で構成され、スイツチトランジスタの
ドレインはビツト線３に接続されており、ゲートはワー
ド線４に接続されている。
を示すものであり、電荷を貯えるキヤパシタ１とスイツ
チトランジスタ２で構成され、スイツチトランジスタの
ドレインはビツト線３に接続されており、ゲートはワー
ド線４に接続されている。
このメモリセルは、キヤパシタ１に貯えた信号電荷をス
イツチトランジスタ２によつて読み出すことによつて動
作が行われる。実際にＮビツトのメモリを構成するには
メモリアレーを形成するが大別して以下に述べる２つの
方法がある。
イツチトランジスタ２によつて読み出すことによつて動
作が行われる。実際にＮビツトのメモリを構成するには
メモリアレーを形成するが大別して以下に述べる２つの
方法がある。
第２図には信号を差動で増幅するセンスアンプ５に対
し、両側にビツト線３−１と３−２を配列するいわゆる
“開放ビツト線”構成を示す。これは１本のワード線４
−１に対して一方のビツト線３−１のみが電気的に交叉
しているものであり、ビツト線３−１と３−２の信号の
差をセンスアンプ５で検出するものである。
し、両側にビツト線３−１と３−２を配列するいわゆる
“開放ビツト線”構成を示す。これは１本のワード線４
−１に対して一方のビツト線３−１のみが電気的に交叉
しているものであり、ビツト線３−１と３−２の信号の
差をセンスアンプ５で検出するものである。
第３図は他方の“折り返しビツト線”構成を示すもので
あり、センスアンプ５に接続されている二本のビツト線
３−１、３−２が平行に配列されており、一本のワード
線４−１が二本のビツト線３−１，３−２と交叉してい
る。
あり、センスアンプ５に接続されている二本のビツト線
３−１、３−２が平行に配列されており、一本のワード
線４−１が二本のビツト線３−１，３−２と交叉してい
る。
後述する本発明の実施例は主に折り返しビツト線構成の
場合を示すが、同様に開放ビツト線構成にも適用可能で
ある。
場合を示すが、同様に開放ビツト線構成にも適用可能で
ある。
第２図と第３図に示すようにビツト線３−２の寄生容量
６の値をＣＤとし、メモリセルのキヤパシタ１−２の値
をＣＳとすれば、このメモリアレーの主要な性能指標の
一つがＣＳ／ＣＤとなる。このメモリアレーのＳ／Ｎ比
はＣＳ／ＣＤと一対一対応しており、メモリセルのキヤ
パシタの値を大きくすると同時に、ビツト線３の寄生容
量ＣＤの値を小さくすることも同様にＳ／Ｎ比を向上す
ることになる。
６の値をＣＤとし、メモリセルのキヤパシタ１−２の値
をＣＳとすれば、このメモリアレーの主要な性能指標の
一つがＣＳ／ＣＤとなる。このメモリアレーのＳ／Ｎ比
はＣＳ／ＣＤと一対一対応しており、メモリセルのキヤ
パシタの値を大きくすると同時に、ビツト線３の寄生容
量ＣＤの値を小さくすることも同様にＳ／Ｎ比を向上す
ることになる。
第４図に折り返しビツト線方式のメモリセルの平面の一
例を示す。通常１００ｎｍ以上の厚いフイールド酸化膜
に囲まれた活性領域７の一部がキヤパシタを形成するた
め、プレート８で覆われている。スイツチトランジスタ
を形成する部分と、Ｓｉ基板上のドレインヘビツト線電
極接続を行うコンタクト孔９の部分はプレート８が選択
的に除去されており、この部分にワード線４−１，４−
２が被着されて、スイツチトランジスタ２を形成してい
る。理解を助けるため第５図には、第４図のＡＡ′断面
図を示す。
例を示す。通常１００ｎｍ以上の厚いフイールド酸化膜
に囲まれた活性領域７の一部がキヤパシタを形成するた
め、プレート８で覆われている。スイツチトランジスタ
を形成する部分と、Ｓｉ基板上のドレインヘビツト線電
極接続を行うコンタクト孔９の部分はプレート８が選択
的に除去されており、この部分にワード線４−１，４−
２が被着されて、スイツチトランジスタ２を形成してい
る。理解を助けるため第５図には、第４図のＡＡ′断面
図を示す。
以後説明の便のためトランジスタはｎチヤネル型を用い
た例を示す。ｐチヤネル型にするには、一般にＳｉ基板
と拡散層の導電型をそれぞれｎチヤネルの場合と逆にす
ればよい。
た例を示す。ｐチヤネル型にするには、一般にＳｉ基板
と拡散層の導電型をそれぞれｎチヤネルの場合と逆にす
ればよい。
第５図に示した従来のメモリセルは、ｐ型、１０Ω−cm
程度のＳｉ基板１０上に、通常100〜1000ｎｍ厚程度の
フイールドＳｉＯ2膜１１をＳｉ3Ｎ4を熱酸化マスクと
して用いるいわゆるLOCOS法によつて選択的に被着す
る。この後リンやＡＳ添加した多結晶Ｓｉ（以下poly S
iと略す）に代表されるプレート８を選択的に被着し、
このpoly Siのプレート８を酸化して、第１層間酸化膜
１３を形成する。しかる後に、poly SiやＭＯシリサイ
ド、あるいはリフラクトリー金属（ＭＯやＷ等）に代表
されるワード線４を被着し、リンやＡＳをイオン打込み
すると、プレート８とワード線４の被着されていない活
性領域にｎ＋の拡散層１５が形成されて、スイツチトラ
ンジスタ２のソースとドレインとなる。この後リンを含
んだいわゆるＣＶＤ法によるＰＳＧ（Phosoho Silicate
Glass）を２００〜1000ｎｍ厚に被着して第２層間絶縁
膜１４を形成しＡｌ電極で代表されるビツト線３の拡散
層１５への接続を行う部分にコンタクト孔９を形成して
ビツト線３を選択的に被着する。
程度のＳｉ基板１０上に、通常100〜1000ｎｍ厚程度の
フイールドＳｉＯ2膜１１をＳｉ3Ｎ4を熱酸化マスクと
して用いるいわゆるLOCOS法によつて選択的に被着す
る。この後リンやＡＳ添加した多結晶Ｓｉ（以下poly S
iと略す）に代表されるプレート８を選択的に被着し、
このpoly Siのプレート８を酸化して、第１層間酸化膜
１３を形成する。しかる後に、poly SiやＭＯシリサイ
ド、あるいはリフラクトリー金属（ＭＯやＷ等）に代表
されるワード線４を被着し、リンやＡＳをイオン打込み
すると、プレート８とワード線４の被着されていない活
性領域にｎ＋の拡散層１５が形成されて、スイツチトラ
ンジスタ２のソースとドレインとなる。この後リンを含
んだいわゆるＣＶＤ法によるＰＳＧ（Phosoho Silicate
Glass）を２００〜1000ｎｍ厚に被着して第２層間絶縁
膜１４を形成しＡｌ電極で代表されるビツト線３の拡散
層１５への接続を行う部分にコンタクト孔９を形成して
ビツト線３を選択的に被着する。
このメモリセルにおいては、記憶容量となるキヤパシタ
１の領域１６は第４図の斜線で示される部分であり、メ
モリセル自体が小さくなればまた領域１６も小さくな
り、ゲート酸化膜１２を薄くしない限り、前述したよう
にキヤパシタ容量ＣＳが小さくなりメモリ動作上大きな
障害となる。
１の領域１６は第４図の斜線で示される部分であり、メ
モリセル自体が小さくなればまた領域１６も小さくな
り、ゲート酸化膜１２を薄くしない限り、前述したよう
にキヤパシタ容量ＣＳが小さくなりメモリ動作上大きな
障害となる。
上記説明では、便宜上、プレート８とワード線４（すな
わちスイツチトランジスタ２のゲート）下の絶縁膜は同
じＳｉＯ2膜１２としたが、メモリセルのキヤパシタの
値ＣＳを大きくすることを主目的とし、プレート８下の
絶縁膜は、ＳｉＯ2とＳｉ3Ｎ4のどちらか一方あるいは
両方を用いて１層〜３層構造の絶縁膜が用いられること
もある。
わちスイツチトランジスタ２のゲート）下の絶縁膜は同
じＳｉＯ2膜１２としたが、メモリセルのキヤパシタの
値ＣＳを大きくすることを主目的とし、プレート８下の
絶縁膜は、ＳｉＯ2とＳｉ3Ｎ4のどちらか一方あるいは
両方を用いて１層〜３層構造の絶縁膜が用いられること
もある。
本発明は従来の上記構造の欠点を補い、平面面積を拡大
することなくＣＳを増大することを目的としている。
することなくＣＳを増大することを目的としている。
以下実施例を用いて本発明を詳細に説明する。まず第６
図に本発明の１つの実施例の平面図を示す。第４図に示
した従来のメモリセルと対比して異なる点はキヤパシタ
領域がＳｉ基板１０表面上に形成されておらず、絶縁膜
上に被着されたキヤパシタ電極１９とプレート８によつ
て構成されている点にある。第６図に示すＡＡ断面図を
第７図に示す。この特徴はワード線４−１に対応する拡
散層１５にキヤパシタ電極接続孔２０を介してキヤパシ
タ電極１９−１が接続されている。
図に本発明の１つの実施例の平面図を示す。第４図に示
した従来のメモリセルと対比して異なる点はキヤパシタ
領域がＳｉ基板１０表面上に形成されておらず、絶縁膜
上に被着されたキヤパシタ電極１９とプレート８によつ
て構成されている点にある。第６図に示すＡＡ断面図を
第７図に示す。この特徴はワード線４−１に対応する拡
散層１５にキヤパシタ電極接続孔２０を介してキヤパシ
タ電極１９−１が接続されている。
またキヤパシタ電極１９は第６図に示すごとく単純な長
方形形状ではなく、平面的に少なくとも一つ以上の凹部
を持つている。たとえば二つの凹部をもつくし形状のキ
ヤパシタ電極１９の形状を第８図に示す。この凹部によ
つてキヤパシタ電極１９の表面積が増大しメモリセルキ
ヤパシタの値ＣＳもメモリセル平面寸法を拡大すること
なく増大することができ、Ｓ／Ｎ比の向上が得られる。
またくし形状のキヤパシタ電極１９だけでなく第９図に
示すように中央に凹みを持つたキヤパシタ電極１９でも
同様に表面積の増大に対応してＣＳの増大を得ることが
できる。
方形形状ではなく、平面的に少なくとも一つ以上の凹部
を持つている。たとえば二つの凹部をもつくし形状のキ
ヤパシタ電極１９の形状を第８図に示す。この凹部によ
つてキヤパシタ電極１９の表面積が増大しメモリセルキ
ヤパシタの値ＣＳもメモリセル平面寸法を拡大すること
なく増大することができ、Ｓ／Ｎ比の向上が得られる。
またくし形状のキヤパシタ電極１９だけでなく第９図に
示すように中央に凹みを持つたキヤパシタ電極１９でも
同様に表面積の増大に対応してＣＳの増大を得ることが
できる。
すなわち、キャパシタ電極１９はＳｉ半導体基板１０の
主表面上で平面的に凹部を有した形状であり、またキャ
パシタ電極１９は第８図および第９図に示すようにある
程度の厚さを有しており、凹部はキャパシタ電極１９の
厚み方向に所定の深さで掘り込む如くに形成され、その
結果、凹部の側壁は半導体基板主表面と略垂直とされ、
メモリセルの平面寸法を増大することなく、キャパシタ
電極１９とプレート８との間の容量を増大することがで
きる。
主表面上で平面的に凹部を有した形状であり、またキャ
パシタ電極１９は第８図および第９図に示すようにある
程度の厚さを有しており、凹部はキャパシタ電極１９の
厚み方向に所定の深さで掘り込む如くに形成され、その
結果、凹部の側壁は半導体基板主表面と略垂直とされ、
メモリセルの平面寸法を増大することなく、キャパシタ
電極１９とプレート８との間の容量を増大することがで
きる。
すなわち、キャパシタ電極１９の凹部を上述の形状とす
ることによって、キャパシタ電極１９に平面的に形成さ
れた凹部による電極の周辺距離の増大分と凹部の垂直な
側壁の深さとの積の分、キャパシタ電極１９とプレート
８との対抗面積が増大し、平面寸法を増大することなく
メモリセルのメモリキャパシタの容量値ＣＳを増大する
ことができる。
ることによって、キャパシタ電極１９に平面的に形成さ
れた凹部による電極の周辺距離の増大分と凹部の垂直な
側壁の深さとの積の分、キャパシタ電極１９とプレート
８との対抗面積が増大し、平面寸法を増大することなく
メモリセルのメモリキャパシタの容量値ＣＳを増大する
ことができる。
第６および第７図に示した本発明の実施例ではスイツチ
トランジスタ２のチヤネルはＳｉ基板１０上の表面上に
形成されているが、このスイツチトランジスタを絶縁膜
上に形成したＳｉ結晶いわゆるＳＯＩ（Silicon On Ins
ulaton）上に形成することができる。第１０図および第
１１図に本発明の他の実施例を示す。
トランジスタ２のチヤネルはＳｉ基板１０上の表面上に
形成されているが、このスイツチトランジスタを絶縁膜
上に形成したＳｉ結晶いわゆるＳＯＩ（Silicon On Ins
ulaton）上に形成することができる。第１０図および第
１１図に本発明の他の実施例を示す。
本実施例は、スイツチトランジスタとキヤパシタ領域１
６を共にＳｉ基板１０上に形成した基板上絶縁膜１７上
に形成したＳｉ結晶、望むらくは単結晶内に形成する。
これによつて、たとえばＳｉ基板内にα線や欠陥等によ
つて発生する雑音としてのキヤリヤの影響をうけない。
６を共にＳｉ基板１０上に形成した基板上絶縁膜１７上
に形成したＳｉ結晶、望むらくは単結晶内に形成する。
これによつて、たとえばＳｉ基板内にα線や欠陥等によ
つて発生する雑音としてのキヤリヤの影響をうけない。
以下本発明にかかる半導体メモリの製造工程を詳細に記
す。まず第１２図に示すように、ｎあるいはｐ型のＳｉ
基板１０に１０〜1000ｎｍ厚のＳｉＯ2膜あるいはＳｉ3
Ｎ4膜の単層や多層膜１７を全面に被着する。この後、
全体に無定形や多結晶Ｓｉあるいは一部単結晶化したＳ
ｉを１００〜1000ｎｍ程度によく知られたSiH4やSiH2Cl
2ガス等を用いて被着する。この後、Ｓｉ基板１０全体
を、室温から1000℃の所定の温度に保つておき、ＣＷ−
Ａｒレーザーを用いて５〜１０Ｗのエネルギーで１５〜
３０μｍφのスポツトを、１０〜５０cm／secの走査速
度で上記の多結晶Ｓｉ膜表面全体に照射すると、絶縁膜
上エピタキシヤル層（ＳＯＩ層）２７を得る。
す。まず第１２図に示すように、ｎあるいはｐ型のＳｉ
基板１０に１０〜1000ｎｍ厚のＳｉＯ2膜あるいはＳｉ3
Ｎ4膜の単層や多層膜１７を全面に被着する。この後、
全体に無定形や多結晶Ｓｉあるいは一部単結晶化したＳ
ｉを１００〜1000ｎｍ程度によく知られたSiH4やSiH2Cl
2ガス等を用いて被着する。この後、Ｓｉ基板１０全体
を、室温から1000℃の所定の温度に保つておき、ＣＷ−
Ａｒレーザーを用いて５〜１０Ｗのエネルギーで１５〜
３０μｍφのスポツトを、１０〜５０cm／secの走査速
度で上記の多結晶Ｓｉ膜表面全体に照射すると、絶縁膜
上エピタキシヤル層（ＳＯＩ層）２７を得る。
ここでは、いわゆるＣＷレーザーを用いたレーザーアニ
ールを用いた例を示したが、最終的にはスイツチトラン
ジスタ２のチヤネル部２４が単結晶となるだけでよく、
レーザーアニール法以外にも、カーボンヒータを用いた
アニール、電子線を用いたアニール等いずれの方法も用
いることができる。
ールを用いた例を示したが、最終的にはスイツチトラン
ジスタ２のチヤネル部２４が単結晶となるだけでよく、
レーザーアニール法以外にも、カーボンヒータを用いた
アニール、電子線を用いたアニール等いずれの方法も用
いることができる。
第１２図には示していないが、ＳＯＩ構造のＳｉ膜の一
部をＳｉ基板１０に接触しておくと、単結晶化が容易に
行えるので利点が大きい。
部をＳｉ基板１０に接触しておくと、単結晶化が容易に
行えるので利点が大きい。
本発明では、絶縁膜上に単結晶Ｓｉを成長する方法は限
定しない。
定しない。
その後第１３図に示すようによく知られたホトリソグラ
フイなどによつて、少なくともスイツチトランジスタを
形成する部分を残すようにエツチングして、不必要なＳ
ＯＩ層を除去する。
フイなどによつて、少なくともスイツチトランジスタを
形成する部分を残すようにエツチングして、不必要なＳ
ＯＩ層を除去する。
このエツチングは、Ｓｉをエツチングするあらゆる方法
を用いることができる。ＨＦ−ＨＮＯ３系の溶液エツチ
ング、ＣＦ４やＳＦ６ガス等を主成分とするプラズマエ
ツチング、あるいは特に（111）面のエツチング速度が
遅いＫＯＨやヒドラジン等を用いた異方性エツチングを
行うことができる。特にこの異方性エツチングは、ＳＯ
Ｉ層１７の上面が（100）面であるときには、約５５度
（（100）面と（111）面のなす角度）で、下端の広い台
型に形成されるので、なだらかなSOI層の端部となり、
その上に被着される種々の膜の形成が容易となる利点を
有する。
を用いることができる。ＨＦ−ＨＮＯ３系の溶液エツチ
ング、ＣＦ４やＳＦ６ガス等を主成分とするプラズマエ
ツチング、あるいは特に（111）面のエツチング速度が
遅いＫＯＨやヒドラジン等を用いた異方性エツチングを
行うことができる。特にこの異方性エツチングは、ＳＯ
Ｉ層１７の上面が（100）面であるときには、約５５度
（（100）面と（111）面のなす角度）で、下端の広い台
型に形成されるので、なだらかなSOI層の端部となり、
その上に被着される種々の膜の形成が容易となる利点を
有する。
またＳＯＩ層がｎチヤネルトランジスタ形成に適合する
ようにイオン打込み法とアニール法で抵抗率１〜２０Ω
−cmをもつようにしておく。
ようにイオン打込み法とアニール法で抵抗率１〜２０Ω
−cmをもつようにしておく。
その後キヤパシタ電極となるべき部分にＡＳやリンをイ
オン打込みや熱拡散法でキヤパシタ電極１９を形成して
おく。
オン打込みや熱拡散法でキヤパシタ電極１９を形成して
おく。
その後SiO2やSi3N4の単層あるいはそれらの複合膜、あ
るいはTa2O5等で代表されるキヤパシタ絶縁膜１８を被
着する。
るいはTa2O5等で代表されるキヤパシタ絶縁膜１８を被
着する。
さらにＡＳやリンを添加した多結晶Ｓｉのプレート８を
選択的に被着し８００〜1100℃の乾燥あるいは湿式酸化
法で酸化し、１００〜２００ｎｍの第１層間絶縁膜１３
を形成する。
選択的に被着し８００〜1100℃の乾燥あるいは湿式酸化
法で酸化し、１００〜２００ｎｍの第１層間絶縁膜１３
を形成する。
その後すでに第１１図に示したように、スイツチトラン
ジスタ２を形成すべき部分に１０〜５０ｎｍ厚のゲート
酸化膜１２を形成しさらにその上にpoly SiやＭＯシリ
サイド、あるいはＭＯ、Ｗ等のゲート（ワード線４）を
被着する。その後イオン打込み法でＡＳ等を打込み、ｎ
＋拡散層１５を形成する。
ジスタ２を形成すべき部分に１０〜５０ｎｍ厚のゲート
酸化膜１２を形成しさらにその上にpoly SiやＭＯシリ
サイド、あるいはＭＯ、Ｗ等のゲート（ワード線４）を
被着する。その後イオン打込み法でＡＳ等を打込み、ｎ
＋拡散層１５を形成する。
さらにCVDPSGで代表される第２層間絶縁膜１４を被着し
てｎ＋拡散層１５へのコンタクト孔９を形成し、Ａｌに
代表されるビツト線３を被着する。
てｎ＋拡散層１５へのコンタクト孔９を形成し、Ａｌに
代表されるビツト線３を被着する。
このようにすることによつて、キヤパシタ１は、キヤパ
シタ絶縁膜１８とそれをはさんだ二つの電極すなわちキ
ヤパシタ電極１９とプレート８によつて形成される。
シタ絶縁膜１８とそれをはさんだ二つの電極すなわちキ
ヤパシタ電極１９とプレート８によつて形成される。
またプレート電極１９の平面形状はすでに第８図，第９
図に示したものと同様である。
図に示したものと同様である。
本実施例は全面のＳＯＩ部の所望の部分を単結晶化した
のち不用の部分を除去したが、全面に多結晶Ｓｉを被着
し、まず不用の部分を除去した後、前述したレーザーア
ニール等によつて所望の部分を単結晶化することも同様
に実施可能である。
のち不用の部分を除去したが、全面に多結晶Ｓｉを被着
し、まず不用の部分を除去した後、前述したレーザーア
ニール等によつて所望の部分を単結晶化することも同様
に実施可能である。
また本実施例は、不用のＳＯＩ部を除去する方法を用い
たが、第１４図に示す本発明の他の実施例のように、不
用の部分の一部を酸化膜に変える方法がある。すなわ
ち、必要な部分に１〜５０ｎｍ厚の下敷SiO2膜を形成
し、さらに５０〜２００ｎｍ圧のLOCOSマスクSi3N4膜を
選択的に被着する。
たが、第１４図に示す本発明の他の実施例のように、不
用の部分の一部を酸化膜に変える方法がある。すなわ
ち、必要な部分に１〜５０ｎｍ厚の下敷SiO2膜を形成
し、さらに５０〜２００ｎｍ圧のLOCOSマスクSi3N4膜を
選択的に被着する。
その後に示すように８００〜1100℃の湿式酸化を行い、
所望のＳＯＩフイールド酸化膜２１を得る。このときＳ
ＯＩフイールド酸化膜２１が、ＳＯＩ層２３をすべてSi
O2膜にかえない場合には、よく知られたLOCOS法と同様
に、通常Si3N4膜をマスクとして、Boronをイオン打込み
し、チヤネルストツパーとすることが行われる。その後
Si3N4膜とSiO2膜を除去すると、第１４図に示すような
構造が得られる。本実施例は不用のＳＯＩ層を酸化膜に
かえるため、不用のＳＯＩ層を除去する場合より段差が
小さく、その上に被着する種々の膜の形成に有利なばか
りでなく、フイールドSiO2膜３２があるため、下地のプ
レート８や、Ｓｉ基板１０との間の寄生容量が小さくな
る利点を有する。
所望のＳＯＩフイールド酸化膜２１を得る。このときＳ
ＯＩフイールド酸化膜２１が、ＳＯＩ層２３をすべてSi
O2膜にかえない場合には、よく知られたLOCOS法と同様
に、通常Si3N4膜をマスクとして、Boronをイオン打込み
し、チヤネルストツパーとすることが行われる。その後
Si3N4膜とSiO2膜を除去すると、第１４図に示すような
構造が得られる。本実施例は不用のＳＯＩ層を酸化膜に
かえるため、不用のＳＯＩ層を除去する場合より段差が
小さく、その上に被着する種々の膜の形成に有利なばか
りでなく、フイールドSiO2膜３２があるため、下地のプ
レート８や、Ｓｉ基板１０との間の寄生容量が小さくな
る利点を有する。
また本発明のキヤパシタ電極１９はプレート８との対向
部でキヤパシタを構成するが、基板上絶縁膜１７を薄く
すればＳｉ基板１０との間のキヤパシタが付加され一層
ＣＳを増大することができる。この場合キヤパシタ電極
１９が正電圧となつたときに、Ｓｉ基板表面上に反転層
や空乏層が形成されてキヤパシタ増大効果を減じないよ
うに、Ｓｉ基板１０のｐ型の抵抗率を極めて低くする
か、あるいはｎ型としておけばよい。
部でキヤパシタを構成するが、基板上絶縁膜１７を薄く
すればＳｉ基板１０との間のキヤパシタが付加され一層
ＣＳを増大することができる。この場合キヤパシタ電極
１９が正電圧となつたときに、Ｓｉ基板表面上に反転層
や空乏層が形成されてキヤパシタ増大効果を減じないよ
うに、Ｓｉ基板１０のｐ型の抵抗率を極めて低くする
か、あるいはｎ型としておけばよい。
また、本発明は冒頭にも述べたように、ｎチヤネル型Ｍ
ＯＳトランジスタを用いて説明したが、ｐチヤネル型に
するにはすべての不純物の導電型を逆にする不純物を用
いることで達成できる。リンやＡＳはＢやＡｌに、Ｂは
リン，ＡＳ，Ｓｂなどに置換すればよい。
ＯＳトランジスタを用いて説明したが、ｐチヤネル型に
するにはすべての不純物の導電型を逆にする不純物を用
いることで達成できる。リンやＡＳはＢやＡｌに、Ｂは
リン，ＡＳ，Ｓｂなどに置換すればよい。
本発明によれば、小さなメモリセルでキヤパシタ容量Ｃ
Ｓを増大することができる。
Ｓを増大することができる。
α線によるダイナミツクメモリの誤動作は、ＣＳが１０
％増加しても１桁以上改善される場合が多いので、ＣＳ
の２倍以上の増加はその規模のメモリの信頼性を上昇す
るばかりでなく、さらに大規模のメモリ実現を可能とす
る。
％増加しても１桁以上改善される場合が多いので、ＣＳ
の２倍以上の増加はその規模のメモリの信頼性を上昇す
るばかりでなく、さらに大規模のメモリ実現を可能とす
る。
また本発明は構造上、α線によつてＳｉ基板内に発生す
る大量の電子−正孔対は、直接キヤパシタ電極に流入す
ることが極めて少なく、特にSOIを用いたものでは全く
流入しないので特にα線に対して強い特長を有する。
る大量の電子−正孔対は、直接キヤパシタ電極に流入す
ることが極めて少なく、特にSOIを用いたものでは全く
流入しないので特にα線に対して強い特長を有する。
第１図〜第５図は従来のメモリセルを説明する図、第６
図〜第１４図はそれぞれ本発明の実施例を示す図であ
る。 １……キヤパシタ、２……スイツチトランジスタ、３…
…ビツト線、４……ワード線、５……センスアンプ、６
……寄生容量、７……活性領域、８……プレート、９…
…コンタクト孔、１０……Ｓｉ基板、１１……フイール
ド酸化膜、１２……ゲート酸化膜、１３……第１層間絶
縁膜、１４……第２層間絶縁膜、１５……拡散層、１６
……キヤパシタ領域、１７……基板上絶縁膜、１８……
キヤパシタ絶縁膜、１９……キヤパシタ電極、２０……
キヤパシタ電極接続孔、２１……ＳＯＩフイールド酸化
膜、２３……ＳＯＩ部、２４……トランジスタチヤネル
部。
図〜第１４図はそれぞれ本発明の実施例を示す図であ
る。 １……キヤパシタ、２……スイツチトランジスタ、３…
…ビツト線、４……ワード線、５……センスアンプ、６
……寄生容量、７……活性領域、８……プレート、９…
…コンタクト孔、１０……Ｓｉ基板、１１……フイール
ド酸化膜、１２……ゲート酸化膜、１３……第１層間絶
縁膜、１４……第２層間絶縁膜、１５……拡散層、１６
……キヤパシタ領域、１７……基板上絶縁膜、１８……
キヤパシタ絶縁膜、１９……キヤパシタ電極、２０……
キヤパシタ電極接続孔、２１……ＳＯＩフイールド酸化
膜、２３……ＳＯＩ部、２４……トランジスタチヤネル
部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 楠川 喜久雄 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 宮尾 正信 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 蕨迫 光紀 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭55−19820（ＪＰ，Ａ) 特開 昭54−54588（ＪＰ，Ａ)
Claims (10)
- 【請求項１】半導体基板と、 該半導体基板表面に形成された所望の形状を有する第１
の絶縁膜と、 該基板上に形成され、ゲート電極を備えた電界効果トラ
ンジスタからなるスイッチング素子と、 上記トランジスタのドレインに電気的に接続されたビッ
ト線と、 上記トランジスタのゲート電極に電気的に接続されたワ
ード線と、 上記第１の絶縁膜上に形成され、上記トランジスタのソ
ースに電気的に接続されたキャパシタ電極と該キャパシ
タ電極表面に形成された第２の絶縁膜と該第２の絶縁膜
表面に形成されたプレートとを有する半導体メモリにお
いて、上記キャパシタ電極は上記半導体基板の主表面上
で所定の厚みを有するとともに少なくともその中央部に
凹部が形成され、その結果、上記中央部の上記凹部の側
壁は上記半導体基板の主表面と略垂直とされ、上記略垂
直な上記側壁にもキャパシタが形成されることを特徴と
する半導体メモリ。 - 【請求項２】上記第２の絶縁膜は、単層膜からなること
を特徴とする特許請求の範囲第１項に記載の半導体メモ
リ。 - 【請求項３】上記第２の絶縁膜は、多層膜からなること
を特徴とする特許請求の範囲第１項に記載の半導体メモ
リ。 - 【請求項４】上記多層膜は、ＳｉＯ２を含む３層膜であ
ることを特徴とする特許請求の範囲第３項記載の半導体
メモリ。 - 【請求項５】上記キャパシタ電極は、多結晶Ｓｉからな
ることを特徴とする特許請求の範囲第１項乃至第４項の
何れかに記載の半導体メモリ。 - 【請求項６】上記ワード線は、多結晶ＳｉやＭｏシリサ
イドあるいはリフラクトリー金属からなり、上記ビット
線はＡｌからなることを特徴とする特許範囲第１項乃至
第５項の何れかに記載の半導体メモリ。 - 【請求項７】上記キャパシタ電極に設けられた凹みの数
は２であることを特徴とする特許請求の範囲第１項乃至
第６項の何れかに記載の半導体メモリ。 - 【請求項８】上記トランジスタは、上記第１の絶縁膜上
に形成された単結晶半導体表面に形成されていることを
特徴とする特許請求の範囲第１項乃至第７項の何れかに
記載の半導体メモリ。 - 【請求項９】上記半導体メモリは、折り返しビット線方
式に形成されていることを特徴とする特許請求の範囲第
１項乃至第８項の何れかに記載の半導体メモリ。 - 【請求項１０】上記半導体メモリは、開放ビット線方式
に形成されていることを特徴とする特許請求の範囲第１
項乃至第８項の何れかに記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58095727A JPH0638485B2 (ja) | 1983-06-01 | 1983-06-01 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58095727A JPH0638485B2 (ja) | 1983-06-01 | 1983-06-01 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59222959A JPS59222959A (ja) | 1984-12-14 |
| JPH0638485B2 true JPH0638485B2 (ja) | 1994-05-18 |
Family
ID=14145502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58095727A Expired - Lifetime JPH0638485B2 (ja) | 1983-06-01 | 1983-06-01 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638485B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930007522B1 (ko) * | 1985-03-08 | 1993-08-12 | 가부시끼 가이샤 히다찌세이사꾸쇼 | 종형 커패시터를 사용한 반도체메모리 |
| JP2672810B2 (ja) * | 1986-02-05 | 1997-11-05 | シャープ株式会社 | 半導体集積回路素子 |
| JP2610257B2 (ja) * | 1986-02-05 | 1997-05-14 | テキサス インスツルメンツ インコ−ポレイテツド | 集積回路装置 |
| EP1323168A2 (en) * | 2000-08-30 | 2003-07-02 | Micron Technology, Inc. | Semiconductor memory having dual port cell supporting hidden refresh |
| US6974744B1 (en) | 2000-09-05 | 2005-12-13 | Marvell International Ltd. | Fringing capacitor structure |
| US6980414B1 (en) | 2004-06-16 | 2005-12-27 | Marvell International, Ltd. | Capacitor structure in a semiconductor device |
| DE10248722A1 (de) * | 2002-10-18 | 2004-05-06 | Infineon Technologies Ag | Integrierte Schaltungsanordnung mit Kondensator und Herstellungsverfahren |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5519820A (en) * | 1978-07-27 | 1980-02-12 | Nec Corp | Semiconductor device |
| JPS5824022B2 (ja) * | 1979-10-17 | 1983-05-18 | 沖電気工業株式会社 | Ｍｏｓ型半導体記憶装置の製造方法 |
-
1983
- 1983-06-01 JP JP58095727A patent/JPH0638485B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59222959A (ja) | 1984-12-14 |
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