JPH063853B2 - 利得制御回路 - Google Patents
利得制御回路Info
- Publication number
- JPH063853B2 JPH063853B2 JP19145085A JP19145085A JPH063853B2 JP H063853 B2 JPH063853 B2 JP H063853B2 JP 19145085 A JP19145085 A JP 19145085A JP 19145085 A JP19145085 A JP 19145085A JP H063853 B2 JPH063853 B2 JP H063853B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- transistors
- value
- circuit
- differential transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明はＳＮ比を極めて向上させることができる利得
制御回路に関する。
制御回路に関する。
「従来の技術」 第４図は、従来の利得制御回路の一例を示す回路図であ
り、この図に示す回路は、制御端子１に印加される制御
電圧ｖｃによって利得が制御されるようになっている。
以下にこの回路について説明する。
り、この図に示す回路は、制御端子１に印加される制御
電圧ｖｃによって利得が制御されるようになっている。
以下にこの回路について説明する。
第４図に示す回路において、トランジスタＱ１，Ｑ２の
各エミッタ電流を各々i2a，i1aとすれば、トランジスタ
のPn接合の性質から なる関係が成り立つ。ただし、Ｋ＝kT／ｑであり、ｋは
ボルツマン定数、ｑは電子の電荷である。
各エミッタ電流を各々i2a，i1aとすれば、トランジスタ
のPn接合の性質から なる関係が成り立つ。ただし、Ｋ＝kT／ｑであり、ｋは
ボルツマン定数、ｑは電子の電荷である。
また、定電流源２，３の電流値をＩＢ、入力端子４に印
加される入力電圧をvi、トランジスタＱ１〜Ｑ４のベー
ス−エミッタ間電圧をそれぞれvbとすれば、 （ただし、Raは抵抗５，６の値であり、また、vi≫vbと
する） なる関係が成り立つ。そして、前記（１），（２）式か
らi1a，i2bを表す式を求め、この求めた式に上記
（３），（４）式から求めたi2a，i1bを代入して適宜式
変形を行えば、 なる式が導かれる。
加される入力電圧をvi、トランジスタＱ１〜Ｑ４のベー
ス−エミッタ間電圧をそれぞれvbとすれば、 （ただし、Raは抵抗５，６の値であり、また、vi≫vbと
する） なる関係が成り立つ。そして、前記（１），（２）式か
らi1a，i2bを表す式を求め、この求めた式に上記
（３），（４）式から求めたi2a，i1bを代入して適宜式
変形を行えば、 なる式が導かれる。
一方、出力端子８における出力電流ioは、 io＝i1a−i2a ……(7) であるから、この（７）式に上記（５），（６）式を代
入して整理すれば、 なる関係が得られる。また、出力端子１０に得られる出
力電圧voは、演算増幅器１１の性質から vo＝−io・Rb ……(9) （ただし、Rbは抵抗１２の値である） と表され、この（９）式に上記（８）式に代入して第４
図に示す回路の利得Ａｖを求めると、 となる。そして、（１０）式から判るように第４図に示
す回路においては、制御電圧vcによって利得Avが制御さ
れる。
入して整理すれば、 なる関係が得られる。また、出力端子１０に得られる出
力電圧voは、演算増幅器１１の性質から vo＝−io・Rb ……(9) （ただし、Rbは抵抗１２の値である） と表され、この（９）式に上記（８）式に代入して第４
図に示す回路の利得Ａｖを求めると、 となる。そして、（１０）式から判るように第４図に示
す回路においては、制御電圧vcによって利得Avが制御さ
れる。
また、上記構成における定電流源２，３の電流値ＩＢ
は、入力端子４から抵抗５，６を介して流れ込む電流、
あるいは抵抗５，６を介して入力端子４へ流れ出る電流
より大きな値に設定されている。これは、抵抗６を介し
て流れ込む電流が電流値ＩＢより大きい場合は、定電流
源３が流れ込む電流を吸収しきれなくなり、この結果、
電流i2b，i1bが吸収されなくなってトランジスタＱ３，
Ｑ４がカットオフしてしまい、また、抵抗５を介して流
出する電流が電流値ＩＢより大きい場合は、定電流源２
の出力電流が不足して電流i1a，i2aが流れなくなり、ト
ランジスタＱ１，Ｑ２がカットオフしてしまうからであ
る。トランジスタＱ１，Ｑ２またはトランジスタＱ３，
Ｑ４がカットオフすると、カットオフ歪が生じて好まし
くないことは周知のとおりである。したがって、電流値
ＩＢの値は入力電圧viの最大値に対応してある程度大き
く設定する必要がある。
は、入力端子４から抵抗５，６を介して流れ込む電流、
あるいは抵抗５，６を介して入力端子４へ流れ出る電流
より大きな値に設定されている。これは、抵抗６を介し
て流れ込む電流が電流値ＩＢより大きい場合は、定電流
源３が流れ込む電流を吸収しきれなくなり、この結果、
電流i2b，i1bが吸収されなくなってトランジスタＱ３，
Ｑ４がカットオフしてしまい、また、抵抗５を介して流
出する電流が電流値ＩＢより大きい場合は、定電流源２
の出力電流が不足して電流i1a，i2aが流れなくなり、ト
ランジスタＱ１，Ｑ２がカットオフしてしまうからであ
る。トランジスタＱ１，Ｑ２またはトランジスタＱ３，
Ｑ４がカットオフすると、カットオフ歪が生じて好まし
くないことは周知のとおりである。したがって、電流値
ＩＢの値は入力電圧viの最大値に対応してある程度大き
く設定する必要がある。
「発明が解決しようとする問題点」 ここで、上述した回路におけるＳＮ比を考えてみる。ト
ランジスタＱ１，Ｑ２，Ｑ３，Ｑ４の出力に生じる雑音
電流inoはナイキストの定理から ino＝(2・q・iE・△f)1/2 ……(11) （ただし、iEはエミッタ電流、△ｆは雑音帯域） と表わされることが知られている。したがって、（１
１）式から判るように、ＳＮ比を改善するには、なるべ
くiEを小さくするほうがよい。しかしながら、上述した
従来の回路においてエミッタ電流を小さく、すなわち、
定電流源２，３の電流値ＩＢを小さくすると、トランジ
スタＱ１，Ｑ２またはトランジスタＱ３，Ｑ４がカット
オフしてしまうという問題が生じる。この結果、従来の
利得制御回路においては、入力電圧viの大小によらず、
電流値ＩＢの値をある程度大きくとらなければならず、
ＳＮ比が悪化するという欠点があり、特にマスキング効
果が期待できない無信号時のＳＮ比が悪化するという欠
点があった。
ランジスタＱ１，Ｑ２，Ｑ３，Ｑ４の出力に生じる雑音
電流inoはナイキストの定理から ino＝(2・q・iE・△f)1/2 ……(11) （ただし、iEはエミッタ電流、△ｆは雑音帯域） と表わされることが知られている。したがって、（１
１）式から判るように、ＳＮ比を改善するには、なるべ
くiEを小さくするほうがよい。しかしながら、上述した
従来の回路においてエミッタ電流を小さく、すなわち、
定電流源２，３の電流値ＩＢを小さくすると、トランジ
スタＱ１，Ｑ２またはトランジスタＱ３，Ｑ４がカット
オフしてしまうという問題が生じる。この結果、従来の
利得制御回路においては、入力電圧viの大小によらず、
電流値ＩＢの値をある程度大きくとらなければならず、
ＳＮ比が悪化するという欠点があり、特にマスキング効
果が期待できない無信号時のＳＮ比が悪化するという欠
点があった。
この発明は上述した事情に鑑みてなされたもので、差動
トランジスタをカットオフさせることなく、しかも、エ
ミッタ電流を必要最小限に設定し得てＳＮ比を向上させ
ることができる利得制御回路を提供することを目的とし
ている。
トランジスタをカットオフさせることなく、しかも、エ
ミッタ電流を必要最小限に設定し得てＳＮ比を向上させ
ることができる利得制御回路を提供することを目的とし
ている。
「問題点を解決するための手段」 この発明は上記問題点を解決するために、エミッタが共
通接続された第１、第２トランジスタから成る第１差動
トランジスタペアと、エミッタが共通接続された第３、
第４トランジスタから成る第２差動トランジスタペア
と、前記第１、第２差動トランジスタペアに一定の直流
バイアスを供給するバイアス供給回路とを設けるととも
に、前記第１、第３トランジスタのベースおよび第１、
第４トランジスタのコレクタを各々接地し、前記各共通
エミッタに入力信号を供給し、前記第２、第３トランジ
スタの共通コレクタから出力信号を取り出し、さらに前
記第２、第４トランジスタの共通ベースに制御電圧を印
加して利得を制御するようにした利得制御回路におい
て、前記入力信号のピーク値を検出し、検出したピーク
値に対応する電流を前記第１差動トランジスタペアの共
通エミッタに供給するとともに、前記ピーク値に対応す
る電流を第２差動トランジスタペアの共通エミッタから
引き抜くピーク値対応電流供給手段を設けている。
通接続された第１、第２トランジスタから成る第１差動
トランジスタペアと、エミッタが共通接続された第３、
第４トランジスタから成る第２差動トランジスタペア
と、前記第１、第２差動トランジスタペアに一定の直流
バイアスを供給するバイアス供給回路とを設けるととも
に、前記第１、第３トランジスタのベースおよび第１、
第４トランジスタのコレクタを各々接地し、前記各共通
エミッタに入力信号を供給し、前記第２、第３トランジ
スタの共通コレクタから出力信号を取り出し、さらに前
記第２、第４トランジスタの共通ベースに制御電圧を印
加して利得を制御するようにした利得制御回路におい
て、前記入力信号のピーク値を検出し、検出したピーク
値に対応する電流を前記第１差動トランジスタペアの共
通エミッタに供給するとともに、前記ピーク値に対応す
る電流を第２差動トランジスタペアの共通エミッタから
引き抜くピーク値対応電流供給手段を設けている。
「作用」 ピーク電流供給手段から、第１、第２差動トランジスタ
ペアの共通エミッタに対し、ピーク値に対応する電流の
供給および引き抜きがあるため、バイアス供給回路の出
力電流が不足するということがなくかつ必要最小限に抑
えられるので、これにより、入力信号がどのような値と
なってもトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４がカット
オフするということがなく、かつＳＮ比も良好となる。
ペアの共通エミッタに対し、ピーク値に対応する電流の
供給および引き抜きがあるため、バイアス供給回路の出
力電流が不足するということがなくかつ必要最小限に抑
えられるので、これにより、入力信号がどのような値と
なってもトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４がカット
オフするということがなく、かつＳＮ比も良好となる。
「実施例」 以下、図面を参照してこの発明の実施例について説明す
る。
る。
始めに、この発明の基本原理について第１図を参照して
説明する。なお、この図において、前述した第４図の各
部と対応する部分には同一の符号を付しその説明を省略
する。
説明する。なお、この図において、前述した第４図の各
部と対応する部分には同一の符号を付しその説明を省略
する。
第１図において、１５は電流供給回路であり、入力電圧
viのピークを検出し、ピーク値に対応する電流を、点ａ
に供給するとともに、点ｂから引き込む回路である。例
えば、入力電圧viがピークとなった時に、第１図に示す
ように抵抗５，６を介して点ａ，ｂに流れ込む電流が各
々Ipであったとすると、電流供給回路１５は、ピーク値
の検出結果に基づいて点ａに電流Ipを供給し、点ｂから
電流Ipを引き込むように動作する。この結果、点ａから
トランジスタＱ１，Ｑ２の共通エミッタに流れ込む電流
の値は、２Ｉｐ・ＩＢとなり、また、トランジスタＱ
３，Ｑ４の共通エミッタから点ｂに流れ込む電流の値
は、抵抗６を介して点ｂに流れ込む電流Ｉｐが電流供給
回路１５によってすべて引き込まれるため、定電流源３
の出力電流値に等しくＩＢとなる。すなわち、トランジ
スタＱ１，Ｑ２には大きなエミッタ電流が流れて大信号
を無歪増幅を可能とし、また、トランジスタＱ３，Ｑ４
には定電流源３の出力電流のみが流れ電流ＩＢによる動
作状態を維持させる。一方、抵抗５，６から入力端子４
側にピーク電流が流れ出るときは、上述した場合とは逆
に、トランジスタＱ１，Ｑ２には定電流源２の出力電流
のみが流れ、トランジスタＱ３，Ｑ４には大きなエミッ
タ電流（供給エミッタ電流値が２・Ip＋ＩＢ）が流れ
る。
viのピークを検出し、ピーク値に対応する電流を、点ａ
に供給するとともに、点ｂから引き込む回路である。例
えば、入力電圧viがピークとなった時に、第１図に示す
ように抵抗５，６を介して点ａ，ｂに流れ込む電流が各
々Ipであったとすると、電流供給回路１５は、ピーク値
の検出結果に基づいて点ａに電流Ipを供給し、点ｂから
電流Ipを引き込むように動作する。この結果、点ａから
トランジスタＱ１，Ｑ２の共通エミッタに流れ込む電流
の値は、２Ｉｐ・ＩＢとなり、また、トランジスタＱ
３，Ｑ４の共通エミッタから点ｂに流れ込む電流の値
は、抵抗６を介して点ｂに流れ込む電流Ｉｐが電流供給
回路１５によってすべて引き込まれるため、定電流源３
の出力電流値に等しくＩＢとなる。すなわち、トランジ
スタＱ１，Ｑ２には大きなエミッタ電流が流れて大信号
を無歪増幅を可能とし、また、トランジスタＱ３，Ｑ４
には定電流源３の出力電流のみが流れ電流ＩＢによる動
作状態を維持させる。一方、抵抗５，６から入力端子４
側にピーク電流が流れ出るときは、上述した場合とは逆
に、トランジスタＱ１，Ｑ２には定電流源２の出力電流
のみが流れ、トランジスタＱ３，Ｑ４には大きなエミッ
タ電流（供給エミッタ電流値が２・Ip＋ＩＢ）が流れ
る。
また、抵抗５，６を介して点ａ，ｂに流れ込む電流、あ
るいは、点ａ，ｂから抵抗５，６を介して流れ出る電流
の値が電流供給回路１５の出力電流値と異なった場合
は、点ａ，ｂの一方で発生したアンバランス量と他方で
発生したアンバランス量とが、調度つり合う状態となる
ので、歪等が発生することはない。
るいは、点ａ，ｂから抵抗５，６を介して流れ出る電流
の値が電流供給回路１５の出力電流値と異なった場合
は、点ａ，ｂの一方で発生したアンバランス量と他方で
発生したアンバランス量とが、調度つり合う状態となる
ので、歪等が発生することはない。
そして、電流供給回路１５が上述した動作を行うと、入
力電圧viが大きな値となっても定電流源２，３の各出力
電流は、トランジスタＱ１〜Ｑ４のエミッタ電流として
流れ続けるから、トランジスタＱ１〜Ｑ４がカットオフ
することはない。したがって、第１図に示す回路におい
ては、定電流源２，３の出力電流値ＩＢ、すなわち、ト
ランジスタＱ１〜Ｑ４の直流バイアス値を、各トランジ
スタＱ１〜Ｑ４が辛うじてカットオフしない程度に極め
て小さく設定することができる。この結果、前述した
（１１）式のiEを小さな値とすることができ、ＳＮ比を
向上させることができる。特に、ノイズが極めて目立ち
易い無信号時においては、各トランジスタの共通エミッ
タには、定電流源２，３の出力電流ＩＢが流れるのみで
あるから、ノイズ発生量は極めて小さくなり、この結
果、無信号時のＳＮ比が著しく向上する。
力電圧viが大きな値となっても定電流源２，３の各出力
電流は、トランジスタＱ１〜Ｑ４のエミッタ電流として
流れ続けるから、トランジスタＱ１〜Ｑ４がカットオフ
することはない。したがって、第１図に示す回路におい
ては、定電流源２，３の出力電流値ＩＢ、すなわち、ト
ランジスタＱ１〜Ｑ４の直流バイアス値を、各トランジ
スタＱ１〜Ｑ４が辛うじてカットオフしない程度に極め
て小さく設定することができる。この結果、前述した
（１１）式のiEを小さな値とすることができ、ＳＮ比を
向上させることができる。特に、ノイズが極めて目立ち
易い無信号時においては、各トランジスタの共通エミッ
タには、定電流源２，３の出力電流ＩＢが流れるのみで
あるから、ノイズ発生量は極めて小さくなり、この結
果、無信号時のＳＮ比が著しく向上する。
次に、第２図は、この発明の具体的な実施例の構成を示
す回路図であり、第１図に示す各部と対応する部分には
同一の符号が付してある。
す回路図であり、第１図に示す各部と対応する部分には
同一の符号が付してある。
第２図に示すトランジスタＱ２および抵抗２０は、直流
バイアス用の定電流ＩＢを発生する定電流源であり、第
１図に示す定電流源２，３に対応している。２１は入力
電圧viのピーク値を検出して保持するピークホールド回
路であり、演算増幅器ＯＰ１、ダイオードｄ、保持コン
デンサ２２およびホールド値を徐々にリセットするため
の高抵抗２３とからなっている。また、トランジスタＱ
５は、ピークホールド回路２１の出力信号に基づいてピ
ーク値に対応する電流Ｉｐを発生し、さらに、この電流
Ｉｐと直流バイアス電流ＩＢとを加算するトランジスタ
である。この場合、ピーク値に対応する電流Ｉｐは、ト
ランジスタＱ５、抵抗２４を順次介して接地側に流れ込
むようになっている。次に、トランジスタＱ６，Ｑ７，
Ｑ８はカレントミラー回路を構成しており、トランジス
タＱ６が制御側、トランジスタＱ７，Ｑ８が従動側とな
っている。また、トランジスタＱ９，Ｑ１０もカレント
ミラー回路を構成しており、トランジスタＱ９が制御
側、トランジスタＱ１０が従動側となっている。このよ
うな構成によると、トランジスタＱ８，Ｑ１０の各コレ
クタ電流の値は、トランジスタＱ５のコレクタ電流の値
に等しく（Ｉｐ＋ＩＢ）となる。
バイアス用の定電流ＩＢを発生する定電流源であり、第
１図に示す定電流源２，３に対応している。２１は入力
電圧viのピーク値を検出して保持するピークホールド回
路であり、演算増幅器ＯＰ１、ダイオードｄ、保持コン
デンサ２２およびホールド値を徐々にリセットするため
の高抵抗２３とからなっている。また、トランジスタＱ
５は、ピークホールド回路２１の出力信号に基づいてピ
ーク値に対応する電流Ｉｐを発生し、さらに、この電流
Ｉｐと直流バイアス電流ＩＢとを加算するトランジスタ
である。この場合、ピーク値に対応する電流Ｉｐは、ト
ランジスタＱ５、抵抗２４を順次介して接地側に流れ込
むようになっている。次に、トランジスタＱ６，Ｑ７，
Ｑ８はカレントミラー回路を構成しており、トランジス
タＱ６が制御側、トランジスタＱ７，Ｑ８が従動側とな
っている。また、トランジスタＱ９，Ｑ１０もカレント
ミラー回路を構成しており、トランジスタＱ９が制御
側、トランジスタＱ１０が従動側となっている。このよ
うな構成によると、トランジスタＱ８，Ｑ１０の各コレ
クタ電流の値は、トランジスタＱ５のコレクタ電流の値
に等しく（Ｉｐ＋ＩＢ）となる。
次に、３０は点ｅにおける電流の和（代数和）に対応す
る電流をトランジスタＱ１，Ｑ２のエミッタに供給する
回路であり、抵抗５の右端を定電位に保持している。３
１は点ｆにおける電流の和（代数和）に対応する電流を
トランジスタＱ３，Ｑ４のエミッタから引き込む回路で
あり、抵抗６の右端を定電位に保持している。また、Ｄ
１，Ｄ２，Ｄ３，Ｄ４は各々ダイオード接続されたトラ
ンジスタであり、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４
の各エミッタ抵抗を増すために設けられている。
る電流をトランジスタＱ１，Ｑ２のエミッタに供給する
回路であり、抵抗５の右端を定電位に保持している。３
１は点ｆにおける電流の和（代数和）に対応する電流を
トランジスタＱ３，Ｑ４のエミッタから引き込む回路で
あり、抵抗６の右端を定電位に保持している。また、Ｄ
１，Ｄ２，Ｄ３，Ｄ４は各々ダイオード接続されたトラ
ンジスタであり、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４
の各エミッタ抵抗を増すために設けられている。
上記構成において、入力電圧viの値が＋Ｖ、抵抗５，６
を介して点ｅ，ｆに流れ込む電流が各々Ｉ（Ｉ＝Ｖ／Ｒ
ａ）であったとすると、トランジスタＱ１，Ｑ２の共通
エミッタに流れ込む電流は、（Ｉ＋Ｉｐ＋ＩＢ）とな
り、また、トランジスタＱ３，Ｑ４の共通エミッタから
流れ出る電流は（Ｉｐ＋ＩＢ−Ｉ）となる。またこの
時、Ｉｐ＝Ｉであれば、上記各電流の値は、各々（２Ｉ
＋Ｉｐ）およびＩＢとなる。
を介して点ｅ，ｆに流れ込む電流が各々Ｉ（Ｉ＝Ｖ／Ｒ
ａ）であったとすると、トランジスタＱ１，Ｑ２の共通
エミッタに流れ込む電流は、（Ｉ＋Ｉｐ＋ＩＢ）とな
り、また、トランジスタＱ３，Ｑ４の共通エミッタから
流れ出る電流は（Ｉｐ＋ＩＢ−Ｉ）となる。またこの
時、Ｉｐ＝Ｉであれば、上記各電流の値は、各々（２Ｉ
＋Ｉｐ）およびＩＢとなる。
一方、入力電流viが−Ｖであったとすると、トランジス
タＱ１，Ｑ２の共通エミッタに流れ込む電流は、（Ｉｐ
＋ＩＢ−Ｉ）となり、トランジスタＱ３，Ｑ４の共通エ
ミッタから流れ出る電流は（Ｉｐ＋ＩＢ＋Ｉ）となる。
またこの場合において、Ｉ＝Ｉｐであったとすると、上
記各電流は各々ＩＢおよび（２Ｉｐ＋ＩＢ）となる。
タＱ１，Ｑ２の共通エミッタに流れ込む電流は、（Ｉｐ
＋ＩＢ−Ｉ）となり、トランジスタＱ３，Ｑ４の共通エ
ミッタから流れ出る電流は（Ｉｐ＋ＩＢ＋Ｉ）となる。
またこの場合において、Ｉ＝Ｉｐであったとすると、上
記各電流は各々ＩＢおよび（２Ｉｐ＋ＩＢ）となる。
上述した説明から判るように、第２図に示す回路の動作
は、前述した第１図に示す回路の動作と同様である。し
たがって、入力電圧viがどのような値をとってもトラン
ジスタＱ１，Ｑ２，Ｑ３，Ｑ４がカットオフすることが
なく、この結果、直流バイアス電流ＩＢの値を、トラン
ジスタＱ１，Ｑ２，Ｑ３，Ｑ４が辛うじてカットオフし
ない程度に設定することができる。
は、前述した第１図に示す回路の動作と同様である。し
たがって、入力電圧viがどのような値をとってもトラン
ジスタＱ１，Ｑ２，Ｑ３，Ｑ４がカットオフすることが
なく、この結果、直流バイアス電流ＩＢの値を、トラン
ジスタＱ１，Ｑ２，Ｑ３，Ｑ４が辛うじてカットオフし
ない程度に設定することができる。
ここで参考のために、第２図に示す回路各部の波形を第
３図に示す。なお、第３図に示す各波形は、制御電圧vc
を同図(ヘ)に示すように変化させた場合の波形例であ
る。次いで、各波形について説明すると、まず、第３図
(イ)は入力電圧viの波形を示しており、抵抗５，６を介
してｅ，ｆ点に流れ込む電流Ｉの波形もこの(イ)に示す
波形と相似の波形となる。同図(ロ)は抵抗２４を介して
接地点に流れ込む電流Ｉｐ（ピーク値に対応する電流）
の波形を示し、(ハ)はトランジスタＱａのコレクターエ
ミッタ間を流れるバイアス電流IBの波形を示している。
同図(ニ)はトランジスタＱ８のコレクタから点ｅに流れ
込む電流および点ｆからトランジスタＱ１０のコレクタ
へ流れ込む電流（すなわち、Ｉｐ＋ＩＢ）を示してお
り、(ホ)はトランジスタＱ１，Ｑ２の共通エミッタに流
れ込む電流およびトランジスタＱ３，Ｑ４の共通エミッ
タから流れ出る電流の波形を示している。なお、実際に
はトランジスタＱ１，Ｑ２の共通エミッタに流れ込む電
流と、トランジスタＱ３，Ｑ４の共通エミッタから流れ
でる電流の波形は移相が１８０°ずれるが、個々の波形
は同様であるので、図では一括して示してある。また、
第３図(ト)は出力信号voの波形を示している。そして、
この図から判るようにＴ１は減衰率一定の減衰期間、Ｔ
２は増幅率一定の増幅期間、Ｔ３は増幅率が漸次低下す
る増幅期間、Ｔ４は減衰率が漸次上昇する減衰期間であ
る。
３図に示す。なお、第３図に示す各波形は、制御電圧vc
を同図(ヘ)に示すように変化させた場合の波形例であ
る。次いで、各波形について説明すると、まず、第３図
(イ)は入力電圧viの波形を示しており、抵抗５，６を介
してｅ，ｆ点に流れ込む電流Ｉの波形もこの(イ)に示す
波形と相似の波形となる。同図(ロ)は抵抗２４を介して
接地点に流れ込む電流Ｉｐ（ピーク値に対応する電流）
の波形を示し、(ハ)はトランジスタＱａのコレクターエ
ミッタ間を流れるバイアス電流IBの波形を示している。
同図(ニ)はトランジスタＱ８のコレクタから点ｅに流れ
込む電流および点ｆからトランジスタＱ１０のコレクタ
へ流れ込む電流（すなわち、Ｉｐ＋ＩＢ）を示してお
り、(ホ)はトランジスタＱ１，Ｑ２の共通エミッタに流
れ込む電流およびトランジスタＱ３，Ｑ４の共通エミッ
タから流れ出る電流の波形を示している。なお、実際に
はトランジスタＱ１，Ｑ２の共通エミッタに流れ込む電
流と、トランジスタＱ３，Ｑ４の共通エミッタから流れ
でる電流の波形は移相が１８０°ずれるが、個々の波形
は同様であるので、図では一括して示してある。また、
第３図(ト)は出力信号voの波形を示している。そして、
この図から判るようにＴ１は減衰率一定の減衰期間、Ｔ
２は増幅率一定の増幅期間、Ｔ３は増幅率が漸次低下す
る増幅期間、Ｔ４は減衰率が漸次上昇する減衰期間であ
る。
なお、この実施例において、トランジスタＱ１，Ｑ２
と、トランジスタＱ３，Ｑ４の各バイアス電流ＩＢをト
ランジスタＱａと抵抗２０によって一括して発生してい
るので、構成や調製が簡単となる利点を有している。
と、トランジスタＱ３，Ｑ４の各バイアス電流ＩＢをト
ランジスタＱａと抵抗２０によって一括して発生してい
るので、構成や調製が簡単となる利点を有している。
「発明の効果」 以上説明したように、この発明によれば、エミッタが共
通接続された第１，第２トランジスタから成る第１差動
トランジスタペアと、エミッタが共通接続された第３、
第４トランジスタから成る第２差動トランジスタペア
と、前記第１、第２差動トランジスタペアに一定の直流
バイアスを供給するバイアス供給回路とを設けるととも
に、前記第１、第３トランジスタのベースおよび第１、
第４トランジスタのコレクタを各々接地し、前記各共通
エミッタに入力信号を供給し、前記第２、第３トランジ
スタの共通コレクタから出力信号を取り出し、さらに前
記第２、第４トランジスタの共通ベースに制御電圧を印
加して利得を制御するようにした利得制御回路におい
て、前記入力信号のピーク値を検出し、検出したピーク
値に対応する電流を前記第１差動トランジスタペアの共
通エミッタに供給するとともに、前記ピーク値に対応す
る電流を第２差動トランジスタペアの共通エミッタから
引き抜くピーク値対応電流供給手段を設けので、差動ト
ランジスタをカットオフさせることなく、しかも、エミ
ッタ電流を必要最小限に設定し得てＳＮ比を向上させる
ことができる。したがって、特にノイズが目立ち易い無
信号時においてのＳＮ比を大幅に向上させることができ
る。
通接続された第１，第２トランジスタから成る第１差動
トランジスタペアと、エミッタが共通接続された第３、
第４トランジスタから成る第２差動トランジスタペア
と、前記第１、第２差動トランジスタペアに一定の直流
バイアスを供給するバイアス供給回路とを設けるととも
に、前記第１、第３トランジスタのベースおよび第１、
第４トランジスタのコレクタを各々接地し、前記各共通
エミッタに入力信号を供給し、前記第２、第３トランジ
スタの共通コレクタから出力信号を取り出し、さらに前
記第２、第４トランジスタの共通ベースに制御電圧を印
加して利得を制御するようにした利得制御回路におい
て、前記入力信号のピーク値を検出し、検出したピーク
値に対応する電流を前記第１差動トランジスタペアの共
通エミッタに供給するとともに、前記ピーク値に対応す
る電流を第２差動トランジスタペアの共通エミッタから
引き抜くピーク値対応電流供給手段を設けので、差動ト
ランジスタをカットオフさせることなく、しかも、エミ
ッタ電流を必要最小限に設定し得てＳＮ比を向上させる
ことができる。したがって、特にノイズが目立ち易い無
信号時においてのＳＮ比を大幅に向上させることができ
る。
第１図は、この発明の基本的原理を示す回路図、 第２図は、この発明の具体的な実施例の構成を示す回路
図、 第３図は、第２図に示す回路各部の波形図、 第４図は、従来の利得制御回路の構成を示す回路図であ
る。 １５……電流供給回路（ピーク値対応電流供給手段）、
２０……抵抗（バイアス供給回路）、２１……ピークホ
ールド回路（ピーク値対応電流供給手段）、Ｑ５〜Ｑ１
０……トランジスタ（ピーク値対応電流供給回路）、Ｑ
ａ……トランジスタ（バイアス供給回路）。
図、 第３図は、第２図に示す回路各部の波形図、 第４図は、従来の利得制御回路の構成を示す回路図であ
る。 １５……電流供給回路（ピーク値対応電流供給手段）、
２０……抵抗（バイアス供給回路）、２１……ピークホ
ールド回路（ピーク値対応電流供給手段）、Ｑ５〜Ｑ１
０……トランジスタ（ピーク値対応電流供給回路）、Ｑ
ａ……トランジスタ（バイアス供給回路）。
Claims (1)
- 【請求項１】エミッタが共通接続された第１、第２トラ
ンジスタから成る第１差動トランジスタペアと、エミッ
タが共通接続された第３、第４トランジスタから成る第
２差動トランジスタペアと、前記第１、第２差動トラン
ジスタペアに一定の直流バイアスを供給するバイアス供
給回路とを設けるとともに、前記第１、第３トランジス
タのベースおよび第１、第４トランジスタのコレクタを
各々接地し、前記各共通エミッタに入力信号を供給し、
前記第２、第３トランジスタの共通コレクタから出力信
号を取り出し、さらに前記第２、第４トランジスタの共
通ベースに制御電圧を印加して利得を制御するようにし
た利得制御回路において、 前記入力信号のピーク値を検出し、検出したピーク値に
対応する電流を前記第１差動トランジスタペアの共通エ
ミッタに供給するとともに、前記ピーク値に対応する電
流を第２差動トランジスタペアの共通エミッタから引き
抜くピーク値対応電流供給手段を設けたことを特徴とす
る利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19145085A JPH063853B2 (ja) | 1985-08-30 | 1985-08-30 | 利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19145085A JPH063853B2 (ja) | 1985-08-30 | 1985-08-30 | 利得制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6251815A JPS6251815A (ja) | 1987-03-06 |
| JPH063853B2 true JPH063853B2 (ja) | 1994-01-12 |
Family
ID=16274828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19145085A Expired - Fee Related JPH063853B2 (ja) | 1985-08-30 | 1985-08-30 | 利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH063853B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0520653Y2 (ja) * | 1988-03-25 | 1993-05-28 |
-
1985
- 1985-08-30 JP JP19145085A patent/JPH063853B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6251815A (ja) | 1987-03-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4433305A (en) | Amplifier circuit | |
| US7759983B2 (en) | Device for comparing the peak value of at least one voltage signal with a reference voltage | |
| JPH0656570B2 (ja) | カスコード接続電流源回路配置 | |
| JPS62219777A (ja) | ガンマ補正回路 | |
| JPH07105670B2 (ja) | 増幅回路 | |
| JPH0732329B2 (ja) | 電力増幅器の出力段 | |
| JPH0231894B2 (ja) | ||
| US4454478A (en) | Gain-controlled amplifier | |
| JP2614272B2 (ja) | フィルター回路 | |
| JPS6251815A (ja) | 利得制御回路 | |
| JPH08139679A (ja) | 光受信器の自動利得回路 | |
| JP2834337B2 (ja) | 定電圧回路および電源回路 | |
| JP3237793B2 (ja) | 電流源回路 | |
| JPH0479482B2 (ja) | ||
| JP3077390B2 (ja) | 電圧制御回路 | |
| JPH037161B2 (ja) | ||
| JP2665833B2 (ja) | リミッタ回路 | |
| JPH0332096Y2 (ja) | ||
| JPS6228885B2 (ja) | ||
| JPS61198065A (ja) | 整流回路 | |
| JP2783875B2 (ja) | 増幅器 | |
| JPS6211811B2 (ja) | ||
| JPS585604B2 (ja) | トランジスタ回路 | |
| JPS6134617A (ja) | 基準電圧発生回路 | |
| JPH0680997B2 (ja) | 掛算回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |