JPS6251815A - 利得制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は８Ｎ比を極めて向上させることができる利得
制御回路に関する。

「従来の技術」 第４図は、従来の利得制御回路の一例を示す回路図であ
り、この図に示す回路は、制御端子１に印加される制御
電圧ｖｃによって利得が制御されるようになっている。

以下にこの回路について説明する。

第４図に示す回路に８いて、トランジスタＱｌ。

Ｑ２の各エミッタ電流を各々ｉｚａ、ｉｌａとすれば、
トランジスタのｐｎ接合の性質から ｌａ ｖ　ｃ　＝：　−Ｋ　ｌ　ｏ　ｇ　−＝−−−−−・−
（１１里２ａ ｊｓｂ ｖＣ＝ＫｌＯｇ−丁・・・・・・（２）なる関係が成り
立つ。ただし、Ｋ＝ｋＴ／ｑであり、にはボルツマン定
数、ｑは電子の電荷である。

また、定電流源２，３の電流値′ｆｒ：ＩＢ、入力端子
４に印加される入力電圧をｖｉ、トランジスタＱ１〜Ｑ
４のベース−エミッタ関電圧をそれぞれｖｂとすれば、 （ただし、Ｒａは抵抗５，６の値であり、また。

Ｙｉ＞＞ｖｂとする） なる関係が成り立つ。そして、前記（１）、（２）式か
らｉｌａ、ｉｚｂを弐す式を求め、この求めた式に上記
（３）、（４）式から求めたｉｉａ、１ｘｂｚ−代入し
て適宜式変形を行えば。

なる式が導かれる。

一方、出力端子８における出力電流１０は、１ｏ＝＝ｉ
ｔａ−ｉｚａ　　・−・−＋７１であるから、この（７
）式に上記（５）、（６）式を代入して整理すれば、 なる関係が得られる。また、出力端子１０に得られる出
力電圧ｖＯは、演算項ＩＩＩＩ器１１の性質力）らｖｏ
＝＝−ｉｏ・Ｒ，ｂ　　・・・・・・（９）（ただし、
ｆＬｂは抵抗１２の値である）と表され、この（９）式
に上記（８）式を代入して第４図に示す回路の利得ＡＶ
を求めると。

となる。そして、（１０）入力）ら判るように第４図に
示す回路においては、制御電圧ｖｉによって利得ＡＶが
制御される。

また、上記構成における定電流源２．３の電流値ＩＢは
、入力端子４から抵抗５，６を介して流れ込む電流、あ
るいは抵抗５，６を介して入力端子４へ流れ出る電流よ
り大きな値に設定されている。これは、抵抗６１に：介
して流れ込む電流が電流値ＩＢより大きい場合は、定１
を流源３が流れ込む電流を吸収しきれなくなり、この結
果、電流ｉｚｂ。

ｉｘｂが吸収されなくなってトランジスタＱ３＃Ｑ４が
カットオフしてしまい、また、抵抗５を介して流出する
電流が電流値ＩＢより大きい場合は、定電流源２の出力
電流が不足して電流自ａ、ｉｚａが流れなくなり、トラ
ンジスタＱｌ、Ｑ２がカットオフしてしまう力１らであ
る。トランジスタＱｌ。

Ｑ２またはトランジスタＱ３．Ｑ４がカットオフすると
、カットオフ歪が生じて好ましくないことは周知のとお
りである。したがって、電流値ＩＢの値は入力電圧ｖｉ
の最大値に対応しである程度大きく設定する必要がある
。

「発明か解決しようとする問題点」 ここで、上述した回路に右けるＳＮ比を考えてみる。ト
ランジスタＱｌ　、Ｑ２　、Ｑ３　、Ｑ４の出力に生じ
る雑音電流ｉｎｏはナイキストの定理から１ｎｏ＝＝（
２ｓｑ＠ｉｐ３＊Δｆ）””　　−・・−Ｑｌ）（ただ
し、ｉＥはエミッタ電流、Δｆは雑音帯域） と表わされることが知られている。したがって、（１１
）式から判るように、８Ｎ比を改善するには、なるべ（
ｉＥ　ｆ小さくするほうがよい。しかしながら、上述し
た従来の回路に詔いてエミッタ電流を小さく、すなわち
、定電流源２，３の電流値ＩＢを小さくすると、トラン
ジスタＱｌ、Ｑ２またはトランジスタＱ３．Ｑ４がカッ
トオフしてしまうという問題が生じる。この結果、従来
の利得制御回路においては、入力電圧ｖｉの大小によら
ず、電流値ＩＢの値をある程度大きくとらなければなら
ず、ＳＮ比が悪化するという欠点があり、特にマスキン
グ効果が期待できない無信号時の８Ｎ比が悪化するとい
う欠点があった。

この発明は上述した事情に鑑みてなされたもので、差動
トランジスタをカットオフさせることなく、シかも、エ
ミッタ電流を必ＪｊＩ最小限に設定し得て８Ｎ比を向上
させることができる利得制御回路を提供することを目的
としている。

［問題点を解決するための手段」 この発明は上記問題点を解決するために、エミッタが共
通接続された第１、第２トランジスタから成る第１差動
トランジスタペアと、エミッタが共通接続されたｇ３．
Ｍ４１−ランジスタから成る第２差動トランジスタペア
と、前記ｇｔ、第２差動トランジスタペアに一定の直流
バイアスを供給するバイアス供給回路とを設けるととも
に、前記第１、第３トランジスタのベースおよび第１、
第４トランジスタのコレクタを各々接地し、前記各共通
エミッタに入力信号を供給し、前記第２、第３トランジ
スタの共通コレクタから出力信号を取り出し、さらに前
記第２．第４トランジスタの共通ベースに制御域ＥＥｆ
、印加して利得を制御するようにした利得制御回路にお
いて、前記入力信号のピーク値を検出し、検出したピー
ク値に対応する電流を前記第１差動トランジスタペアの
共通エミッタに供給するとともに、前記ピーク値に対応
する電流を第２差動トランジスタペアの共通エミッタか
ら引き抜くピーク値対応電流供給手段を設けている。

「作　用」 ピーク′Ｉｔ流供給手段から、第１．５％２差動トラン
ジスタペアの共通エミッタに対し、ピーク値に対応する
電流の供給および引き抜きがあるため、バイアス供給回
路の出力電流が不足するということがなくたつ必要最小
限に抑えられるので、これにより、入力信号がどのよう
な値となってもトランジスタＱｌ　、Ｑ２　、Ｑ３　、
Ｑ４がカットオフするということがなく、かつＳＮ比も
良好となる。

「実施例」 以下、図面を参照してこの発明の実施例について説明す
る。

始めに、この発明の基本原理について第１図を参照して
説明する。なお、この図において、前述した第４Ｌｉ！
Ｊの各部と対応する部分には同一の符号を付しその説明
を省略する。

第１図において、１５はｔｔ電流供給回路あり、入力電
圧ｖｉのピークを検出し、ピーク値に対応する′ｋＬ流
を１点ａに供給するとともに、点すから引き込む回路で
ある。例えば、入力電圧ｖｉがピークとなった時に、第
１図に示すように抵抗５゜６を介して点ａ、ｂに流れ込
む電流が谷々Ｉｐであったとすると、電流供給回路１５
は、ピーク値の検出結果に基づいて点ａに′１２ｃ流Ｉ
ｐを供給し、点すから電流Ｉｐを引き込むように動作す
る。この結果、点ａからトランジスタＱｌ　、Ｑ２の共
通エミッタに流れ込む電流の値は、２Ｉｐ・ＩＢとなり
、また、トランジスタＱ３．Ｑ４の共通エミッタから点
すに流れ込む電流の値は、抵抗６を介して点すに流れ込
む電流Ｉｐが電流供給回路１５によってすべて引き込ま
れるため、定電流源３の出力電流値に等しくＩＢとなる
。すなわち、トランジスタＱ　１　？　Ｑ　２には大き
なエミッタ電流が流れて大信号の無歪増幅を可能とし、
また、トランジスタＱ３．Ｑ４には定電流源３の出力′
ＷＬ流のみが流れ電流ＩＢによる動作状態を維持させる
。一方、抵抗５，６から入力端子４側にピーク電流が流
れ出るときは、上述した場合とは逆に、トランジスタＱ
ｌ、Ｑ２には定電流第２の出力電流のみが流れ、トラン
ジスタＱ３．Ｑ４には大きなエミッタ電流（供給エミッ
タ電流値が２ψＩｐ＋ＩＢ　）が流れる。

また、抵抗５，６を介して点ａ、ｂに流れ込む電流、あ
るいは１点ａ、ｂから抵抗５，６ｆ、介して流れ出る電
流の値が′電流供給回路１５の出力電流値と異なった場
合は、点ａ、ｂの一方で発生しタアンバランス量と他方
で発生したアンバランス宝とが、調度つり合う状態とな
るので、歪等が発生することはない。

そして、電流供給回ｗ５１５が上述した動作を行うと、
入力電圧ｖｉが大きな値となっても定電流源２，３の各
出力電流は、トランジスタＱｌ〜Ｑ４のエミッタ電流と
して流れ続けるから、トランジスタＱｌ−Ｑ４がカット
オフすることはない。

したがって、第１図に示す回路においては、定電流源２
．３の出力電流値ＩＢ、すなわち、トランジスタＱ１〜
Ｑ４の直流バイアス値を、谷トランジスタＱ１〜Ｑ４が
辛うじてカットオフしない程度に極めて小さく設定する
ことができる。この結果、前述した（１１）式のｉＢを
小さな値とすることができ、ＳＮ比を向上させることが
できる。特に、ノイズが極めて目立ち易い無信号時にお
いては、各トランジスタの共通エミッタには、定電流゛
　源２，３の出力電流ＩＢが流れるのみであるから。

ノイズ発生波は極めて小さくなり、この結果、無信号時
の８Ｎ比が著しく向上する。

次に、第２図は、この発明の具体的な実施例の構成を示
す回路図であり、第１図に示す各部と対応する部分には
同一の符号か付しである。

第２図に示すトランジスタＱａおよび抵抗２０は、直流
バイアス用の定電流１１ｊを発磁する定電流源であり、
第１図に示す定電流源２，３に対応している。２１は入
力電圧ｖｉのピーク値を検出して保持するピークホール
ド回路であり、演算増幅器ＯＰ１．ダイオードｄ％保持
コンデンサ２２およびホールド値を徐々にリセットする
ための高抵抗２３とからなっている。また、トランジス
タＱ５は、ピークホールド回路２１の出力信号に基づい
て、ピーク値に対応する電鱈ＩＩ）を発生し、さらに、
この電流Ｉｐと直流バイアス電流ＩＢとを加算するトラ
ンジスタである。この場合、ピーク値に対応する電流Ｉ
Ｉ）は、トランジスタＱ５、抵抗２４′ｔ−順次介して
接地側に流れ込むようになっている。次に、トランジス
タＱ６　＄Ｑ７ｅＱｓはカレントミラー回路を構成して
おり、トランジスタＱ６が制御側、トランジスタＱ７．
Ｑ８が従動側となっている。また、トランジスタＱ　９
ｅ　Ｑ１０もカレントミラー回路を構成しており、トラ
ンジスタＱ９が制御側、トランジスタＱＩＯが従動側と
なっている。このような構成によると、トランジスタＱ
８．ＱＩＯの各コレクタ電流の値は、トランジスタＱ５
のコレクタ電流の値に等しく（Ｉｐ＋ＩＢ）となる。

次に、３０は点ｅにおける［流の和（代数和）に対応す
る電流をトランジスタＱｌ、Ｑ２のエミッタに供給する
回路であり、抵抗５の右端を定電位に保持している。３
１は点ｆにおける電流の和（代数和）に対応する電流を
トランジスタＱａｔＱ４のエミッタから引き込む回路で
あり、抵抗６の右端を定電位に保持している。また、ｉ
）１．Ｄ２、Ｄ３．Ｄ４は各々ダイオード接続されたト
ランジスタであり、トランジスタＱｌ　＃Ｑ２　、Ｑａ
。

Ｑ４の各エミッタ抵抗を増すために設けられている。

上記構成において、入力電圧ｙｉの値が＋Ｖ、抵抗５，
６を介して点ｅ、ｆに流れ込む電流が各々Ｉ　（Ｉ＝Ｖ
／Ｒａ　）であったとすると、トランジスタＱｌ、Ｑ２
の共通エミッタに流れ込む電流は、（Ｉ＋Ｉ　ｐ＋Ｉ　
Ｂ　）となり、また、トランジスタＱ３＃Ｑ４の共通エ
ミッタから流れ出る電流は（Ｉｐ＋ＩＢ−Ｉ）となる。

またこの時、工ｐ子Ｉであれば、上記各電流の値は、各
々（２Ｉ＋Ｉｐ）およびＩＢとなる。

一方、入力電流ｖｉが一■であったとすると。

トランジスタＱｌ、Ｑ２の共通エミッタに流れ込む電流
は、（Ｉｐ＋ＩＢ−１，）となり、トランジスタＱ３．
Ｑ４の共通エミッタから流れ出る電流は（Ｉ　ｐ＋Ｉ　
Ｂ＋Ｉ　）となる。またこの場合において、Ｉ＝Ｉｐで
あったとすると、上記各電流は谷々ＩＢおよび（２Ｉｐ
＋ＩＢ）となる。

上述した説明から判るように、第２図憂こ示す回路の動
作は、前述した第１図に示す回路の動作と同様である。

したがって、入力電圧ｖｉがどのような値をとってもト
ランジスタＱｌ　、Ｑ２　、Ｑａ。

Ｑ４がカットオフすることがなく５この結果、直流バイ
アス電流ＩＢの値を、トランジスタＱｌ。

Ｑ２　＃Ｑ３　、Ｑ４が辛うじてカットオフしない程度
に設定することができる。

ここで参考のために、第２図に示す回路各部の波形を第
３図に示す。な詔％第３図に示す各波形は、制御電圧ｖ
ｃを同図（へ）に示すように変化させた場合の波形例で
ある。次いで、各波形について説明すると、まず、第３
図（イ）は入力電圧ｖｉの波形を示しており、抵抗５．
６を介してｅ、ｆ点に流れ込む電流工の波形もこの（イ
）に示す波形と相似の波形となる。同図（ロ）は抵抗２
４を介して接地点に流れ込む電流Ｉｐ（ピーク値に対応
する電流）の波形を示し、（ハ）はトランジスタＱａの
コレクターエミッタ間？：流れるバイアス゛鎮流ＩＢの
波形を示している。同図（ニ）はトランジスタＱ８のコ
レクタから点ｅに流れ込む電流および点ｆからトランジ
スタＱＩＯのコレクタへ流れ込む電流（すなわち、Ｉｐ
＋ＩＢ）を示しており、（ホ）はトランジスタＱｌ、Ｑ
２の共通エミッタに流れ込む電流およびトランジスタＱ
３．Ｑ４の共通エミッタから流れ出る電流の波形を示し
ている。なお、実際にはトランジスタＱｌ　、Ｑ２の共
通エミッタに流れ込む電流と、トランジスタＱ３．Ｑ４
の共通エミッタか′ら流れ出る電流の波形は移相が１８
００ずれるが、個々の波形は同様であるので、図では一
括して示しである。また、ｇ３図（ト）は出力信号ｖＯ
の波形を示している。そして、この図から判るようにＴ
１は減資率一定の減衰期間、Ｔ２は増幅率一定の増幅期
間、Ｔ３は増幅率が両次低下する増４１ｉＩＩＡ間、Ｔ
４は減衰率が漸次上昇する減衰期間である。

なお、この実施例においては、トランジスタＱ１、Ｑ２
と、トランジスタＱａｔＱ４の各バイアス電流ＩＢをト
ランジスタＱａと抵抗２０によって一括して発生してい
るので、構成やｖ！４整が簡単となる利点を有している
。

「発明の効果」 以上説明したように、この発明によれば、エミッタが共
通接続されたｇｉ、　第２　トランジスタから成る第・
１差動トランジスタペアと、エミッタが共通接続された
第３．３ｇ４　トランジスタから成る第２差動トランジ
スタペアと、前記第１、第２差動トランジスタペアに一
定の直流バイアスを供給するバイアス供給回路とを設け
るとともに、前記第１、第３トランジスタのベースおよ
びａｌ、第４トランジスタのコレクタを各々接地し、前
記各共通エミッタに入力信号を供給し、前記第２、第３
トランジスタの共通コレクタから出力信号を取り出し、
さらに前記第２、第４トランジスタの共通ベースに制御
電圧を印加して利得を制御するようにした利得制御回路
において、前記入力信号のピーク値を検出し、検出した
ピーク値に対応する電流を前記第１差動トランジスタペ
アの共通エミッタに供給するとともに、前記ピーク値に
対応する電流を第２差動トランジスタペアの共通エミッ
タから引さ抜くピークイ区対応電流供耐手段を設けたの
で、差動トランジスタ全カットオフさせることなく、し
かも、エミッタ電流を必要賊小限に設定し得てＳ　ｒＪ
比を同上させることができる。したがって、特にノイズ
が目立ち易い無信号時に２いてのＳＮ比を大幅に向上さ
せることができる。

【図面の簡単な説明】

第１図は、この発明の基本的原理を示す回路図。 第２図は、この発明の具体的な実施列の構成を示す回路
図、 第３図は、第２図に示す回路各部の波形図、第４図は、
従来の利得制御回路の構成を示す回路図である。 １５・・・・・・電流供給回路（ピーク値対応電流供給
手段）、２０・・・・・・抵抗（バイアス供給回路）、
２１・・・・・・ピークホールド回路（ピーク値対応電
流供給手段）％Ｑ５〜ＱＩＯ・・・・・・トランジスタ
（ピーク値対応電流供給回路）、Ｑａ・・・・・・トラ
ンジスタ（バイアス供給回路）。

Claims (1)

1. 【特許請求の範囲】 エミッタが共通接続された第１、第２トランジスタから
   成る第１差動トランジスタペアと、エミッタが共通接続
   された第３、第４トランジスタから成る第２差動トラン
   ジスタペアと、前記第１、第２差動トランジスタペアに
   一定の直流バイアスを供給するバイアス供給回路とを設
   けるとともに、前記第１、第３トランジスタのベースお
   よび第１、第４トランジスタのコレクタを各々接地し、
   前記各共通エミッタに入力信号を供給し、前記第２、第
   ３トランジスタの共通コレクタから出力信号を取り出し
   、さらに前記第２、第４トランジスタの共通ベースに制
   御電圧を印加して利得を制御するようにした利得制御回
   路において、 前記入力信号のピーク値を検出し、検出したピーク値に
   対応する電流を前記第１差動トランジスタペアの共通エ
   ミッタに供給するとともに、前記ピーク値に対応する電
   流を第２差動トランジスタペアの共通エミッタから引き
   抜くピーク値対応電流供給手段を設けたことを特徴とす
   る利得制御回路。